JPH0210772A - β−ＳｉＣを用いたＭＯＳ・ＦＥＴ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、β−ＳｉＣを用いたＭＯＳ−ＦＥＴ及びそ
の製造方法、特に高温で使用可能なＭＯＳ−ＦＥＴ及び
その製造方法に関する。

〔従来の技術Ｊ 近年、半導体装置の技術的発展に伴い、各種の機器にお
いてＩＣ，ＬＳＩ等の半導体装置が用いられている。そ
して、このような半導体装置の基本素子の１つとしてＭ
　ＯＳ−Ｆ　Ｅ　Ｔ　（Ｍｅｔａｌ　０ｘｉｄｅＳｅａ
＋１ｃｏｎｄｕｅｔｏｒ　＠Ｆｉｅｌｄ　Ｅｆｆｅｃｔ
　Ｔｒａｎｓｌｓｔｏｒ　）があり、各種の１０％ＬＳ
Ｉ等において非常に重要な役割を果している。

ここで、従来のＭＯＳ−ＦＥＴの素子構造及び製造方法
について第５図に基づいて説明する。

ＭＯＳ−ＦＥＴの素子構造には縦型、横型等各種の構造
が考えられるが、ＩＣ，ＬＳＩの基本素子としては図に
示すような横型の構造のものが広く採用されている。

このようなＭＯＳ−ＦＥＴは、Ｎ型あるいはＰ型のＳｉ
基板３０の上面部に他導電型（Ｐ型あるいはＮ型）から
なるソース領域３２及びドレイン領域３４を有している
。そして、このソース領域３２とドレイン領域３４に挟
まれた領域がチャネル領域３０ａとされ、これらのソー
ス領域３２、ドレイン領域３４、チャネル領域３０ａの
上面には電気的絶縁体である酸化層３６が形成されてい
る。

また、ソース領域３２にはソース電極３８が接続され、
ドレイン領域３４にはドレイン電極４０が接続されてい
る。更に、チャネル領域３０ａの上方には、酸化層３６
を介しゲート電極４２が形成されている。

そして、ゲート電極４２に所定の電圧を供給することに
よって、ソース領域３２とドレイン領域３４間に流れる
電流を制御する。

一方、このような従来のＳｉ半導体を用いたＭＯＳ−Ｆ
ＥＴは次のような方法によって作製されていた。

即ち、最初に半導体装置が作製可能な程度の大きさのＳ
ｔ（シリコン）の単結晶を作製し、これにほう素、リン
等の不純物をまぜ、Ｐ型やＮ型のものとする。なお、こ
のＳｉ単結晶の作製は、引上げ法やフローティング法な
ど公知の方法で行うことができる。

次に、こうして得られたＳｉ単結晶からなる基板３０の
上面に酸化層（Ｓ　ｉ０２　）　３６を形成する。そし
て、この酸化層３６の一部をマスク４４によって覆い、
上方から不純物のイオン注入を行い、マスク４４に覆わ
れていない所定の部位に基板３０とは導電型の異なるソ
ース領域３２及びドレイン領域３４を形成する。このよ
うにして形成されたソース領域３２及びドレイン領域３
４の中間部の基板３０の上部がチャネル領域３０ａとな
る。

ここで、このようにイオン注入によって、ソース領域３
２、ドレイン領域３４形成した場合、この部分において
アモルファス化が起こる。このため、熱アニール処理に
よって再結晶化する。この熱アニール処理は通常８００
℃程度の温度で行う。

この後、ソース領域３２及びドレイン領域３４の上部の
酸化層３６の一部をエツチング等により除去する。そし
て、この除去された部分を介し、ソース領域３２、ドレ
イン領域３４にそれぞれ接続されるソース電極３８及び
ドレイン電極４０を形成する。また、ソース電極３８、
ドレイン電極４０の中間に当たるチャネル領域３０ａの
上方に当たる部分にはゲート電極４２を形成する。

従来のＳｉ基板を用いたＭＯＳ−ＦＥＴは、このような
方法によって作製されていた。

そして、上述のようにＳｉ半導体によるＭＯＳ・ＦＥＴ
は各種機器に広く利用されている。例えば、自動車にお
いても各種の制御回路等に多くのＭＯＳ−ＦＥＴを有す
る半導体装置が用いられている。

しかし、エンジン、トランスミッション等は、その周辺
に半導体装置を設置し、制御等を行えば、その性能の向
上が期待されるにも拘らず、余り使用されていない。こ
れは、これらの場所は高温となる場所であり、従来の半
導体装置は、通常Ｓｉ半導体を用いたものだからである
。即ち、Ｓｉ半導体を用いたＩＣ，ＬＳＩの通常の使用
温度範囲は、上限が１２０℃程度であり、これ以上の高
温となる場合には使用できない。これは、Ｓｉ半導体の
バンドギャップ（禁止帯のエネルギーギャップ）が、１
．ｌｅＶであるというＳｉ半導体の物性値に起因するも
のである。従って、Ｓｉ半導体をもって高温で使用可能
なＩＣ％ＬＳＩを作製することは不可能である。そこで
、高温で使用可能な半導体装置の開発には、ＳＬ半導体
以外のバンドギャップの広い半導体を用いる必要がある
。

一方、β−ＳｉＣ（炭化硅素）半導体はバンドギャップ
が２．２ｅＶとＳｉ半導体の１．ｌｅＶより広い。そし
て、β−ＳｉＣは、高温でも分解し難く、他物質との反
応性が低いなどの特徴を持つ安定な物質である。このた
め、β−ＳｉＣ半導体を用いたＩＣ，、ＬＳＩは５００
℃程度の高温まで使用が可能と考えられ、β−ＳｉＣは
素材として高温で動作可能な半導体装置に好適なものと
考えられる。

しかし、β−ＳｉＣの単結晶を作製することは極めて困
難であり、特に半導体装置を作製可能な程度の大きさの
単結晶を得ることができなかった。

そこでβ−ＳｉＣ半導体を用いたトランジスタ等を作製
することが難しかった。しかし、最近になり化学気相成
長法により、半導体装置を作製可能な程度のβ−ＳｉＣ
半導体の単結晶が得られるようになった。これは、１３
００℃程度の温度で、水素ガスをキャリアガスとして用
い、シラン、プロパンガスを反応ガスとして用いてＳｔ
基板上にβ−ＳｉＣの単結晶を成長させるものである。

これについては、例えば、ｒ　Ｓ、Ｎ１５ｈ１ｎｏ　ｅ
ｔ　ａｔ“Ｅｐｉｔａｘｉａｌ　ｇｒｏｗｔｈ　ａｎｄ
　ｅｌｅｃｔｒｉｃａｌ　Ｃｈａｒａｃｔｅｒｌａｔｌ
ｃｓ　ｏｆ’　ｃｕｂｉｃ　Ｓａｃ　ｏｎ　５ｉｌｉｃ
ｏｎ　Ｊ、＾ｐｐｌ　、Ｐｈｙｓ、６１（１０）、１５
１９８７　Ｐ４８８９Ｊに示されている。

そして、このような方法で得られたβ−ＳｉＣ単結晶を
用いたβ−Ｓ　ｉ　ＣＭＯＳ−ＦＥＴの試作も、例えば
ｒ　Ｙ　、Ｋｏｎｄｏ、ｅｔ、ａｌ″ＩＥｘｐｅｒ１ｍ
ｅｎｔａｌ　３Ｃ−９ｉＣＭＯ８ＰＩＥＴ’　、ＩＥＥ
Ｅ　ＥＬｌ＋ＣＴＣＴＲＯＮ　ＤＩＥＶＩＣＥ　ＬＨＴ
ＴＥＲ８゜ＶＯＬ、１ＥＤＬ−７，１９８６Ｐ２Ｏ３Ｊ
に報告されている。

なお、高温で使用可能な半導体装置の利用分野としては
、上記の自動車におけるエンジン等の周囲にとどまらず
、航空機のジェットエンジン周辺、原子炉の反応炉周辺
、人口衛星に代表される宇宙産業分野等多くの産業分野
があげられる。

［発明が解決しようとする課題］ 上記のようにβ−ＳｉＣ半導体を用いたＭＯＳφＦＥＴ
についてその提案はある。しかし、現状ではＩＣ，ＬＳ
Ｉの基本素子となるＭＯＳ−ＦＥＴ等単体素子の開発が
検討されているだけの段階であり、十分な特性を有する
β−ＳｉＣを用いたＭＯＳ−ＦＥＴはいまだ作製されて
いない。これは、上述のようにβ−ＳｉＣの単結晶の作
製が困難であるのと同様に、その加工が非常に難しいた
めである。

すなわち、β−ＳｉＣ半導体を用いたＩＣ，ＬＳＩ等に
おいても従来例と同様の第７図に示すような構造のもの
が最も適当と考えられるが、β−ＳｉＣ半導体をこのよ
うな構造とするのは、次のような理由により困難だから
である。

まず、β−ＳｉＣ半導体を用いた場合には、イオン注入
法を用いて十分な特性のソース、ドレイン領域を作製す
ることができない。即ち、イオン注入によりイオンを単
結晶に注入した場合、単結晶はアモルファス化する。そ
こで、Ｓｉ半導体の場合は上述のように熱アニールによ
り再結晶化を行っている。Ｓｉの場合には、８００℃程
度の温度で再結晶化が行えるため、熱アニールを支障な
く行える。ところが、β−ＳｉＣ単結晶の場合、再結晶
化する温度が通常１５００℃以上と極めて高い。そこで
、イオン注入層の熱アニールを行う場合、この程度の温
度とする必要がある。しかし、ゲート電極を電気的に絶
縁する酸化膜の軟化点は１４００℃程度であり、β−Ｓ
ｉＣ単結晶の場合も、熱アニールの為の温度は１３００
℃程度以下で行わなければならない。このため、熱アニ
ールが不十分となり、再結晶化を十分に行うことができ
なかった。

また、酸化膜に対する温度上昇防御手段を購じるなどし
て、１５００℃以上で熱アニールを行ったとしても、イ
オン注入によりアモルファス化した領域から、Ｓｔ原子
の蒸発が生じるため、所望のソース、ドレイン領域を形
成することができなかった。

このようにソース、ドレイン領域を形成する方法として
、イオン注入法を用いることができない。

そこで、他の方法によりソース、ドレイン領域を形成し
なければならない。ソース、ドレイン領域を形成する方
法としては、イオン注入以外に、（１）拡散による形成
法、（２）エピタキシャル成長による形成法が知られて
いる。

そして、これらについて検討すると、まず拡散による形
成法は、既に形成されているＳｉとＣの結合を切断し、
不純物をその間に割り込ませ、その後再び切断された結
合を再結合させる工程が必要である。すなわち、拡散に
よる形成法においてもイオン注入の場合と同様に再結晶
化を行う必要があり、イオン注入の場合と同等の温度が
必要となる。このため、イオン注入法の場合と同様に、
拡散による形成法をβ−ＳｉＣ単結晶におけるソース、
ドレイン領域の形成に用いることはできない。

次に、エピタキシャル法は、ＳｉとＣの結合を切断する
工程は基本的には含まない。そして、１３００℃程度の
温度で良好なＰＮ接合（基板に対するソース、ドレイン
領域）を形成することができる。このため、エピタキシ
ャル法によりＰＮ接合を作製する方法が採用可能である
考えられる。

しかし、エピタキシャル法は、エピタキシャル装置内に
設置された基板上で均一にＰＮ接合が形成されるため、
第５図に示すような構造のＭＯＳ・ＦＥＴを作製するこ
とは不可能である。

史に、エピタキシャル成長法に加えて他の手段を用いた
としても、第５図に示すような構造のＭＯＳ−ＦＥＴを
作製することは極めて困難である。

このため、β−ＳｉＣは、その素材としてＭＯＳ・ＦＥ
Ｔに非常に適したものではあるが、これを用いて十分な
特性を有するＭＯＳ−ＦＥＴを作製することができず、
このようなＭＯＳ−ＦＥＴは知られていない。

この発明は上述のような問題点を解決することを課題と
して為されたものであり、高温においても十分な特性を
有するβ−ＳｉＣを用いたＭＯＳ・ＦＥＴ及びその製造
方法を提供することを目的とする。

［課題を解決するための手段］ この発明に係るβ−ＳｉＣを用いたＭＯＳ・ＦＥＴは、
第１図（Ｆ）に示すように、半導体からなる基板と、こ
の基板に接合形成された基板とは異なる導電型の半導体
からなるソース領域及びドレイン領域を有するＭＯＳ−
ＦＥＴにおいて、基板１０をＰ型β−ＳｉＣによって形
成すると共に、ソース領域１２ａ及びドレイン領域１２
ｂを基板１０上に積層したＮ型β−５ＬＣによって形成
したことを特徴とする。

すなわち、この発明においては、Ｐ型β−３ｔＣ単結晶
を基板１０として用いている。このため、ソース領域１
２ａ１　ドレイン領域１２ｂをＮ型β−ＳｉＣ層で形成
することができ、これら領域を低抵抗とできる。そこで
、ＭＯＳ−ＦＥＴとして十分な特性を発揮することがで
きる。Ｐ型β−ＳｉＣは一般的に高抵抗となり、十分な
特性を得ることができない。

なお、Ｐ型β−ＳｉＣを用いた基板の不純物濃度は１×
１０１８／Ｃ１１３以下とすることが望ましい。

これは、不純物濃度がこれ以上となるとＭＯＳ・ＦＥＴ
の耐圧が著しく低下し、十分な機能を発揮できなくなる
からである。

また、この発明においては、基板１０上にＮ型β−Ｓｉ
Ｃからなるソース領域１２ａ及びドレイン領域１２ｂを
積層形成している。このため、これらソース領域１２ａ
及びドレイン領域１２ｂをエピタキシャル成長によって
形成することが可能となる。そこで、これらソース領域
１２ａ１　ドレイン領゛域１２ｂにおけるＮ型β−Ｓｉ
Ｃの結晶構造を十分良好なものとでき、素子としての動
作特性を良好なものとできる。

さらに、ソース領域１２ａ及びドレイン領域１２ｂ以外
のＮ型β−ＳｉＣ層をリアクティブイオンエツチングに
よって除去することができ、良好な特性のＭＯＳ−ＦＥ
Ｔが得られる。なお、Ｎ型β−ＳｉＣ層の厚さは、１マ
イクロメートル以下にすることが望ましい。これは、ゲ
ート部における段差が１マイクロメートル以上となると
作製上の都合及びＭＯＳ−ＦＥＴの信頼性の点で問題が
あるからである。

次に、この発明にかかるβ−ＳｉＣを用いたＭＯＳ−Ｆ
ＥＴの製造方法は、第１図（Ａ）〜（Ｆ）に示すように
、Ｐ型β−ＳｉＣからなる基板１０上にエピキタキシャ
ル成長によってＮ型β−ＳｉＣ層１２を形成する工程と
、上記Ｎ型β−ＳｉＣ層１２のソース及びドレインとな
る領域以外の領域をガスプラズマを用いたリアクティブ
イオンエッチングにより除去し、基板のチャネル領域を
挟んでＮ型β−ＳｉＣ層からなるソース領域１２ａ及び
ドレイン領域１２ｂを形成する工程と、上記ソース領域
１２ａ１　ドレイン領域１２ｂ及びチャネル領域１０ａ
の上面に酸化層１６を形成する工程と、この酸化層１６
の上記ソース領域１２ａ及びドレイン領域１２ｂ上に位
置する個所の一部を除去し電極接続部２４を形成する工
程と、ソース領域１２ａに電極接続部２４を介し接続さ
れたソース電極１８と、ドレイン領域１２ｂに電極接続
部２４を介し接続されたドレイン電極２ｏと、チャネル
領域１０ａの上部に酸化層１６を介し設けられたゲート
電極２２を形成する工程と、を有することを特徴とする
。

このように、この発明によればソース領域１２ａ及びド
レイン領域１２ｂをＰ型β−ＳｉＣ単結晶の基板１０上
にＮ型β−ＳｉＣ層１２をエピタキシャル成長すること
によって形成している。このため、良好な結晶構造を有
するＮ型β−ＳｉＣ層１２が均一に形成できる。

また、このＰ型β−ＳｉＣ単結晶の基板ｌｏ上に、エピ
タキシャル成長させるＮ型β−ＳｉＣ単結晶は不純物濃
度１ｘ１０１７／ｃα３〜１×１ｏ２０／Ｃ−程度もの
とし、この厚さは１マイクロメートル以下の厚さとする
とよい。なお、エピタキシャル成長法としては化学気相
成長法、ＭＢＥ法等が適宜採用できる。さらに、Ｎ型β
−ＳｉＣ層１２の不純物の濃度は層内において均一であ
る必要はないが、ソース電極１８、ドレイン電極２゜と
のオーミック性を得るため及び素子の動作抵抗を低減す
るため、表面側において少なくとも１×１０１７／ｃＬ
１１３以上にすると良い。

そして、Ｎ’４！！β−ＳｉＣ層１２が積層されたもの
に対し、ガスプラズマを用いたリアクティブイオンエッ
チングにより所定の部位のエツチング除去を行う。即ち
、ソース領域１２ａ１　ドレイン領域１２ｂ以外のＮ型
β−ＳｉＣ層をガスプラズマを用いたリアクティブイオ
ンエッチングによって除去している。このため、非常に
高精度の加工、すなわち１マイクロメートル以下の段差
も正確に形成できる。そして、これによって加工の非常
に難しいβ−ＳｉＣに対して複雑なパターン等も効果的
に作製することができる。

なお、エツチングとして１０００℃以上の温度における
塩素ガスによるエツチング等いわゆる化学エツチングの
適用も考えられるが、加工精度を十分にできないため、
適用できない。

なお、除去されたＮ型β−ＳｉＣ層１２の下方に当たる
数千オングストローム程度のＰ型β−ＳｉＣの基板１０
をリアクティブイオンエツチングにより除去するとよい
。

このエツチング処理後、適当な厚さの酸化層１６を形成
するが、これは例えば酸素雰囲気中で１０００℃以上の
温度で処理することにより行うとよい。また、ソース領
域１２ａ、ドレイン領域１２ｂの上部に当たる酸化層の
一部にソース電極１８及びドレイン電極２０を接続する
ための接続部２４を形成するが、この接続部２４は酸化
層１６を化学エツチング等により除去することによって
行うとよい。

また、ソース領域１２ａに接続するソース電極１８及び
ドレイン領域１２ｂに接続するドレイン電極２０及び画
電極に挟まれた部位にゲート電極２２を形成するが、電
極材料としては、例えばポリシリコン、白金、タングス
テン、アルミニウム等を用いることができ、またこの電
極は真空蒸着法、スパッタリング法などによって形成す
ることができる。さらに、各電極の成型はフォトリソグ
ラフィー及び適当なエツチング処理によって行うとよい
。

なお、ＭＯＳ−ＦＥＴ作製後通当な熱アニール処理を行
う必要が生じた場合は、これを行ってもよい。

［作用］ 次に作製したβ−ＳｉＣを用いたＭＯＳ−ＦＥＴの作用
について説明する。

ＭＯＳ−ＦＥＴの作用は、用いられる電子回路の構成に
より異なるため、ここでは最も一般的な構成、即ち第２
図に示すようなソース電極１８及び基板１０を接地し、
ドレイン電極２２にプラスの電位を与えた場合の作用に
ついて説明する。

ゲート電極２２の電位が、所定のしきい値電圧よりマイ
ナス側にある場合にはゲート電極２２の下方にあるチャ
ネル領域１０ａはＰ型のままであり、Ｎ型のドレイン領
域１２ｂとＰ型のチャネル領域１０ａにはドレイン領域
１２ｂ側にプラスの電位が印加され、逆バイアスされる
ため、チャネル領域１０ａからソース領域１２ａへのド
レイン電流は流れない。また、同じくドレイン領域１２
ｂとその下部のＰ型基板１０との間も逆バイアスされて
いるため、ドレイン電流は流れない。

一方、ゲート電極２２の電位をプラス側に変化させ、し
きい値電圧を超えた場合にはチャネル領域１０ａのβ−
ＳｉＣ層中にＮ型反転層が形成される。従って、ドレイ
ン領域１２ｂ１チヤネル領域１０ａ及びソース領域１２
ａは全てＮ型層で接続されることになる。これによって
、ドレイン電流はチャネル領域１０ａを通ってソース領
域１２ａへと流れることになる。

このように、ドレイン電流は印加したゲート電圧により
制御される。従って、本発明に係るβ−ＳｉＣを用いた
ＭＯＳ−ＦＥＴにおいて、Ｓｔ半導体を用いたＭＯＳ−
ＦＥＴと同様のトランジスタ特性を得ることができる。

そして、β−ＳｉＣは高温特性を発揮することができる
。

〔発明の効果］ 以上のように、この発明によるβ−ＳｉＣを用いたＭＯ
Ｓ−ＦＥＴによれば、ゲート電圧がしきい値以下の場合
に、ドレイン電流をＮ型のドレイン領域１２ｂとＰ型の
基板１０との間に逆バイアスし、有効に阻止することが
できる。特に、この発明においては、このＰ型の基板１
０とＮ型のドレイン領域１２ｂとの接合部はエピタキシ
ャル成長により形成されているため、結晶性がよ（、逆
バイアス時のリーク電流を非常に小さく抑制することが
できる。従って、ドレイン電流を有効に阻止することが
できる。

更に、この発明においてはβ−ＳｉＣを用いている。こ
のため、高温においても安定であり、良好なトランジス
タ特性を維持することができる。

［実施例］ 以下に、本発明の一実施例について説明する。

基板１０となるＰ型層−ＳｉＣ単結晶は化学気相成長法
によりＳｉ基板上にヘトロエピタキシャル成長により形
成した。結晶成長の＃！要は、次の通りである。まず、
約１３２０℃に高周波誘導加熱により加熱されたカーボ
ンサセプタ上に３インチサイズのＳｔ基板を設置し、こ
の状態で毎分１２ｆ（７）水素、５ｃｃのシラン、３Ｃ
Ｃのプロパン、及び毎分０．０５ｃ　ｃのジボランガス
をカーボンサセプタが設置されている石英反応管内に流
して、−時間当たり　１．５〜３．０マイクロメータの
成長速度でＰ型層−ＳｉＣ単結晶を３時間成長させた。

これによりＳｉ基板上に形成された層厚約９マイクロメ
ートル、不純物濃度１　ｘ　１０　ＩＧ／ｃｍ−３〜１
　ｘｌ　０１７／ｃｍ−”のＰ型層−ＳｉＣ単結晶を得
る。そして、このＰ型層−ＳｉＣ単結晶を基板１０とし
て、ＭＯＳ−ＦＥＴを作製した。

始めにＮ型層−３ｉ　Ｃｑ１結晶Ｊｊ！１２を同じく化
学気相成長法で、Ｐ型層−ＳｉＣ基板ｌＯの上に約２０
００オングストロームから５ｏｏｏオングストロームの
厚さエピタキシャル成長させた（第１図Ｂ）。結晶成長
は、成長温度的１３２０℃で毎分１２１の水素、５ｃｃ
のシラン、３ｃｃのプロパンガスを流して約２０分間行
った。特に不純物を添加しない場合にβ−ＳｉＣ層の伝
動型はＮ型になる。成長させたＮｕβ−ＳｉＣ層１２の
不鈍物濃度は、Ｉ　Ｘ　１０　　／ｃｍ　　〜１．．５
　Ｘ　１０　’／ｃ１１−３である。

次に、Ｎ型層−ＳｉＣ層１２の上に真空蒸着法によりリ
アクティブイオンエツチング時にマスクとなるアルミニ
ウム膜を約５０００オングストロームの厚さ形成し、フ
ォトリソグラフィにより形成したレジストをマスクとし
てソース領域１２ａ１ドレイン領域１２ｂ上の領域以外
のアルミニウム膜を燐酸により除去した。レジスト除去
後ソース領域１２ａ１　ドレイン１２ｂ上に残されたア
ルミニウム膜をマスクとしてＣＦ４　（四フッ化炭素）
ガスに酸素を１７％混合したガスを用いて圧力４Ｐａの
条件下で放電により形成したプラズマによりソース領域
１２ａ５　ドレイン領域１２ｂ以外のＮ型層−ＳｉＣ層
１２及び数千オングストロームのＰ型層−ＳｉＣ単結晶
基板１０をエツチング除去した。エツチング後、レジス
ト及びアルミニウム膜を除去し、希弗酸で洗浄した後純
水で洗浄し、乾燥した（第１図Ｃ）。

次に、ウェット酸素雰囲気中で１１００℃２時間の酸化
処理を行い、β−ＳｉＣ単結晶表面上に約５００オング
ストロームの酸化層１６を形成した（第１図Ｄ）。フォ
トリソグラフィにより形成したレジスストをマスクとし
てソース領域１２ａ１ドレイン１２ｂ上の酸化膜１δの
一部を弗酸によりエツチング除去し、接続部２４を形成
した（第１図Ｅ）。

レジスト除去後、真空蒸着法により厚さ約１マイクロメ
ートルのアルミニウム膜を形成した。更に、フォトリソ
グラフィにより形成したレジストをマスクとして一部の
アルミニウム膜を燐酸によりエツチング除去し、ソース
電極１８、ゲート電極２２、ドレイン電極２０の各電極
を形成した。

レジスト除去後、窒素雰囲気中で４５０℃、２０分のア
ニールを行ってβ−ＳｉＣを用いたＭＯＳ・ＦＥＴを作
製した（第１図Ｆ）。

また、エツチング及び酸化により形成したＮ型層−Ｓｉ
Ｃ層１２とＰ型基板１０との接合端面は、リアクティブ
イオンエツチングの条件を適当に選ぶことにより、電解
集中が生じない程度の平坦性を得ることができる。

更に、エツチング時に結晶に生じた欠陥も数百オングス
トローム程度の酸化層１６を形成する際除去することが
できる程度に抑えることができる。

このため、Ｎ型層−ＳｉＣ層１２とＰ型の基板１０の接
合端面を介して流れるドレインリーク電流を十分少さな
ものとできる。

なお、本実施例では、各電極１８，２０．２２にアルミ
ニウムを用いているが、これは実験の簡便さから使用し
たものであって、ポリシリコン、シリサイドあるいは高
融点金属電極を用いたほうが高温使用時に有利なことは
いうまでもない。

次に、このようにして作製したβ−ＳｉＣを用いたＭＯ
Ｓ−ＦＥＴの動作例について第２図に基づいて説明する
。この動作例は、ソース電極１８をアースとし、ドレイ
ン電極２０にθ〜５Ｖ、ゲート電極２２に一１〜８Ｖの
範囲内の電圧を印加した場合におけるゲート電圧に対す
るドレイン電圧とドレイン電流の値をカーブトレーサー
により観ｉＵＩしたちのである。

作製したＭＯＳ−ＦＥＴの室温での代表的な特性を第３
図に示す。同図よりゲート電圧によりドレイン電圧が変
化を示していることは明らかである。またゲート電圧が
ゼロボルト以下のときドレイン電流はほとんど見られな
い。従ってドレインリーク電流のない良好な特性のＭＯ
Ｓ中ＦＥＴが作製されていることが理解される。また、
同一素子の４゛００℃における特性を第４図に示す。ゲ
ート電圧がゼロボルト以下の時にもドレイン電流が見ら
れるが、４００℃の温度においてもゲート電圧によりド
レイン電流が変化を示していることは明らかであり、ソ
ース、ドレインと基板及びチャネル領域の伝導型の異な
る構造の横型ＭＯＳ−ＦＥＴのでは初めて４００℃での
トランジスタ動作を確認することができた。

参考として、従来のＳｉ半導体を用いたＭＯＳ・ＦＥＴ
の同一測定法による室温及び４００℃での特性を第６図
及び第７図に示す。室温では極めて良好なトランジスタ
特性を示しているが、４００℃ではドレシンリーク電流
が極めて大きくトランジスタとして機能しなくなってい
ることは明らかである。

なお、このような発明の実施例と従来例の比較の一例を
数値をもって現わせば、次のようになる。

（Ａ）この発明の実施例 条件　　　ドレイン面積２５０μｍＸ３２０μｍ口。

４００℃、Ｖｄ−４Ｖ。

リーク電流　約３００μＡ、　０．３８Ａ／ｃｍ２（Ｂ
）従来例 条件　　　ドレイン面積ｌｌ　μｍ×　２０μｍ口。

４００℃、Ｖｄ−４Ｖ。

リーク電流　約４　ｍＡ、　　１，８００Ａ／Ｃｍ２以
上により本発明の優秀性が理解される。

【図面の簡単な説明】

ｍ１図はこの発明に係るβ−ＳｉＣを用いたＭＯＳ−Ｆ
ＥＴの一実施例及びその製造方法を示す説明図、 第２図は同実施例に係るＭＯＳ−ＦＥＴのトランジスタ
特性測定時の回路構成図、 第３図は同実施例におけるＭＯＳ−ＦＥＴの室温におけ
るトランジスタ特性を示す特性図、第４図は同実施例の
ＭＯＳ−ＦＥＴの４００℃におけるトランジスタ特性を
示す特性図、第５図は従来の８１半導体を用いたＭＯＳ
−ＦＥＴの構造及び製造方法を示す説明図、第６図は同
従来例のＭＯＳ−ＦＥＴの室温におけるトランジスタ特
性を示す特性図、 第７図は同従来例のＭＯＳ−ＦＥＴの４００℃における
トランジスタ特性を示す特性図である。 １０　　・・・ １２　　・・・ １０ａ　　　・・・ １２ａ　　　・・・ １２ｂ　　　・・・ １６　　・・・ １８　　・・・ ２０　　・・・ ２２　　・・・ 基板 Ｎ型層−ＳｉＣ層 チャネル領域 ソース領域 ドレイン領域 酸化層 ソース電極 ドレイン電極 ゲート電極 トラ・／シースフＴ今φ生シ契り定Ｂ斗のＥ目啼ヂダｌ
ノ第 図 ルギン電圧（ホ゛ルトノ プご施４ダグｆ）４００’Ｃ１二か？ＬするＦう゛ノ：
ノ゛ズタす下す１第 図 ｔフィーＦ電、８：（オζルトン ドレイソ電圧（ホ゛ルト） 実先ずｌ’Ｊの室温１’：　Ｔ”けるトランシ゛スクす
弄か１第 図 ｑ茫来のＳｉ半凛イ本ε用いｔ＝ＭＯ５ＦＥＴｈ′よび
ヤの製Ａｔ；Ｌｆ）４え日月国策 図 トルイン電圧（） を足釆イダリの室シ量に方ぐ！するトランヅスク＃！ｔ
４Ｊｉ第 図 ケート電Ｉ王（Ｖ） ト°゛ｂイン電μ　（Ｖ） ９芝采イｉりの４００°Ｃｌニオ会ｔするトランシ゛ス
ｑ斗÷生第 ア 図

Claims (2)

【特許請求の範囲】
1. （１）半導体からなる基板と、この基板に接合形成され
   た基板とは異なる導電型の半導体からなるソース領域及
   びドレイン領域を有するＭＯＳ・ＦＥＴにおいて、 基板をＰ型β−ＳｉＣによって形成すると共に、ソース
   領域及びドレイン領域を基板上に積層したＮ型β−Ｓｉ
   Ｃによって形成したことを特徴とするβ−ＳｉＣを用い
   たＭＯＳ・ＦＥＴ。
2. （２）Ｐ型β−ＳｉＣからなる基板上にエピキタキシャ
   ル成長によってＮ型β−ＳｉＣ層を形成する工程と、 上記Ｎ型β−ＳｉＣ層のソース及びドレインとなる領域
   以外の領域をガスプラズマを用いたリアクティブイオン
   エッチングにより除去し、基板のチャネル領域を挟んで
   Ｎ型β−ＳｉＣ層からなるソース領域及びドレイン領域
   を形成する工程と、上記ソース領域、ドレイン領域及び
   チャネル領域の上面に酸化層を形成する工程と、 この酸化層の上記ソース領域及びドレイン領域上に位置
   する個所の一部を除去し電極接続部を形成する工程と、 ソース領域に電極接続部を介し接続されたソース電極と
   、ドレイン領域に電極接続部を介し接続されたドレイン
   電極と、チャネル領域の上部に酸化層を介し設けられた
   ゲート電極を形成する工程と、 を有することを特徴とするβ−ＳｉＣを用いたＭＯＳ・
   ＦＥＴの製造方法。