KR100674980B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
필드 영역에서의 필드 인버전을 방지하는 반도체 소자 및 그 제조 방법을 제공한다. 그 반도체 소자는 반도체 기판 상에 형성된 액티브 영역들, 상기 액티브 영역들을 서로 절연시키는 필드 산화막(field oxide)으로 형성된 필드 영역, 상기 필드 영역 일부분 상부에 형성된 필드 인버전 방지층 및 상기 액티브 영역들 및 상기 필드 인버전 방지층 상부에 형성된 필드 게이트 폴리(G-poly)를 포함한다. 또한, 그 제조 방법은 액티브 영역들 및 필드 영역이 형성된 기판 전면에 인버전 방지 물질층을 적층하여 필드 인버전 방지층을 형성하는 단계 및 필드 인버전 방지층이 형성된 결과물 상부에 필드 게이트 폴리를 형성하는 단계를 포함한다. 본 발명에 의한 반도체 소자 및 그 제조 방법은 필드 영역에서 필드 인버전을 방지함으로써, 누설 전류의 발생을 방지하여 반도체 소자의 특성의 개선 및 반도체 칩 사이즈 증가 문제를 해결할 수 있다.
Description
도 1a 및 1b는 필드 인버전이 일어나는 반도체 소자의 일부분의 구조를 보여주는 평면도 및 단면도이다.
도 2a 및 2b는 필드 인버전이 일어나는 반도체 소자의 일부분의 다른 구조를 보여주는 평면도 및 단면도이다.
도 3a ~ 3d는 제1 실시예에 따른 도 1a의 구조에서 일어나는 필드 인버전을 방지하기 위한 필드 인버전 방지층을 적용한 반도체 소자의 구조를 보여주는 평면도들 및 단면도이다.
도 4a 및 4b는 제2 실시예에 따른 도 2a의 구조에서 일어나는 필드 인버전을 방지하기 위한 필드 인버전 방지층을 적용한 반도체 소자의 구조를 보여주는 평면도 및 단면도이다.
도 5는 제3 실시예에 따른 필드 인버전을 방지하기 위한 필드 인버전 방지층을 적용한 반도체 소자의 구조를 보여주는 평면도이다.
도 6은 제4 실시예에 따른 필드 인버전을 방지하기 위한 필드 인버전 방지층을 적용한 반도체 소자의 구조를 보여주는 평면도이다.
도 7a ~ 7d은 제1 및 제4 실시예에 따른 필드 인버전 방지층을 적용한 반도 체 소자의 제조 과정을 보여주는 단면도들이다.
도 8a 및 8b는 종래의 방법에 의한 반도체 소자의 필드 영역과 제1 실시예에 따라 제조된 반도체 소자의 필드 영역의 단면에 대한 등 전위면도를 보여주는 사진들이다.
도 9는 종래의 반도체 소자의 필드 영역과 제1 실시예에 따른 반도체 소자의 필드 영역의 문턱 전압의 변화를 보여주는 그래프이다.
<도면의 주요 부분에 대한 설명>
122,132,162a,172a:웰(well)
125,135,165a,175a:소오스 또는 드레인
120,120a:필드 게이트 폴리가 걸쳐있는 액티브 영역
130,160a,170a:필드 게이트 폴리가 걸쳐있지 않은 액티브 영역
140:필드 영역........142:도전성 물질층
145,145a,146,147,148:필드 인버전 방지층.....150,150a:필드 게이트 폴리
151,151a,153,153a,155a:게이트 절연층....152,152a,154a:게이트 폴리
160:콘택..........182:커패시터 하부 전극
184:유전체.........186:커패시터 상부 전극
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 필드 영역의 필드 인버전을 방지하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터 등 반도체 소자를 형성하는 공정에 있어서는, 기판 상에 필드 영역(field region)을 형성함으로써, 전기적으로 액티브 영역(active region)들 사이를 전기적으로 절연시킨다.
종래 필드 영역 형성 방법은 액티브 영역들을 분리하기 위한 부분의 실리콘 기판에 트렌치를 형성하여 그 부분에 필드 영역용 산화막(field oxide)을 증착시켜 액티브 영역들을 분리하였다. 이러한 종래의 필드 영역은 액티브 영역과 액티브 영역 간의 공간이 넓고, 필드 영역 상부로 지나가는 도전층들에 낮은 전압이 인가되는 경우에 액티브 영역들을 서로 절연하는 데 별 문제가 없었다. 그러나 LDI(LCD 구동칩)와 같이 고전압 반도체 소자에서 필드 영역 상부에 걸쳐 있는 게이트 폴리(G-poly, 이하 '필드 게이트 폴리'라 한다.)에 높은 전압이 인가됨으로써, 필드 인버전(inversion)이 발생하고 그로 인해 누설 전류의 증가가 큰 문제가 되고 있다. 이러한 필드 인버전에 의한 누설 전류의 발생은 반도체 소자의 특성을 저하시키거나, 아예 반도체 소자를 폐기해야 하는 문제를 발생시킨다.
도 1a 및 1b는 필드 인버전이 일어날 수 있는 반도체 소자의 일부분의 구조를 보여주고 있는 평면도 및 단면도이다.
도 1a를 참조하면, 제1 액티브 영역(20) 및 제1 액티브 영역(20)과 인접하는 제2 액티브 영역(30) 사이의 필드 영역(40) 상부로 필드 게이트 폴리(50)가 콘택을 위해 배치되어 있고, 제2 액티브 영역(30) 상부로 다른 게이트 폴리(52)가 형성되어 있다. 도 1b는 도 1a의 I-I 부분의 단면도로서, 기판 상에 웰(well,22,32) 및 웰(22,32)의 상부 쪽에 형성된 소오스 또는 드레인 영역(25,35)을 포함한 제1 및 제2 액티브 영역들(20,30)이 형성되어 있고, 제1 및 제2 액티브 영역들(20,30) 사이의 절연을 위한 필드 영역(40)이 형성되어 있다. 필드 게이트 폴리(50)는 제1 액티브 영역(20) 상부 및 제1 및 제2 액티브 영역들(20,30) 사이의 필드 영역(40) 상부로 콘택을 위해 뻗어 있다. 이와 같은 구조에서 필드 게이트 폴리(50)에 높은 전압이 인가되면, 필드 영역(40) 하부로 필드 인버전에 의한 채널(12)이 형성될 수 있고, 채널(12)을 통해 누설 전류가 발생하게 된다.
상기 웰(22,32)은 P형 또는 N형일 수 있고, 소오스 또는 드레인 영역(25,35)은 웰(22,32)의 종류에 따라 역시 N형 또는 P형일 수 있다. 한편, 도 1b처럼 동일 도전형의 웰(22,32)의 경우, 예컨대 P형 웰(22,32)의 경우는 N형의 소오스 또는 드레인들(25,35) 사이에 채널이 형성되어 인트라(intra) 필드 인버전이라고 하고, 필드 영역(40)을 경계로 다른 도전형의 웰이 형성되고 다른 형의 소오스 또는 드레인들 사이에 채널이 형성되면, 인터(inter) 필드 인버전이라 한다. 상부로 필드 게이트 폴리(50)가 형성되어 있지 않은 제2 액티브 영역(30)에는 다른 게이트 폴리(52)가 형성되어 있다. 또한, 게이트 폴리들(50,52)과 제1 및 제2 액티브 영역들(20,30) 사이에 게이트 절연층들(51,53)이 형성됨은 물론이다.
도 2a 및 2b는 필드 인버전이 일어날 수 있는 반도체 소자의 일부분의 다른 구조를 보여주고 있는 평면도 및 단면도이다.
도 2a를 참조하면, 필드 게이트 폴리(50a)가 제3 액티브 영역들(20a) 사이의 상호 연결(interconnection)을 위해 제3 액티브 영역들(20a) 사이의 제5 액티브 영 역(70a) 및 제4 액티브 영역(60a) 사이의 필드 영역(40) 상부에 형성되어 진다. 도 2b는 도 2a의 Ⅱ-Ⅱ 부분의 단면도로서, 필드 영역(40) 상부에 형성되어 있는 필드 게이트 폴리(50a)에 높은 전압이 인가되면, 필드 영역(40) 하부로 필드 인버전에 의한 채널(12a)이 형성될 수 있고, 역시 누설 전류가 발생하게 된다. 제4 및 제5 액티브 영역들(60a,70a) 상부로 게이트 절연층들(53a,55a) 및 다른 게이트 폴리들(52a,54a)이 형성됨은 물론이다.
도 1a ~ 2b에서 게이트 폴리들(50,50a,52,52a,54a)은 도면상 도시되지 않은 다른 액티브 영역들 상으로 확장될 수 있으나, 설명의 편의상 도면에 표시된 액티브 영역들 상에만 제한되어 표시되어 있다.
필드 인버전 현상을 방지하기 위한 방법으로, 액티브 영역과 필드 게이트 폴리 사이 및 액티브 영역과 액티브 영역 사이를 멀게 하거나, 필드 영역에 배치되는 필드 게이트 폴리의 상호 연결 라인을 배제시키는 방법이 있으나, 그로 인해 면적의 비효율화에 따른 칩 사이즈의 증가라는 문제가 발생한다. 한편, 필드 산화막의 두께를 증가시키는 방법도 생각할 수 있으나, 높은 산화막 형성에 따른 버즈 빅(bird's beak)이 증가하여 그에 따라 액티브의 채널 영역이 짧아지는 문제가 발생한다. 따라서, 액티브 영역을 넓혀야 하고 또다시 칩 사이즈 증가의 문제로 이어진다. 또한 필드 산화막 형성 이후 공정에 따른 식각 작용들에 의한 두께 감소가 필연적이며, 더욱이 고전압 소자의 경우, 필드 영역 양쪽에 다른 두께의 게이트 절연막을 형성하는 듀얼 게이트 옥사이드(dual gate oxide) 공정이 적용될 수 있는데, 그에 따라 식각에 의한 필드 영역의 두께 감소는 더욱 커지게 되어 필드 산화막의 두께 증가에는 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 필드 인버전을 방지하여 누설 전류를 방지하고 그에 따라 칩 사이즈의 증가도 막을 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판 상에 형성된 액티브 영역들, 상기 액티브 영역들을 서로 절연시키는 필드 산화막(field oxide)으로 형성된 필드 영역, 상기 필드 영역 일부분 상부에 형성된 필드 인버전 방지층 및 상기 액티브 영역들 및 상기 필드 인버전 방지층 상부에 형성된 필드 게이트 폴리(G-poly)를 포함한다.
본 발명의 바람직한 실시예에 따른 필드 인버전 방지층은 필드 게이트 폴리에 걸리는 전압에 의해서 형성되는 전위 또는 전계를 효과적으로 차단할 수 있는 물질, 즉 저항이 높은 물질로 형성하는 것이 바람직하다.
본 발명은 또한 전술한 기술적 과제를 달성하기 위해서, 액티브 영역들 및 액티브 영역들을 절연시키는 필드 영역이 형성된 기판 전면에 인버전 방지 물질층을 적층하는 단계, 상기 인버전 방지 물질층을 패터닝하여, 상기 필드 영역 일부분에 필드 인버전 방지층을 형성하는 단계, 상기 필드 인버전 방지층이 형성된 결과물 상부로 폴리 실리콘층을 적층하는 단계 및 상기 폴리 실리콘층을 패터닝하여 액티브 영역들 및 상기 필드 인버전 방지층 상부로 필드 게이트 폴리를 형성하는 단 계를 포함한다.
한편, 전술한 기술적 과제를 달성하기 위하여, 본 발명은 액티브 영역들 및 액티브 영역들을 절연시키는 필드 영역이 형성된 기판 전면에 도전성 물질층을 적층하는 단계, 상기 도전성 물질층을 제1 패터닝하여, 상기 필드 영역 일부분에 필드 인버전 방지층 및 상기 필드 영역 다른 일부분에 커패시터의 하부전극을 형성하는 단계, 상기 제1 패터닝에 의해 형성된 결과물에 절연층을 적층하고 제2 패터닝하여, 상기 액티브 영역들 및 인버전 방지층 상부로 게이트 절연층 및 상기 커패시터 하부 전극 상부로 유전체를 형성하는 단계 및 상기 제2 패터닝에 의해 형성된 결과물에 폴리 실리콘층을 적층하고 패터닝하여, 상기 액티브 영역들 및 상기 필드 인버전 방지층 상부로 필드 게이트 폴리 및 상기 유전체 상부로 커패시터의 상부 전극을 형성하는 단계를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 층이 다른 층의 상부에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 게이트 폴리는 다른 액티브 영역들로 확장될 수 있으나 설명에 필요한 액티브 영역 상에 한정하여 표시하였다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
<제1 실시예>
도 3a ~ 3d는 도 1a의 구조에서의 필드 인버전을 방지하기 위한 필드 인버전 방지층을 적용한 반도체 소자의 구조를 보여주는 평면도들 및 단면도이다.
도 3a를 참조하면, 제1 액티브 영역(120) 상부의 제1 필드 게이트 폴리(150)는 제1 및 제2 액티브 영역(120,130) 사이의 필드 영역(140) 상부에까지 걸쳐 있다. 본 실시예는 필드 영역(140) 상부에 존재하는 제1 필드 게이트 폴리(150)의 존재로 인한 필드 인버전을 방지하기 위해 제1 필드 게이트 폴리(150)와 필드 영역(140) 사이에 직사각형 형태의 필드 인버전 방지층(145)을 형성한다. 필드 인버전 방지층의 재질은 제1 필드 게이트 폴리(150)에 걸리는 전압에 의한 전계를 효과적으로 차단할 수 있는 물질로 형성하는 것이 바람직하다. 예컨대, 층간 절연 물질(inter layer dielectric:ILD)로 자주 쓰이는 실리콘 나이트라이드(SiN) 또는 산화막(oxide) 등이 가능하고, 한편 저항이 높은 폴리 실리콘 계통을 사용할 수도 있다. 보통 필드 게이트 폴리 아래에 사용하는 폴리층을 L-poly(lower poly)나 R-poly(resistor poly)라고 부르기도 한다. 그러한 폴리층을 사용하는 경우, 기본적으로 폴리층은 도전성을 가지므로 필드 게이트 폴리와 폴리층 사이에 절연층을 형성해야 하는 것이 필수적이다. 층간 절연 물질로 형성하는 경우는 그 자체로 게이트 절연층의 역할을 겸할 수 있고, 폴리층을 사용하는 경우는 필드 게이트 폴리와 폴리층 사이의 절연층이 게이트 절연층의 역할을 겸할 수 있다.
도 3b는 도 3a의 Ⅲ-Ⅲ부분에 대한 단면도로서, 기판 상에 웰(122,132) 및 웰(122,132) 상부 쪽에 형성된 소오스 또는 드레인 영역(125,135)을 포함한 액티브 영역들(120,130) 및 필드 영역(140)이 형성되어 있다. 제1 액티브 영역(120) 및 필드 영역(140) 상부로 제1 필드 게이트 폴리(150)가 형성되어 있으며, 도 1b와 달리 필드 영역(140) 상부로는 필드 인버전을 방지하기 위한 필드 인버전 방지층(145)이 형성되어 있다. 필드 인버전 방지층(145)의 존재로 필드 영역(140)은 그 두께가 증가 되는 결과가 되고, 그에 따라 도 1b에서와 다르게 필드 영역(140) 하부의 채널 형성이 억제되게 된다. 한편, 제2 액티브 영역(130)에는 다른 게이트 폴리(152)가 형성되고, 제1 및 제2 액티브 영역들(120,130)과 게이트 폴리들(150,152) 사이에는 층간 절연층들(151,153)이 형성됨은 물론이다. 또한, 전술한 대로 웰(122,132) 및 소오스 또는 드레인 영역(125,135)은 P형 또는 N형으로 형성될 수 있음은 물론이다.
도 3c 및 3d는 도 3a와 달리 타원형의 필드 인버전 방지층(146) 및 긴 직사각형의 필드 인버전 방지층(147)의 모습을 보여주고 있다. 그 외의 다른 부분은 도 3a와 동일하므로 설명을 생략한다.
도 3a, 3c 및 3d에서 필드 인버전 방지층(145,146,147)이 직사각형 및 타원 형태 등으로 형성되어 있으나. 이에 한하지 않고 여러 형태로 형성할 수 있음은 물론이다. 다만, 필드 영역(140) 상부로 제1 필드 게이트 폴리(150)가 존재하지 않는 부분, 즉 제2 액티브 영역(130)으로 필드 인버전 방지층(145,146,147)을 치우쳐 형성하는 것이 바람직하다. 왜냐하면, 제2 액티브 영역(130) 부분은 제1 필드 게이트 폴리(150)와의 거리가 멀어 필드 인버전 방지층(145,146)이 없었던 경우에도 제2 액티브 영역(130)에 인접한 필드 영역(140) 하부 부분에는 채널의 형성이 어렵거나 작게 형성된다. 따라서, 필드 영역 인버전 방지층(145,146,147)을 제2 액티브 영역(130)으로 치우쳐 형성시킴으로써, 제2 액티브 영역(130) 근처 부분에서의 채널형성을 완전히 방지하거나 최소한으로 유지할 수 있게 된다. 또한, 제1 및 제2 액티 브 영역들(120,130)의 소오스 또는 드레인 영역(125,135)에 전압이 인가되는 경우에 더 높은 전압인 걸리는 영역으로 치우쳐 필드 인버전 방지층을 형성하는 것이 바람직하다. 왜냐하면, 높은 전압이 걸리는 액티브 영역과 제1 필드 게이트 폴리(150) 사이의 전압 차가 일반적으로 더 작으므로, 제1 필드 게이트 폴리(150)와 더 멀리 떨어져 있는 것과 비슷한 결과가 되어 전술한 이유와 동일하게 필드 인버전 방지에 효율적이기 때문이다.
<제 2 실시예>
도 4a 및 4b는 도 2a의 패턴에서 일어나는 필드 인버전을 방지하기 위한 필드 인버전 방지층을 적용한 반도체 소자의 구조를 보여주는 평면도 및 단면도로서, 도 2a의 필드 인버전이 일어나는 부분만을 나타내고 있다.
도 4a를 참조하면, 필드 게이트 폴리(150a)가 지나가지 않는 제4 액티브 영역(160a) 및 제5 액티브 영역(170a) 사이의 필드 영역(140) 상부로 제3 액티브 영역들(미도시) 간의 상호 연결을 위해 제2 필드 게이트 폴리(150a)가 형성되어 있다. 도 2a와 달리 제2 필드 게이트 폴리(150a) 하부로 필드 인버전 방지를 위한 긴 직사각형 형태의 필드 인버전 방지층(145a)이 형성되어 있다.
도 4b는 도 4a의 Ⅳ-Ⅳ부분의 단면도로서, 기판 상에 웰(162a,172a) 및 웰(162a,172a) 상부 쪽에 형성된 소오스 또는 드레인 영역(165a,175a)을 포함한 제4 및 제5 액티브 영역들(160a,170a) 및 필드 영역(140)이 형성되어 있고, 필드 영역(140) 상부로 제2 필드 게이트 폴리(150a)가 형성되어 있는데, 그 하부로 필드 인버전 방지를 위한 필드 인버전 방지층(145a)이 형성되어 있다. 제4 및 제5 액티브 영역들(160a,170a) 상부로 게이트 절연층들(153a,155a) 및 다른 게이트 폴리들(152a,154a)이 형성됨은 물론이다.
제1 실시예에서 전술한 대로 필드 인버전 방지층(145a)은 층간 절연 물질이나 저항이 큰 폴리층으로 형성될 수 있고, 그 형태로 직사각형 형태에 한하지 않는다. 다만, 확실한 필드 인버전 방지를 위해 도 4a와 같이 제2 필드 게이트 폴리 부분을 포함하여, 제4 및 제5 액티브 영역들(160a,170a) 근처에까지 필드 인버전 방지층(145a)을 형성하는 것이 바람직하다.
<제3 실시예>
도 5는 제3 실시예에 따른 인버전 방지층을 적용한 반도체 소자의 구조로서, 반도체 소자 내에 도 1a 및 도 2a와 같은 필드 인버전 일어날 수 있는 구조가 동시에 존재하는 경우, 제1 실시예 및 제2 실시예에 따른 인버전 방지층을 함께 연결하여 형성할 수 있음을 보여준다.
도 5를 참조하면, 제1 실시예에서 보여준 제1 및 제2 액티브 영역들(120,130) 사이의 필드 인버전 방지층과 제2 실시예에서 보여준 제4 및 제5 액티브 영역들(160a,170a) 사이의 필드 인버전 방지층이 하나의 필드 인버전 방지층(148)으로 형성된다. 이와 같이 형성된 필드 인버전 방지층(148)을 콘택(160)을 통해 그라운드에 연결함에 따라 필드 영역의 필드 인버전을 확실히 방지할 수 있다. 또한, 하나의 공정에 의해 필요한 인버전 방지층을 형성할 수 있는 장점도 있다. 한편, 필드 인버전 방지층으로 폴리층을 사용하고 상부로 절연층을 형성하는 경우, 필드 게이트 폴리와 하부 폴리층 사이에 기생 커패시터가 발생하여 반도체 소자의 특성 이 저하되는 문제가 있는데, 하나의 필드 인버전 방지층(148)의 형성 후 일정한 곳에 그라운드 콘택(160)을 형성하여 접지시킴으로써, 그러한 기생 커패시터의 문제를 해결할 수 있다. 하나의 필드 인버전 방지층으로 연결하지 않고 필드 인버전 방지층 각각에 그라운드 콘택을 형성하여 접지시키는 것도 물론 가능하다.
제1 ~ 제3 실시예에서 두 가지 필드 인버전이 일어날 수 있는 구조를 들어 설명하였지만, 이에 한하지 않고 필드 인버전이 발생할 수 있는 구조라면 어느 것에든 본 발명의 필드 인버전 방지층을 적용할 수 있음은 물론이다.
<제 4 실시예>
도 6은 제1 실시예의 변형된 형태로서 PIP(poly-insulator-poly) 구조의 커패시터를 포함한 반도체 소자에 제1 실시예와 같은 필드 인버전 방지층이 형성될 수 있음을 보여준다.
도 6을 참조하면, 필드 게이트 폴리(150)가 존재하지 않는 필드 영역(140) 상부로 형성된 커패시터(180)의 하부 전극(182)과 동일한 물질로 필드 인버전 방지층(145)이 형성되고, 커패시터(180)의 유전체(184) 및 상부 전극(186)과 동일한 물질로 게이트 절연층(151a) 및 필드 게이트 폴리(150)가 형성된다. 이때 하부 및 상부 전극(182,186)은 모두 폴리 실리콘으로 형성되며, 대응되는 각각의 층들 즉, 하부전극(182)과 인버전 방지층(145), 유전체(184)와 게이트 절연층(151a) 및 상부전극(186)과 필드 게이트 폴리(150)는 동시에 형성될 수 있다. 이때 이용되는 필드 인버전 방지층(145)이 폴리 실리콘이므로 필드 게이트 폴리(150)와의 절연을 위해 게이트 절연층(151a)이 반드시 필요함은 당연하다. 커패시터(180)의 양 측면에 스페이서(미도시) 또는 상부로 블로킹 산화막(미도시) 등이 형성될 수 있음은 물론이다. PIP 구조의 커패시터를 포함하는 반도체 소자에 제1 실시예를 적용하여 설명하였지만, 제2 및 제3 실시예와 같은 구조의 필드 게이트 폴리가 형성되는 PIP 구조의 커패시터를 포함한 반도체 소자에도 적용될 수 있음은 물론이다. 나머지 구성요소에 대한 설명은 제1 실시예에서와 동일하므로 이하 생략한다.
<제5 실시예>
도 7a ~ 7d는 제1 및 제4 실시예에 따른 반도체 소자의 제조 과정을 보여주고 있다.
먼저, 도 7a를 참조하면, 액티브 영역들(120,130) 및 액티브 영역들(120,130)을 절연시키는 필드 영역(140)이 형성된 기판 전면에 도전성 물질층(142)을 적층 한다. 이때 도전성 물질층(142)은 커패시터 하부 전극 형성을 위해 폴리 실리콘으로 형성한다. 다음, 도 7b를 참조하면, 도전성 물질층(142)을 제1 패터닝하여 커패시터의 하부 전극(182)과 필드 인버전 방지층(145)을 형성한다. 제1 패터닝 후 형성된 결과물 상부로 절연층을 얇게 적층한 후 제2 패터닝을 수행하여, 도 7c에서와 같이 커패시터의 유전체(184) 및 게이트 절연층들(151, 151a, 153)을 형성한다. 이때, 필드 인버전 방지층(145) 상부의 게이트 절연층(151a)은 필드 게이트 폴리와 필드 인버전 방지층(145)과의 완전한 절연을 위해 필드 인버전 방지층(145)의 측면 어느 한쪽 또는 양 측면 모두에 형성하여야 함을 유의한다. 제2 패터닝 후 형성된 결과물 상부로 다시 폴리 실리콘을 적층한 후 패터닝하여, 도 7d에서와 같이 커패시터(180)의 상부 전극(186) 및 필드 게이트 폴리(150)를 비롯한 게이 트 폴리들(150,152)을 형성한다. 그 후 액티브 영역들(120,130)에 이온 주입 등을 통해 소오스 또는 드레인 영역들(125,135)을 형성하게 된다. 이와 같이 본 실시예는 기존의 PIP 구조의 커패시터를 포함한 반도체 소자의 제조 공정을 그대로 이용하여 필드 인버전을 방지할 수 있는 반도체 소자를 제조할 수 있음을 보여준다. 그 후의 공정은 통상의 PIP 구조의 커패시터를 포함한 반도체 소자의 제조 공정과 동일하므로 생략한다.
한편, 도전성 물질층(142) 대신 인버전 방지 물질층으로 형성하고, 필드 영역(140)의 일부분 즉, 필드 게이트 폴리가 형성되는 필드 영역에 필드 인버전 방지층(145)만을 형성하고 공정을 진행하는 경우 제1 실시예에 따른 반도체 소자를 제조할 수 있다. 이때 인버전 방지 물질층은 폴리 실리콘 또는 ILD일 수 있고, 폴리 실리콘인 경우, 폴리 실리콘층 상부로 절연층을 형성하는 단계가 필요하나, ILD인 경우는 자체적으로 필드 게이트 폴리와 절연이 가능하므로 그러한 단계가 불필요하다. 제2 및 제3 실시예의 반도체 소자의 경우도 비슷한 과정을 제조할 수 있고, 아울러 PIP 구조의 커패시터를 포함한 반도체 소자로도 형성할 수 있음은 물론이다. 또한, 필드 인버전 방지층(145)은 그 후의 공정 등에서 콘택을 통해 그라운드와 접지할 수 있다.
도 8a 및 8b는 종래의 방법에 의해 제조된 반도체 소자의 필드 영역과 제1 실시예에 따라 제조된 반도체 소자의 필드 영역의 단면에 대한 게이트에 인가되는 전압에 따라 형성된 등 전위면도(또는 등 전계면도)를 보여주는 사진들이다.
도 8a를 참조하면, 종래의 방법에 의해 형성된 반도체 소자의 경우 필드 게 이트 폴리에 높은 전압이 인가되는 경우 필드 영역 하부에 어느 정도의 전위(또는 전계)가 형성되는 것을 볼 수 있다. 따라서, 형성된 전위에 의해 필드 영역 하부로 필드 인버전이 발생하게 되고 채널의 형성이 가능해 진다. 그러나 도 8b에서 보듯이 본 발명에 따른 필드 게이트 폴리 하부층에 필드 인버전 방지층을 적용한 결과, 높은 전압의 인가에도 불구하고 필드 영역 하부에 전위(또는 전계)가 매우 낮게 형성됨을 볼 수 있고, 그에 따라 필드 인버전이 억제되고 채널 형성이 어렵게 되어 누설 전류 발생과 같은 문제를 해결할 수 있다.
도 9는 종래의 반도체 소자의 필드 영역과 본 발명의 제1 실시예에 따른 반도체 소자의 필드 영역의 문턱 전압(threshold voltage:Vth )의 변화를 보여 주는 그래프이다. 일반적으로 필드 영역에서 필드 인버전에 의해 채널이 형성되어 트랜지스터의 역할을 할 수 있으므로 필드 트랜지스터(Field Tr)라고 부르기도 한다.
그래프를 참조하면, Vth가 개선 전, 즉 필드 인버전 방지층 적용 전에 17.5 V에서 필드 인버전 방지층 적용 후 22.5 V로 상승했음을 보여주고 있다, 그에 따라 기존에는 17.5 V 이상 22.5 V 이하에서도 필드 인버전이 발생했으나 본 실시예에 따른 반도체 소자의 경우 필드 인버전이 생기기 어렵고 결과적으로 채널 형성이 어려워 누설 전류의 발생을 억제할 수 있음을 알 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 상세히 설명한 본 발명에 의하면, 필드 영역 및 필드 게이트 폴리 사이에 필드 인버전 방지층을 형성함으로써, 필드 인버전에 의한 채널 형성으로 인한 누설 전류의 증가를 방지할 수 있고, 그에 따라 칩 사이즈 증가의 문제도 해결할 수 있다.
또한, 반도체 소자 상의 여러 필드 인버전 가능 영역의 필드 인버전 방지층들을 하나로 연결하고 그라운드와 접지시킴으로써, 필드 인버전 문제를 완전히 해결할 수 있고, 또한 기생 커패시터의 발생의 문제도 해결할 수 있다.
더 나아가, 기존의 PIP 구조의 커패시터를 포함한 반도체 소자 제조 공정을 진행하면서 동시에 필드 인버전을 방지할 수 있는 반도체 소자를 제조할 수 있다는 장점을 가진다.
Claims (25)
- 반도체 기판 상에 형성된 액티브 영역들;상기 액티브 영역들을 서로 절연시키는 필드 산화막(field oxide)으로 형성된 필드 영역;상기 필드 영역 일부분 상부에 형성된 필드 인버전 방지층; 및상기 액티브 영역들 및 상기 필드 인버전 방지층 상부에 형성되고 상기 필드 인버전 방지층과 전기적으로 절연된 필드 게이트 폴리(G-poly)를 포함하는 반도체 소자.
- 제1 항에 있어서,상기 액티브 영역들은 제1 및 제2 액티브 영역들을 포함하고,상기 필드 게이트 폴리는 상기 제1 액티브 영역들 상부에 형성되어 있되, 상기 필드 영역 상부로 콘택을 위한 부분을 포함하여 형성되어 있고,상기 필드 인버전 방지층은 상기 필드 게이트 폴리가 콘택을 위해서 형성된 부분에 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제2 항에 있어서,상기 필드 인버전 방지층은 상기 필드 게이트 폴리가 형성되어 있지 않은 상기 필드 영역 상부로 확장하여 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제3 항에 있어서,상기 필드 인버전 방지층은 직사각형 또는 타원의 형태로 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제3 항에 있어서,상기 콘택이 형성되는 상기 필드 영역은 상기 제1 액티브 영역들 중 어느 한 영역인 A 액티브 영역 및 제2 액티브 영역들 중 어느 한 영역인 B 액티브 영역 사이에 위치하며,상기 필드 인버전 방지층은 상기 B 액티브 영역 쪽으로 치우쳐 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제3 항에 있어서,상기 콘택이 형성되는 상기 필드 영역은 상기 제1 액티브 영역들 중 어느 한 영역인 A 액티브 영역 및 제2 액티브 영역들 중 어느 한 영역인 B 액티브 영역 사이에 위치하며,상기 필드 인버전 방지층은 상기 A 및 B 액티브 영역 중에서 반도체 소자 동작시 높은 전압이 걸리는 액티브 영역 쪽으로 치우쳐 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서,상기 액티브 영역들은 제3 및 제4 액티브 영역들을 포함하고,상기 제3 액티브 영역들은 두 개 이상의 소그룹 액티브 영역들로 나누어지고,상기 제4 액티브 영역들은 상기 소그룹 액티브 영역들 각각에 인접하는 두 개 이상의 액티브 영역들을 포함하며,상기 필드 게이트 폴리는 상기 소그룹 액티브 영역들 상부에 형성되어 있되, 상기 소그룹 액티브 영역들 및 제4 액티브 영역들 사이의 상기 필드 영역 상부로 상호 연결(interconnection)을 위한 부분을 포함하여 형성되어 있으며,상기 필드 인버전 방지층은 상기 필드 게이트 폴리가 상호 연결을 위해 형성된 부분에 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제7 항에 있어서,상기 필드 인버전 방지층은 상기 필드 게이트 폴리가 형성되어 있지 않은 상기 필드 영역 상부로 확장하여 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제8 항에 있어서,상기 필드 인버전 방지층은 상기 소그룹 액티브 영역들 및 제4 액티브 영역들 사이의 직각 방향으로 긴 직사각형 형태로 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제7 항에 있어서,상기 액티브 영역들은 상기 소그룹 액티브 영역들 사이에 위치하는 제5 액티브 영역들을 포함하고,상기 필드 인버전 방지층은 상기 제 5 액티브 영역들 중 어느 한 영역인 C 액티브 영역 및 상기 제4 액티브 영역들 중 상기 C 액티브 영역과 인접하는 D 액티브 영역 사이에 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서,상기 필드 게이트 폴리는 제1 및 제2 필드 게이트 폴리를 포함하고,상기 제1 필드 게이트 폴리는 상기 액티브 영역들 일부에 형성되어 있되, 상기 필드 영역 상부로 콘택을 위한 부분을 포함하여 형성되어 있고,상기 액티브 영역들의 다른 일부가 소그룹으로 나눠지고 상기 제2 필드 게이트 폴리는 상기 소그룹 액티브 영역들 상부에 형성되어 있되, 상기 필드 영역 상부로 상기 소그룹 액티브 영역들 간의 상호 연결을 위한 부분을 포함하여 형성되어 있으며,상기 필드 인버전 방지층은 상기 제1 및 제2 필드 게이트 폴리가 상기 필드 영역에 형성된 부분 각각에 형성되어 있고 서로 연결되어 있는 것을 특징으로 하는 반도체 소자.
- 제1 항 내지 제11 항 중 어느 한 항에 있어서,상기 필드 인버전 방지층은 콘택을 통해 그라운드와 연결되어 있는 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서,상기 필드 인버전 방지층은 ILD(inter layer dielectric) 또는 상부로 절연층을 포함한 폴리 실리콘층인 것을 특징으로 하는 반도체 소자.
- 제13 항에 있어서,상기 ILD 물질은 실리콘 나이트라이드(SiN) 또는 산화물(oxide)인 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서,상기 반도체 소자는 상기 필드 영역의 다른 일부분 상부로 PIP(poly-insulator-poly) 구조의 커패시터를 포함하는 것을 특징으로 하는 반도체 소자.
- 제15 항에 있어서,상기 커패시터의 하부 전극 및 유전체는 상부로 절연층을 포함한 폴리 실리콘층으로 형성된 상기 필드 인버전 방지층을 이용하여 형성된 것을 특징으로 하는 반도체 소자.
- 액티브 영역들 및 액티브 영역들을 절연시키는 필드 영역이 형성된 기판 전면에 인버전 방지 물질층을 적층하는 단계;상기 인버전 방지 물질층을 패터닝하여, 상기 필드 영역 일부분에 필드 인버전 방지층을 형성하는 단계;상기 패터닝에 의해 형성된 결과물 상부로 폴리 실리콘층을 적층하는 단계; 및상기 폴리 실리콘층을 패터닝하여 액티브 영역들 및 상기 필드 인버전 방지층 상부로 필드 게이트 폴리를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제17 항에 있어서,상기 액티브 영역들은 제1 및 제2 액티브 영역들을 포함하고,상기 필드 인버전 방지층은 상기 필드 게이트 폴리가 콘택을 위해서 형성될 부분에 형성하고,상기 필드 게이트 폴리는 상기 제1 액티브 영역들 상부에 형성하되 상기 필드 인버전 방지층 상부로 상기 콘택을 위한 부분을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제17 항에 있어서,상기 액티브 영역들은 제3 및 제4 액티브 영역들을 포함하고,상기 제3 액티브 영역들은 두 개 이상의 소그룹 액티브 영역들로 나누어지고,상기 제4 액티브 영역들은 상기 소그룹 액티브 영역들 각각에 인접하는 두 개 이상의 액티브 영역들을 포함하며,상기 필드 인버전 방지층은 상기 필드 게이트 폴리가 상호 연결을 위해 형성될 부분에 형성하고,상기 필드 게이트 폴리는 상기 소그룹 액티브 영역들 상부에 형성하되, 상기 소그룹 액티브 영역들 및 제4 액티브 영역들 사이의 상기 필드 영역 상부로 상기 상호 연결을 위한 부분을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제17 항에 있어서,상기 필드 게이트 폴리는 제1 및 제2 필드 게이트 폴리를 포함하고,상기 제1 필드 게이트 폴리는 상기 액티브 영역들 일부에 형성하되, 상기 필드 영역 상부로 콘택을 위한 부분을 포함하여 형성하고,상기 액티브 영역들의 다른 일부가 소그룹으로 나눠지고 상기 제2 필드 게이트 폴리는 상기 소그룹 액티브 영역들 상부에 형성하되, 상기 필드 영역 상부로 상기 소그룹 액티브 영역들 간의 상호 연결을 위한 부분을 포함하여 형성하며,상기 필드 인버전 방지층을 상기 제1 및 제2 필드 게이트 폴리가 상기 필드 영역에 형성될 부분 각각에 형성하여 서로 연결하는 것을 특징으로 하는 반도체 소 자의 제조 방법.
- 제17 항 내지 제20 항 중 어느 한 항에 있어서,상기 필드 게이트 폴리 형성 단계 이후에 상기 필드 인버전 방지층에 콘택을 형성하여 그라운드와 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제17 항에 있어서,상기 인버전 방지 물질층은 ILD 또는 폴리 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제22 항에 있어서,상기 인버전 방지 물질층이 폴리 실리콘인 경우에는 상기 인버전 방지 물질층 상부로 절연층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 액티브 영역들 및 액티브 영역들을 절연시키는 필드 영역이 형성된 기판 전면에 도전성 물질층을 적층하는 단계;상기 도전성 물질층을 제1 패터닝하여, 상기 필드 영역 일부분에 필드 인버전 방지층 및 상기 필드 영역 다른 일부분에 커패시터의 하부전극을 형성하는 단계;상기 제1 패터닝에 의해 형성된 결과물에 절연층을 적층하고 제2 패터닝하여, 상기 액티브 영역들 및 인버전 방지층 상부로 게이트 절연층 및 상기 커패시터 하부 전극 상부로 유전체를 형성하는 단계; 및상기 제2 패터닝에 의해 형성된 결과물에 폴리 실리콘층을 적층하고 패터닝하여, 상기 액티브 영역들 및 상기 필드 인버전 방지층 상부로 필드 게이트 폴리 및 상기 유전체 상부로 커패시터의 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제24 항에 있어서,상기 도전성 물질층을 폴리 실리콘으로 형성하여,상기 커패시터를 PIP 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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