JPS63161A - 電荷結合装置の出力回路 - Google Patents
電荷結合装置の出力回路Info
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- JPS63161A JPS63161A JP61143599A JP14359986A JPS63161A JP S63161 A JPS63161 A JP S63161A JP 61143599 A JP61143599 A JP 61143599A JP 14359986 A JP14359986 A JP 14359986A JP S63161 A JPS63161 A JP S63161A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 241000276457 Gadidae Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は電荷結合装置の出力回路に関する。
(従来の技術)
電荷結合装置(以下CODという)は、固体撮像装置等
における電荷転送手段として広く円及している。このC
ODの出力回路は、転送されてきた信号電荷を検出し、
検出電荷mに対応した電流を出力する機能を有する。
における電荷転送手段として広く円及している。このC
ODの出力回路は、転送されてきた信号電荷を検出し、
検出電荷mに対応した電流を出力する機能を有する。
第4図に従来用いられている一般的なCODの出力回路
を示す。
を示す。
端子aはCODの最終段電極を示し、ここまで転送され
てきた信号電荷はキャパシタ1に一時蓄積される。即ち
、信号電荷量はこのキャパシタ1によって電圧に変換さ
れることになる。この−時蓄積電荷は、端子すに定期的
に排出信号を与えることによって、MOSトランジスタ
2により端子Cへ排出される。キャパシタ1で検出され
た電圧は、MOSトランジスタ回路3によって電流増幅
される。このMOSトランジスタ回路3には、端子dお
よび端子fから電源供給がなされ、端子eに対してキャ
パシタ1に蓄積された電荷量に対応した電流が出力され
る。MOSトランジスタ回路3は、ソースホロワ回路3
1および32を2段直列接続した回路で構成される。ソ
ースホロワ31はエンハンスメント型MOSトランジス
タ31aとデプレッションF8!MOSトランジスタ3
1bとの直列接続から成り、ソースホロワ回路32は同
様にエンハンスメント型MOSトランジスタ32aとデ
プレッション型MOSトランジスタ32bとの直列接続
から成る。
てきた信号電荷はキャパシタ1に一時蓄積される。即ち
、信号電荷量はこのキャパシタ1によって電圧に変換さ
れることになる。この−時蓄積電荷は、端子すに定期的
に排出信号を与えることによって、MOSトランジスタ
2により端子Cへ排出される。キャパシタ1で検出され
た電圧は、MOSトランジスタ回路3によって電流増幅
される。このMOSトランジスタ回路3には、端子dお
よび端子fから電源供給がなされ、端子eに対してキャ
パシタ1に蓄積された電荷量に対応した電流が出力され
る。MOSトランジスタ回路3は、ソースホロワ回路3
1および32を2段直列接続した回路で構成される。ソ
ースホロワ31はエンハンスメント型MOSトランジス
タ31aとデプレッションF8!MOSトランジスタ3
1bとの直列接続から成り、ソースホロワ回路32は同
様にエンハンスメント型MOSトランジスタ32aとデ
プレッション型MOSトランジスタ32bとの直列接続
から成る。
破線XYは、左方がオンチップ回路、右方が外部回路で
あることを示す。従って上述したキャパシタ1.MOS
トランジスタ2.MOSトランジスタ回路3はCODの
転送路(図示されていない)とともに同じ半導体基板上
に形成される。オンチップ上の端子d、e、fはそれぞ
れ外部回路上の端子g、h、iに接続される。端子qは
端子jに、端子Ha端子1に連結され、それぞれ電源供
給線を構成する。また端子りに流入するCODの出力電
流は、バイポーラトランジスタ4によって増幅され、抵
抗5で浮かされた端子kに増幅された電流が出力される
。
あることを示す。従って上述したキャパシタ1.MOS
トランジスタ2.MOSトランジスタ回路3はCODの
転送路(図示されていない)とともに同じ半導体基板上
に形成される。オンチップ上の端子d、e、fはそれぞ
れ外部回路上の端子g、h、iに接続される。端子qは
端子jに、端子Ha端子1に連結され、それぞれ電源供
給線を構成する。また端子りに流入するCODの出力電
流は、バイポーラトランジスタ4によって増幅され、抵
抗5で浮かされた端子kに増幅された電流が出力される
。
以上のようにして、端子aまで転送された信号は、端子
kから電流として取出されることになる。
kから電流として取出されることになる。
バイポーラトランジスタ4は、出力インピーダンスを下
げ、電流駆動能力を高める役割を果たす。
げ、電流駆動能力を高める役割を果たす。
(発明が解決しようとする問題点)
上述した従来のCODの出力回路には、消費電力が大き
くなるという問題点がある。第4図の回路で第1段目の
ソースホロワ回路31の出力m &’は一般に小さく抑
えるようにするが、第2段目のソースホロワ回路32の
出力電流は、外部に設けられたバイポーラトランジスタ
4を駆動するのに十分なだ4Jの大きさを確保しなけれ
ばならない。
くなるという問題点がある。第4図の回路で第1段目の
ソースホロワ回路31の出力m &’は一般に小さく抑
えるようにするが、第2段目のソースホロワ回路32の
出力電流は、外部に設けられたバイポーラトランジスタ
4を駆動するのに十分なだ4Jの大きさを確保しなけれ
ばならない。
特にバイポーラトランジスタ4は外部に設ける素子であ
るため、配I!iI長が非常に長く、端子eから大きな
駆lIl電流を供給してやる必要がある。ところがもと
もとMOS トランジスタは低電流回路に向いており、
このような大電流を供給するためにはかなりの消費電力
を必要とするのである。
るため、配I!iI長が非常に長く、端子eから大きな
駆lIl電流を供給してやる必要がある。ところがもと
もとMOS トランジスタは低電流回路に向いており、
このような大電流を供給するためにはかなりの消費電力
を必要とするのである。
そこで本発明は消!2電力の低減を図ることができるC
ODの出力回路を提供することを目的とする。
ODの出力回路を提供することを目的とする。
(問題点を解決するための手段)
本発明は、半導体基板上に形成された電荷転送路を通っ
て転送された信号電荷を検出し、この信号電荷量に対応
した電流を出力する電荷結合装置゛の出力回路であって
、 信号電荷を一時蓄積するキャパシタと、このキャパシタ
の両端子電圧に対応する電流を出力するMOSトランジ
スタ回路と、キャパシタの蓄積電荷を排出する排出ゲー
トと、MOSトランジスタの出力電流を増幅するバイポ
ーラトランジスタと、をすぺで半導体基板上に形成し、
消YR電力の低減を図ったものである。
て転送された信号電荷を検出し、この信号電荷量に対応
した電流を出力する電荷結合装置゛の出力回路であって
、 信号電荷を一時蓄積するキャパシタと、このキャパシタ
の両端子電圧に対応する電流を出力するMOSトランジ
スタ回路と、キャパシタの蓄積電荷を排出する排出ゲー
トと、MOSトランジスタの出力電流を増幅するバイポ
ーラトランジスタと、をすぺで半導体基板上に形成し、
消YR電力の低減を図ったものである。
(作 用)
従来、外部回路として設けていたバイポーラトランジス
タを、オンチップ上に形成するようにしたため、MOS
)−ランジスタ回路からこのバイポーラトランジスタに
至るまでの配線長が大幅に縮減され、MOSトランジス
タ回路の出力電流を小さく抑えることが可能となり、消
費電力の低減を図ることができる。
タを、オンチップ上に形成するようにしたため、MOS
)−ランジスタ回路からこのバイポーラトランジスタに
至るまでの配線長が大幅に縮減され、MOSトランジス
タ回路の出力電流を小さく抑えることが可能となり、消
費電力の低減を図ることができる。
(実施例)
以下本発明を図示する実施例に基づいて説明する。第1
図は本発明の一実施例に係るCODの出力回路図である
。ここで第4図に示す従来の出力回路と同一構成要素に
ついては同一符号を付し、説明を省略する。第4図に示
す従来の回路との相違は、外部に設けられたバイポーラ
トランジスタ4のかわりに、オンチップ上にバイポーラ
トランジスタ4′を設けた点である。即ち、バイポーラ
トランジスタ4′は、キャパシタ1.MOSトランジス
タ21M0Sトランジスタ回路3.およびCODの転送
路(図示されていない)とともにすべて同じ半導体基板
上に形成されることになる。
図は本発明の一実施例に係るCODの出力回路図である
。ここで第4図に示す従来の出力回路と同一構成要素に
ついては同一符号を付し、説明を省略する。第4図に示
す従来の回路との相違は、外部に設けられたバイポーラ
トランジスタ4のかわりに、オンチップ上にバイポーラ
トランジスタ4′を設けた点である。即ち、バイポーラ
トランジスタ4′は、キャパシタ1.MOSトランジス
タ21M0Sトランジスタ回路3.およびCODの転送
路(図示されていない)とともにすべて同じ半導体基板
上に形成されることになる。
第4図に示す回路では、第2段目のソースホロワ回路3
2とバイポーラトランジスタ4との間の配線長が長いた
め、ソースホロワ回路32は端子eに大きな駆動電流を
出力する必要があったが、第1図に示す回路では、第2
段目のソースホロワ回路32とバイポーラトランジスタ
4とを同じ半導体基板上に隣接して形成することができ
、ソースホロワ回路32の出力電流はかなり小さくても
問題はない。従って消費電力をかなり低減ざVることが
できる。
2とバイポーラトランジスタ4との間の配線長が長いた
め、ソースホロワ回路32は端子eに大きな駆動電流を
出力する必要があったが、第1図に示す回路では、第2
段目のソースホロワ回路32とバイポーラトランジスタ
4とを同じ半導体基板上に隣接して形成することができ
、ソースホロワ回路32の出力電流はかなり小さくても
問題はない。従って消費電力をかなり低減ざVることが
できる。
第2図は本発明の別な一実施例に係るCODの出力回路
図である。この実施例では、MOSトランジスタ回路3
は、1段のソースホロワ回路31を有するのみである。
図である。この実施例では、MOSトランジスタ回路3
は、1段のソースホロワ回路31を有するのみである。
バイポーラトランジスタ4′のベースに供給する電流を
小さくしても問題が生じないため、第1段目のソースホ
ロワ回路31の出力ff1lで直接バイポーラトランジ
スタ4′を駆動することが可能なのである。
小さくしても問題が生じないため、第1段目のソースホ
ロワ回路31の出力ff1lで直接バイポーラトランジ
スタ4′を駆動することが可能なのである。
第3図は第2図に示すCODの出力回路の一部を半導体
基板上に形成した一例を示す構成図である。n型半導体
基板6上にはp型ウェル層7が形成されており、このp
型ウェル層7上にn型不純物腑8−1.8−2.8−3
が形成される。これらn型不純物層間には、絶縁膜を介
してゲート電極9−1.9−2.が形成される。ゲート
電極9−1には、端子aから電圧が印加される。
基板上に形成した一例を示す構成図である。n型半導体
基板6上にはp型ウェル層7が形成されており、このp
型ウェル層7上にn型不純物腑8−1.8−2.8−3
が形成される。これらn型不純物層間には、絶縁膜を介
してゲート電極9−1.9−2.が形成される。ゲート
電極9−1には、端子aから電圧が印加される。
−方、図の右方にも別なp型ウェル層10と、n型不純
物層11が、形成されており、不純物層8−2とウェル
層10とが接続されている。また、不純物層11から出
力が取出され、端子eに接続されている。
物層11が、形成されており、不純物層8−2とウェル
層10とが接続されている。また、不純物層11から出
力が取出され、端子eに接続されている。
ここで第3図の構成図を第2図の回路図と対比すると、
不純物層8−1.8−2.およびゲート電極9−1から
なるMOSトランジスタがトランジスタ31aに相当し
、不純物層8−2.8−3゜およびゲート電極9−2か
らなるMOS)−ランジスタがトランジスタ・31bに
相当することになる。
不純物層8−1.8−2.およびゲート電極9−1から
なるMOSトランジスタがトランジスタ31aに相当し
、不純物層8−2.8−3゜およびゲート電極9−2か
らなるMOS)−ランジスタがトランジスタ・31bに
相当することになる。
また、半導体基板6をコレクタ、ウェル層10をベース
、不純物層11をエミッタとするバイポーラトランジス
タがトランジスタ4′に相当づることになる。従って第
3図のような構造としておけば、端子aの電位変化に対
応した電流出力が端子eに供給されることになる。
、不純物層11をエミッタとするバイポーラトランジス
タがトランジスタ4′に相当づることになる。従って第
3図のような構造としておけば、端子aの電位変化に対
応した電流出力が端子eに供給されることになる。
第3図に示すようなウェル構造を形成する方法は、低暗
電流化、高スピード化の点でメリットが得られるため、
近年CODでも盛んに採入れられている。このようなC
CDではウェル層7を形成する工程が不可欠となる。従
ってバイポーラトランジスタ4′のベースとなるべきウ
ェルFfx 10は、このウェル層7を形成する工程に
おいて同時に形成することができる。また、不純物61
1の形成も、不純物層8−1〜8−3の形成時に行うこ
とができる。従って本発明に係る回路は、リソグラフィ
工程におけるマスクパターンを若干変更するだけで、従
来回路の製造工程とほぼ同様の工程で形成することがで
きる。
電流化、高スピード化の点でメリットが得られるため、
近年CODでも盛んに採入れられている。このようなC
CDではウェル層7を形成する工程が不可欠となる。従
ってバイポーラトランジスタ4′のベースとなるべきウ
ェルFfx 10は、このウェル層7を形成する工程に
おいて同時に形成することができる。また、不純物61
1の形成も、不純物層8−1〜8−3の形成時に行うこ
とができる。従って本発明に係る回路は、リソグラフィ
工程におけるマスクパターンを若干変更するだけで、従
来回路の製造工程とほぼ同様の工程で形成することがで
きる。
以上のとおり本発明によれば、電荷結合袋「fの出力回
路において、MOSトランジスタ回路で検出した信号を
電流増幅するバイポーラトランジスタを同一半導体基板
上に形成するようにしたため、MOS t−ランジスタ
回路の出力電流を小さく抑えることが可能となり、消費
電力の低減を図ることができる。
路において、MOSトランジスタ回路で検出した信号を
電流増幅するバイポーラトランジスタを同一半導体基板
上に形成するようにしたため、MOS t−ランジスタ
回路の出力電流を小さく抑えることが可能となり、消費
電力の低減を図ることができる。
第1図は本発明の一実施例に係るCODの出力回路図、
第2図は本発明の別な実施例に係るCODの出力回路図
、第3図は第2図に示すCODの出力回路の一部を半導
体基板上に形成した一例を示す構造図、第4図は従来の
CODの出力回路図である。 1・・・キャパシタ、2・・・MOS トランジスタ、
3・・・MOSトランジスタ回路、31・・・第1段目
のソースホロワ回路、31a・・・エンハンスメント型
MoSトランジスタ、31b・・・デプレッション型M
OSトランジスタ、32・・・第2段目のソースホロワ
回路、32a・・・エンハンスメント型MoSトランジ
スタ、32b・・・デプレッション型MOSトランジス
タ、4・・・外部に設けられたバイポーラトランジスタ
、4′・・・オンチップ上に設けられたバイポーラトラ
ンジスタ、5・・・抵抗、6・・・n型半導体基板、7
・・・p型ウェル層、8−1〜8−3・・・n型不純物
層、9−1.9−2・・・ゲート電極、10・・・p型
ウェル層、11・・・n型不純物層。 出願人代理人 佐 藤 −雄 も l 図 も2 口
第2図は本発明の別な実施例に係るCODの出力回路図
、第3図は第2図に示すCODの出力回路の一部を半導
体基板上に形成した一例を示す構造図、第4図は従来の
CODの出力回路図である。 1・・・キャパシタ、2・・・MOS トランジスタ、
3・・・MOSトランジスタ回路、31・・・第1段目
のソースホロワ回路、31a・・・エンハンスメント型
MoSトランジスタ、31b・・・デプレッション型M
OSトランジスタ、32・・・第2段目のソースホロワ
回路、32a・・・エンハンスメント型MoSトランジ
スタ、32b・・・デプレッション型MOSトランジス
タ、4・・・外部に設けられたバイポーラトランジスタ
、4′・・・オンチップ上に設けられたバイポーラトラ
ンジスタ、5・・・抵抗、6・・・n型半導体基板、7
・・・p型ウェル層、8−1〜8−3・・・n型不純物
層、9−1.9−2・・・ゲート電極、10・・・p型
ウェル層、11・・・n型不純物層。 出願人代理人 佐 藤 −雄 も l 図 も2 口
Claims (1)
- 【特許請求の範囲】 1、半導体基板上に形成された電荷転送路を通つて転送
された信号電荷を検出し、この信号電荷量に対応した電
流を出力する電荷結合装置の出力回路であって、 前記信号電荷を一時蓄積するキャパシタと、このキャパ
シタの両端子電圧に対応する電流を出力するMOSトラ
ンジスタ回路と、前記キャパシタの蓄積電荷を排出する
排出ゲートと、前記MOSトランジスタの出力電流を増
幅するバイポーラトランジスタと、をすべて前記半導体
基板上に形成したことを特徴とする電荷結合装置の出力
回路。 2、電荷結合装置が、半導体基板上に形成された逆導電
型の第1のウェル層と、この第1のウェル層上に絶縁膜
を介して設けられた複数の転送電極とを有し、バイポー
ラトランジスタが前記半導体基板上に形成され前記第1
のウェル層と同じ導電型の第2のウェル層をベースとし
、前記第2のウェル層上に形成され前記半導体基板と同
じ導電型の不純物層をエミッタとし、前記半導体基板を
コレクタとすることを特徴とする特許請求の範囲第1項
記載の電荷結合装置の出力回路。 3、バイポーラトランジスタがコレクタ接地型の動作を
することを特徴とする特許請求の範囲第1項または第2
項記載の電荷結合装置の出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143599A JPS63161A (ja) | 1986-06-19 | 1986-06-19 | 電荷結合装置の出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143599A JPS63161A (ja) | 1986-06-19 | 1986-06-19 | 電荷結合装置の出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63161A true JPS63161A (ja) | 1988-01-05 |
Family
ID=15342468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61143599A Pending JPS63161A (ja) | 1986-06-19 | 1986-06-19 | 電荷結合装置の出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63161A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03152939A (ja) * | 1989-11-09 | 1991-06-28 | Toshiba Corp | 半導体集積回路装置 |
US5198880A (en) * | 1989-06-22 | 1993-03-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of making the same |
US5286986A (en) * | 1989-04-13 | 1994-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having CCD and its peripheral bipolar transistors |
-
1986
- 1986-06-19 JP JP61143599A patent/JPS63161A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5286986A (en) * | 1989-04-13 | 1994-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having CCD and its peripheral bipolar transistors |
US5198880A (en) * | 1989-06-22 | 1993-03-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of making the same |
JPH03152939A (ja) * | 1989-11-09 | 1991-06-28 | Toshiba Corp | 半導体集積回路装置 |
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