DE3745036C2 - Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem bipolaren Transistor und einem Feldeffekt-Transistor mit isoliertem Gate.

Ein solches Verfahren mit den Merkmalen a) bis f) und h) gemäß dem Patentanspruch 1 ist aus der EP-A-0 139 266 bekannt.

Bei dem bekannten Verfahren treten Probleme beim Kontaktloch- Ätzen auf.

Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung eines Bipolartransistors und eines MOSFETs anzugeben, bei dem bei einer in einem Schritt erfolgenden Kontaktloch-Ätzung keine Probleme auftreten.

Diese Aufgabe wird durch ein Verfahren gelöst, das die im Patentanspruch 1 angegebenen Maßnahmen umfaßt.

Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnung näher erläutert.

Fig. 1A bis 1E veranschaulichen ein erstes Ausführungsbei­ spiel für das Verfahren zum Herstellen der Halblei­ tervorrichtung.

Fig. 2 ist eine schematische Ansicht, die einen Prozeß zum Erzielen eines erwünschten Konzentrationsprofils veranschaulicht.

Die Fig. 1A bis 1E zeigen ein erstes Ausführungsbeispiel das Verfahrens zum Herstellen einer Halbleitervorrichtung.

Gemäß Fig. 1A werden zuerst auf der Oberfläche eines P-Siliciumsubstrats 101 eine eingebettete bzw. versenkte N⁺-Schicht 102 und eine versenkte P⁺-Schicht zum Entwickeln einer P⁺-Trennzone 103 ausgebildet, wonach eine epitaxiale N-Schicht 104 aufgebracht wird. Auf dieser wird darauffolgend eine Nitridschicht ausgebildet, die selektiv in einem Bereich für die Trennzone weggeätzt wird, wonach durch Oxidation selektiv eine oxidierte Schicht los für die Elementetrennung gebildet wird. Dann wird eine P-Basiszone 106 eines bipolaren Transistors ausgebildet.

Danach wird auf der epitaxialen N-Schicht 104 und der P-Basiszone 106 eine 50 nm dicke Gate-Oxidschicht 107 ausgebil­ det, die selektiv durch Atzen in Bereichen für das Bilden der Kollektorkontaktzone und der Emitterzone des bipolaren Transistors entfernt wird, um Öffnungen 108 und 109 in der Größe von beispielsweise 4 × 4 µm zu erhalten. Dann wird darüber eine Polysiliciumschicht 110 in einer Dicke von 500 nm gebildet und mit einem N-Störstoff wie P oder As durch Ionenimplanta­ tion oder mit POCL₃ dotiert. Es ist natürlich auch möglich, schon dotiertes Polysilicium aufzubringen.

Darauffolgend wird gemäß Fig. 1B die Polysiliciumschicht 110 selektiv durch Ätzen entfernt, um eine Polysiliciumschicht 111 zur Kollektorkontaktdiffusion, eine Polysiliciumschicht 112 zur Emitterdiffusion und eine Gateelektroden-Polysiliciumschicht 113 in einer Größe von 6 × 6 µm zu erhalten. Dann werden unter Benutzung der Gateelektroden-Polysiliciumschicht 113 Ionen eines P-Störstoffes zum Erzielen einer implantierten Zone 114 zum Bilden der Sourcezone und der Drainzone implan­ tiert.

Danach wird gemäß Fig. 1C eine Wärmeoxidierung über 15 min bei 1000°C vorgenommen, durch die auf den Polysiliciumschich­ ten 111, 112 und 113 und der Oxidschicht 107 eine Wärmeoxi­ dierungsschicht 115 in einer Dicke von ungefähr 200 nm gebil­ det wird. Ferner bewirkt dieser Wärmeprozeß, daß die Stör­ stoffe aus den Polysiliciumschichten 111 und 112 jeweils in die epitaxiale N-Schicht 104 und die P-Basiszone 106 eindif­ fundieren, wodurch eine die Kollektorkontaktzone bildende N⁺-Kon­ taktschicht 116 für ohmschen Kontakt und eine N⁺-Emitterzone 117 gebildet werden; weiterhin bewirkt der Wärmeprozeß das Eindiffundieren der Störstoffe in die implantierte Zone 114, wodurch eine P-Zone 118 geringer Störstoffkonzentration als Teil der Sourcezone und der Drainzone entsteht.

Dann wird gemäß Fig. 1D ein Fotolack 119 aufgeschichtet und in einem dem MOS-Transistor entsprechenden Bereich entfernt, wonach Bor in hoher Konzentration implantiert wird, wobei der Fotolack 119, die Polysiliciumschicht 113 und die Wärmeoxi­ dierungsschicht 115 an der Seite derselben als Maske benutzt werden. Darauffolgend wird gemäß Fig. 1E durch chemische Vakuumablagerung (CVD) eine PSG-Schicht 121 in einer Dicke von 600 nm aufgebracht und einer Wärmebehandlung bei 950°C unterzogen, um die PSG-Schicht 121 zu verdichten und die implantierten Störstoffe zu aktivieren, wodurch eine P⁺-Zone 120 entsteht, die einen Teil der Sourcezone und der Drainzone bildet. Auf diese Weise sind die Sourcezone und die Drainzone aus der P⁺-Zone 120 hoher Störstoffkonzentration und aus der P-Zone 118 geringer Störstoffkonzentration in einer Dicke gebildet, die der Wärmeoxidierungsschicht 115 seitlich der Polysiliciumschicht 113 entspricht. Dann werden in einem fotolithografischen Prozeß über den Polysiliciumschichten sowie über der Basiszone, der Sourcezone und der Drainzone Kontaktöffnungen 122 ausgebildet. Gemäß der nachfolgenden Erläuterung wird dieser Ätzprozeß nahezu gleichzeitig an allen diesen Bereichen beendet, ohne daß in irgendeinem be­ stimmten Bereich eine übermäßige Überätzung oder Unterätzung auftritt.

Im folgenden wird ausführlicher der Zusammenhang zwischen dem vorangehend genannten Wärmeoxidierungsschritt und dem Ätz­ schritt für das Bilden der Kontaktöffnungen 122 erläutert.

Falls die Dicke der durch die Wärmeoxidierung erhaltenen Oxidschicht von Bereich zu Bereich unterschiedlich ist, müs­ sen zur Musterbildung mehrere Fotomasken benutzt werden, da für das Ätzen unterschiedlich lange Zeiten benötigt werden; dadurch wird unvermeidbar die Anzahl der Herstellungsschritte gesteigert.

Aus diesem Grund wurde eine Bedingung gesucht, die es ermög­ licht, für den Fotoätzprozeß im wesentlichen gleiche Dicken zu erreichen.

Zunächst ist bei der Oxidation mit trockenem O₂ eine über­ mäßig lange Zeit für das Erreichen einer gewünschten Dicke der Oxidschicht erforderlich, was eine übermäßige Diffusion der Emitterzone und evtl. einen Durchbruch durch die Basis­ zone hervorruft. Andererseits sind bei der Naßoxidation bei 900°C ungefähr 60 min zum Bilden einer Oxidschicht von unge­ fähr 150 nm auf der die Gate-Oxidschicht 107 von 50 nm tra­ genden epitaxialen N-Schicht 104 erforderlich, wobei während dieser Zeit auf der Polysiliciumschicht 113 die Wärmeoxidie­ rungsschicht 115 in ungefähr 300 nm Dicke gebildet wird. In diesem Fall besteht hinsichtlich der für das Erzeugen der Kontaktöffnungen erforderlichen Ätzzeit zwischen der Polysi­ liciumschicht und den anderen Bereichen bei einer Ätzge­ schwindigkeit von 60 bis 70 nm/min der Wärmeoxidierungs­ schicht ein Unterschied von mehr als 1 min. Infolgedessen tritt bei dem Abschluß des Ätzens an der Polysiliciumschicht in den anderen Bereichen eine beträchtliche Oberätzung auf.

Es wurde jedoch ausgehend von dem Umstand, daß sich das Ver­ hältnis der Oxidierungsgeschwindigkeiten an einer Polysili­ ciumschicht und einer auf einem Halbleiter gebildeten Oxid­ schicht mit der Temperatur ändert, eine Bedingung zum Erhal­ ten von im wesentlichen gleichen Dicken ermittelt, wodurch die vorstehend beschriebenen Mängel vermieden werden. Im einzelnen wurde durch Versuche ermittelt, daß sich die Diffe­ renz der Oxidierungsgeschwindigkeiten bei höherer Temperatur verringert. Infolgedessen wurde bei einem Ausführungsbeispiel die Naßoxidation bei 1000°C angewandt, um innerhalb von 15 min an der die Gate-Oxidschicht 107 von 50 nm tragenden epitaxialen N-Schicht 104 eine Oxidschicht von 150 nm und innerhalb der gleichen Zeit an der Polysiliciumschicht 113 eine Warmoxidierungsschicht 115 von ungefähr 200 nm zu bil­ den. Auf diese Weise ist der Dickenunterschied auf ungefähr 50 nm verringert. Darüberhinaus ist trotz des Dickenunter­ schieds von 50 nm der Ätzprozeß nahezu zur gleichen Zeit beendet, da die Wärmeoxidierungsschicht auf der Polysilicium­ schicht infolge einer kleinen Menge von Phosphor aus der Polysiliciumschicht eine höhere Ätzgeschwindigkeit bzw. Ätz­ rate zeigt. Demzufolge können im Hinblick auf die Fotolitho­ grafie diese Schichten als im wesentlichen gleich dick ange­ sehen werden.

Auf diese Weise kann das Ätzen für das Bilden der Kontaktöff­ nungen mit ausreichender Genauigkeit in einem einzigen Schritt ausgeführt werden. Die Dicke der Oxidschicht wird in einem Bereich von 150 bis 200 nm gewählt, da die Versetzung zwischen der Dicke der Polysiliciumschicht und dem MOS-Tran­ sistor vorzugsweise zumindest ungefähr 200 nm ist.

Damit kann eine höhere Genauigkeit erreicht werden, da die Öffnung 109 für die Emitterdiffusion durch das Ätzen dieser dünnen Gate-Oxidschicht 107 gebildet wird, und es kann ferner ein seichter bzw. flacher Übergang durch Selbstausrichtung bzw. Selbstausgleich erzielt werden, da die Emitterzone 117 durch Diffusion aus der Polysiliciumschicht 112 gebildet wird. Dadurch ist es ermöglicht, den Ausrichtungsspielraum zu verringern und die Leistungsfähigkeit des bipolaren Transis­ tors zu verbessern.

Andererseits zeigt der MOS-Transistor verbesserte Eigenschaf­ ten, da durch die unter Selbstausrichtung gebildete P-Zone 118 geringerer Störstoffkonzentration die elektrische Feld­ stärke verringert wird, wodurch das Erzeugen von "heißen Trägern" und dergleichen unterdrückt wird. Ferner ist das Formen der P-Zone 118 auch durch die Wärmeoxidierungsschicht 115 seitlich der Polysiliciumschicht 113 erleichtert.

Diese Konzentrationsstufe bzw. dieses Konzentrationsprofil in der Sourcezone und der Drainzone für das Unterdrücken der Erzeugung von "heißen Trägern" muß jedoch nicht unbedingt mittels der vorstehend erläuterten beiden Ionenimplantationen erzielt werden.

Die Fig. 2 ist eine schematische Ansicht, die einen anderen Prozeß für das Erzielen eines gewünschten Konzentrationspro­ fils veranschaulicht.

Die an der Polysiliciumschicht 113 gebildete Wärmeoxidie­ rungsschicht 115 ist unvermeidbar geneigt. Aus diesem Grund wird im Gegensatz zu dem Fall, daß nur die Polysilicium­ schicht 113 als Maske benutzt wird, mit einer einzigen Bor­ ionen-Implantation ein Konzentrationsprofil gemäß der grafi­ schen. Darstellung in Fig. 2 erzielt. Es ist ferner möglich, ein für das Unterdrücken der Erzeugung von "heißen Trägern" geeignetes erwünschtes Konzentrationsprofil mit einem Ätz­ schritt zu erreichen, bei dem bei dem Formen der Polysili­ ciumschicht 113 schräge Seitenwände bzw. Seitenflächen gebil­ det werden.

Auf diese Weise ist es möglich, gleichzeitig einen bipolaren Transistor und einen MOS-Transistor verbesserter Leistungsfä­ higkeit zu bilden, ohne daß Komplikationen hinsichtlich des Herstellungsprozesses auftreten und ohne daß die Leistungsfä­ higkeit der Transistoren auf irgendeine Weise vermindert wird.

Claims (5)

1. Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Bipolar-Transistor und einem Feldeffekt-Transistor mit isoliertem Gate durch

• a) Ausbildung einer Halbleiterschicht (104) eines ersten Leitfähigkeitstyps (N) auf einem Halbleitersubstrat (101),
• b) Ausbildung eines Halbleiterschichtbereichs (106) eines zweiten, zu dem ersten entgegengesetzten Leitfähig­ keitstyps (P), der den Basisbereich des Bipolar-Transistors bildet, in der Halbleiterschicht,
• c) Ausbildung einer Gateoxidschicht (107),
• d) Ausbildung einer Öffnung (109) durch selektive Ent­ fernung der Gateoxidschicht in einem Bereich, der ein Teil des Halbleiterschichtbereichs ist,
• e) Ausbildung einer ersten Polysiliziumschicht (113) auf der Gateoxidschicht auf der Halbleiterschicht und einer zweiten Polysiliziumschicht (112) auf der Öffnung, wobei die erste und zweite Polysiliziumschicht mit einem Störstoff (P, As) des ersten Leitfähigkeitstyps dotiert sind,
• f) Temperaturbehandlung zur Diffusion des Störstoffes von der zweiten Polysiliziumschicht in den Halbleiter­ schichtbereich zur Ausbildung eines Emitterbereiches (117) und zur Ausbildung einer thermischen Oxidschicht (115), zumindest oberhalb und an den Seiten der ersten Poly­ siliziumschicht, die eine Gate-Elektrode des Transistors mit isoliertem Gate bildet,
• g) wobei der Schritt der Temperaturbehandlung mittels eines Naßoxidationsverfahrens bei ca. 1000°C durchgeführt wird, so daß die Dicke der thermischen Oxidationsschicht an der Oberseite der die Gate-Elektrode bildenden ersten Poly­ siliziumschicht und die Summe der Dicken der Gateoxidschicht und der thermischen Oxidationsschicht auf der Oberseite der Gateoxidschicht für die Kontaktloch-Ätzung im wesentlichen gleich sind und
• h) Implantierung von Ionen eines Störstoffes des zweiten Leitfähigkeitstyps unter Verwendung der Gate-Elektrode und der thermischen Oxidschicht als Maske, wodurch Drain- und Sourcebereiche (120) des Transistors mit isoliertem Gate gebildet werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor der Ausbildung der Halbleiterschicht eine eingebet­ tete Schicht (102) auf dem Halbleitersubstrat ausgebildet wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Feldeffekt-Transistor derart ausgebildet wird, daß die Source- und Drainbereiche zwei Bereiche (118, 120) mit unterschiedlichen Störstellenkonzentrationen aufweisen.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die die Gate-Elektrode bildende erste Polysiliziumschicht durch Ätzen derart ausgebildet wird, daß sie schräge Seiten­ wände aufweist.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Schritt g) unter Verwendung der ersten Poly­ siliziumschicht als Maske und zur Ausbildung eines Bereichs (118), der als Teilbereich des Source- und des Drainbereichs dient, eine Implantierung mit einem Störstoff des zweiten Leitfähigkeitstyps durchgeführt wird.