DE2951504A1 - Verfahren zur herstellung einer gegebenenfalls einen bipolaren transistor aufweisenden integrierten schaltungsvorrichtung - Google Patents

Verfahren zur herstellung einer gegebenenfalls einen bipolaren transistor aufweisenden integrierten schaltungsvorrichtung

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Description

Henkel, Kern, Feiler ft Hänzel ς Patentanwälte Registered Representatives
before the
European Patent Office
Möhlstraße 37 D-8000 München 80
Tel.: 089/982085-87 Telex: 0529802 hnkj d Telegramme: ellipsoid
2 0. Dez. 1979
SI-54P8O6-2 - Dr.F/rm
VLSI TECHNOLOGY RESEARCH ASSOCIATION
Kawasaki / Japan
Verfahren zur Herstellung einer gegebenenfalls einen bipolaren Transistor aufweisenden integrierten Schaltungsvorrichtung
030026/0847
Beschreibung
Die Erfindung betrifft ein Verfahren zur Herstellung einer Integrierten Schaltungevorrichtung, inabesondere einer integrierten Schaltungevorrichtung mit einem isolierten bipolaren Transistor«
In Jüngster Zeit wurden integrierte Halbleiterschaltungen entwickelt, die sich mit fortschreitender Prozeßtechnik einer inner weiter steigenden Fähigkeit zum Hochgeschwindigkeitsbetrieb und zur großdimensionierten Integration erfreuen. Wesentliche Maßnahmen bei einer Prozeßtechnik, die sich auf die Verbesserung der Betriebegeschwindigkeit von integrierten Halbleiterschaltungen beziehen, bestehen aus Maßnahmen zur Miniaturisierung und Oxidfilmisolierung, die eine Senkung der Störkapazität und des Störwiderstands beeinträchtigen. Bei bipolaren Transistoren sind beispielsweise die Emiltter/Baaie-Ubergangakapazität, die Basis/Kollektor-Übergangskapazität, die Kollektor/ Subetrat-tJbergangekapazität, der Kollektorreihenwiderstand und der Basiswiderstand die Hauptfaktoren zur Bestimmung der Sohaltgeechwindigkeit. Ein Hochgeschwindigkeitebetrieb erfordert eine Verminderung dieser Faktoren. Da die zur Erreichung des Hochgeschwindigkeitsbetriebs und einer großdimensionierten Integration notwendigen Techniken offensichtlich kompliziert sind und in der Regel eine erhöhte Zahl von Bearbeitungsstufen erfordern, ist es im Hinblick auf die Fähigkeit zur Massenproduktion und aus Xestengrlinden von wesentlicher Bedeutung, diese Einzelstufen zu vereinfachen.
Aus "IEEE Journal of Solid-state Circuit", Band SC-I1, Nr. k, August 1976, Seiten k95 bis k99, ist ein boree-
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nisches Verfahren bekannt, bei welches eine gleichzeitige Diffusion von Bor und Arsen (borsenisches Verfahren) aus
einer dotierten Oxidquelle erfolgt. Die Herstellung eines isolierten bipolaren Transistors durch ein solches borsenisches Verfahren ist im Hinblick auf die Einfachheit des
Verfahrene und das verbesserte Leistungsvermögen von Vorteil. Da jedoch eine mit As.O und B-O. dotierte SiO--Schicht als Verunreinigung» - bzw. zur Bildung von Emitter- und inneren Basisbereichen herangezogen wird, muß bei der Herstellung eines Emitterkontaktlochs durch selektive Entfernung der dotierten SiO^-Schicht um das Kontaktloch herum ein Rand gegebener Breite zur Maskenausrichtung festgelegt werden» Das Ergebnis davon ist, daß eine Verringerung der Emittergröße schwierig wird· Venn ferner zwischen dem Emitter und der Basis ein PN-Übergang in Kontakt mit einer Oxidinsel zur Isolierung steht, werden die Seiten der Oxidinsel ungewöhnlich stark geätzt, wobei beim Atzen zur Erzeugung des Emitterkontaktlochs der PN-Übergang freigelegt wird.
Die Folge ist ein Kurzschluß zwischen dem Emitter und der Basis. Bei der Herstellung der As3O^ und B..0» enthaltenden SiO2-Schicht wird SiO2 gleichzeitig mit beiden Verunreinigungen dotiert* Polglich lassen sich die Konzentrationen
dieser beiden Arten von Verunreinigungen in SiO. zwischen verschiedenen Loten kaum konstant steuern, so daß die
Tiefen der inneren Basis- und Emitterbereiche möglicherweise ungleichmäßig sind·
Der Erfindung lag nun die Aufgabe zugrunde, ein Verfahren zur Herstellung einer hochleistungsfähigen integrierten
Schaltungsvorrichtung zu schaffen, das nicht mit den geschilderten Nachteilen des borsenischen Verfahrens behaftet ist und bei verringerter Anzahl an Herstellungsstufen eine hohe Reproduzierbarkeit gewährleistet.
* Fremdamtomquelle
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■ν
Gegenstand der Erfindung iat somit «In Verfahren zur Herstellung einer integrierten Schaltungavorrichtung, welches dadurch gekennzeichnet iat, daß man ein Halbleitersubstrat mit eines isolierten ersten bereich eines ersten Leitfähigkeitstyps herstellt, auf de« ersten Bereich selektiv eine polykristalline Siliciumschicht (im folgenden einfach als "Poly-Si-Schicht" bezeichnet) mit einer Verunreinigung des ersten Leitfähigkeitstyps ausbildet, in den ersten bereich mit der Poly-Si-Schicht ein Ion einer Verunreinigung eines zweiten Leitfähigkeitetyps höheren Diffusionskoeffizienten, als ihn die Verunreinigung des ersten Leitfähigkeitstype aufweist, implantiert und das Substrat erwärmt, wobei die implantierte Verunreinigung des zweiten Leitfähigkeitstyps in den ersten Bereich unter Bildung eines zweiten Bereichs des zweiten Leitfähigkeitstyps und die Verunreinigung des ersten Leitfähigkeitstyps in der Poly-Si-Schicht in den zweiten bereich unter Bildung eines dritten Bereichs des ersten Leitfähigkeitstyps diffundiert.
Wenn die erhaltene integrierte Schaltungsvorrichtung einen bipolaren Transistor enthält, können die ersten, zweiten und dritten Bereiche aus Kollektor-, Basis- und Emitterbereichen bestehen«
Zur Steuerung der Tiefe der zweiten und dritten Bereiche kann nach der Bildung der Poly-Si-Schicht eine Stufe nachgeschaltet werden, in der auf der Oberfläche des ersten Bereichs mit der Poly-Si-Schicht eine Siliciumdioxidschicht ausgebildet wird. Vorzugsweise bestehen die Verunreinigungen der ersten und zweiten Leitfähigkeitatypen aus Arsen bzw· bor«
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Im folgenden wird die Erfindung anhand der Zeichnungen näher erläutert. Im einzelnen zeigen:
Pig.1A bia 1F Querschnitte, aus denen der Verfahrenaablauf dea Verfahrene gemäß der Erfindung zur Herateilung eines durch eine Oxidinael isolierten bipolaren Transistors eraiehtlioh ist;
Fig. 2 einen Querschnitt durch ein Beispiel eines bipolaren Transistors, der durch einen PN-Übergang isoliert ist und bei dem das erfindungsgemäße Verfahren durchgeführt wird, und
Fig. 3 einen Querschnitt durch ein Beispiel eines
. Feldeffekttransistors bzw· Sperrschicntwlderstands (pinch-off resistor), bei dem das erfindungagemäOe Verfahren durchgeführt wird.
Eine Ausführungsform dea erfindungagemäflen Verfahrene wird nun anhand der Figuren IA bis 1F näher erläutert·
(1) Zunächst wird, wie aus Figur IA hervorgeht, in einem P'-Siliciumsubstrat 101 eine eingelassene- Schicht vom n+-Typ 102 ausgebildet. Auf dem Substrat 101 wird eine Epitaxialschicht vom n-Tvp 103 "It einem spezifischen Widerstand pVG - 0,4fTcm und einer Stärke tyG sr 2,0 yum erzeugt. Danach wird durch thermische Oxidation auf der epitaxialen Schicht 103 ein thermischer Oxidfilm ^0k einer Stärke von 300 Jt gebildet. Auf der Oberseite des thermischen Oxidfilms 1OU wird schließlich nach, dem CVD-Verfahren ein Siliciumnitridfilm 105 einer Stärke von 3000 1 erzeugt· Danach werden Bereiche des Siliciumnitridfilms 105 und des thermischen Oxidfilms ^0k entsprechend einem
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Bereich, in welchem später eine Siliciumdioxidinsel gebildet werden soll, von der Oberfläche der epitaxialen Schicht 103 entfernt, wobei ein Siliciumnitridfilmmuster entsteht· Nun werden unter Verwendung eines Resistmusters als Maske Borionen an Stellen der Epitaxialschicht 103, »n denen, wie später noch näher erläutert werden wird, Kanalschnittbereiche 107 gebildet werden sollen, in einer Menge von 1x10 cm" und bei hoher Spannung von 3OO kV implantiert· Das erhaltene Gebilde wird hierauf 70 min lang unter Verwendung des Siliciumnitridfilmmusters als Maske in feuchter Säuerstoffatmosphäre bei einer Temperatur von 1000 C und einem Druck von 9 atm behandelt· Hierbei werden gleichzeitig Siliciumdioxidinseln 106 einer Stärke von etwa 2 um und die Kanalschnittbereiche 107 gebildet·
(2) Vie aus Figur 1B hervorgeht, werden der Siliciumnitridfilm IO5 und der thermische Oxidfilm 104 selektiv entfernt, wobei ein Teil bzw. Bereich der Epitaxialschicht vom n-Typ 103 freigelegt wird· Danach wird bei einer Temperatur von 1000°C gasförmiges Phosphoroxychlorid einwirken gelassen· Auf diese Weise wird Phosphor in hoher Konzentration in den freigelegten Teil bzw. Bereich der epitaxialen Schicht 103 diffundieren gelassen, wobei eine Diffusionsschicht vom η -Typ als Kollektorbereich 108 entsteht (vgl. später). Indem sie sich bis zu der eingelassenen,* Schicht vom n+-Typ 102 erstreckt, vermag die Diffusionsschicht vom η -Typ die Erhöhung des Reihenwiderstands des Kollektors zu hemmen· Da ein Bereich, an dem, wie später noch erwähnt werden wird, Basis und Emitter gebildet werden sollen, mit dem Siliciumnitridfilm IO5 und dem thermischen Oxidfilm 104 maskiert ist, wird der Phosphor an einer Diffusion in diesen Bereich gehindert·
* eingebetteten
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(3) Vie aus Figur IC hervorgeht, werden der Silicium» nitridfiloi 105 und der thermische Oxidfilm 10*» entfernt, worauf nach dem CVD-Verfahren ein polykristalliner SiIiciumfilm (Poly-Si-FiIm) 109 mit Arsen von 5 χ 1020 ca"3 gebildet wird. Unter Verwendung eines Reslstmusters als Maske wird der Poly-Si-Film 109 mit einem Gemisch aus HF + HNO- + CH3COOH -ι- J2 geätzt und auf den Oberflächen <*r epitaxial en Schicht und der Diffusionsschicht vom n*-Typ IO8 belassen, um, wie später noch erwähnt werden wird, als Emitter- und Kollektorbereiche zu dienen» Danach wird der Poly-Si-Film 109 in feuchter Sauerstoffatmosphäre 25 min lang bei niedriger Temperatur (9000C) oxidiert, so daß das in dem Film 109 enthaltene Arsen kaum in den Siliciumkörper diffundieren kann. Im Ergebnis werden auf der Epitaxialschicht vom n-Typ 103 und dem Poly-Si-Film 109 ein SiO2-FiIm 110 einer Stärke von 700 A* bzw. ein SiO2-FiIm 110* einer Stärke von 30OO X gebildet·
(4) Figur ID zeigt, daß auf der gesamten Oberfläche
15 -2 Borionen 111 von I70 keV in einer Menge von 1 χ 10 cm implantiert werden. Hierbei ist die Spitzenlage der Borionenverteilung etwa 4600 % von der Oberfläche des SiO2-FiIms 110 entfernt· Danach wird das erhaltene Gebilde in einer Stickstoffatmoephäre etwa 20 min lang auf eine Temperatur von 10000C erhitzt· Der Diffusionskoeffizient von Arsen in dem Poly-Si-Film 109 beträgt bei einer Temperatur von 1OOO°C etwa 1,1 χ 10~13 cm2/s, während der Diffu-
-12 sionskoeffizient von Bor im selben Film 109 etwa 1 χ 10
cm /s beträgt. Folglich hat die Borverteilung die Arsenverteilung in einem Bereich gerade unter dem Poly-Si-Film 109 Überholt, wobei ein interner oder innerer Basisbereich 112 entsteht· Danach wird auf dem inneren bzw· internen Basisbereich 112 ein Emitterbereich 113 gebildet
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(Figur IE). Vie Figur IE zeigt, erfährt daa in den SiO2-FiIm 110 und den oberflächlichen Teil der epitaxialen Schicht 103 implantierte Bor eine Diffusion, vobei ein äußerer oder externer Basisbereich 1ΐΊ entsteht. Die Diffusionstiefen des Eaitterbereichs 113, des internen oder inneren Basisbereichs 112 und des externen oder äuße· ren Basisbereichs 114 betragen X._ = 0,3 Aim, X » 0,5 ρ m bzw. XjB, ■ 0,85 jam,
(5) Schließlich werden in dem Oxidfilm 110 auf den Basisbereich 114, des Oxidfila 110* Über des Emitterbereich 113 und de· Oxidfila 110' über dea Kollektorbereich 108 ein Baeiskontaktloch II5, ein Eaitterkontaktloch II6 und ein Kollektorkontaktloch 117 eröffnet, worauf sur Vervollständigung eines bipolaren Transistors (Figur IF) getrennt Aluainiuaelektroden 118, 119 und 120 hergestellt werden.
Das erfindungsgemaße Verfahren der beschriebenen Art besitzt gegenüber dem bekannten borsenisohen Verfahren folgende Vorteilet
1. Erfindungsgeaäß werden die Verunreinigungen zur tii1dung der internen bzw. inneren und äußeren bzw. externen Basisbereiche 112 und 114 auf einmal durch ßorioneniaplantation zugeführt. Bei dem borsenischen Verfahren wird andererseits die Verunreinigung für die interne bzw. innere Basis aus einer Α·2°3 und B2°3 enthaltenden Si0_-Schicht zugeführt. Die Zufuhr der Verunreinigung für die äußere bzw. externe Basis erfordert eine getrennte vorherige Ablagerung von Bor. Somit lassen sich also im Rahmen des Verfahrens gemäß der Erfindung im Vergleich zu dem borsenischen Verfahren die ilerstellungsstufen verringern*
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2. Da da· borsenische Verfahren al· Verunreinigungslieferant gleichzeitig alt beiden Arten von Verunreinigungen dotiertes Ulas verwendet, bereitet es Schwierigkeiten, die Verunreinigungskonzentrationen zwischen verschiedenen Loten zu steuern» Erfindung·gemäß wird dagegen keine solche Verunreinigungequelle verwendet· Obwohl erfindungsgemäß die Poly-Si-Schicht 109 getrennt mit Arsen und Bor dotiert wird, ist die Konzentrationssteuerung für diese Verunreinigungen einfach, so daß die Tiefen der inneren oder internen Basis- und Emitterbereiche gleichmäßig gemacht werden können·
3. Erfindung·gemäß kann die Bit Arsen dotierte Poly-Si-Schicht 109 als Leiter zur Verbindung der Emitterelektrode mit dem Emitterbereich sowie als Diffusionsquelle zur Bildung des Emitters dienen, so daß die Verkleinerung des Emitterbereichs erleichtert wird· Bei dem borsenischen Verfahren muß andererseits ein Teil der Arsen und Bor enthaltenden SiO^-Schicht zur Ausbildung der Öffnung für den Emitterkontakt entfernt werden· Auf diese Weise läßt sich der Emitterbereich nicht verringern«
k. Erfindung·gemäß wird der SiO2-PiIm 110 selektiv durch'Ätzen entfernt, bevor die Emitterelektrode 119 gebildet wird (vgl· Figuren 1E und 1F). Bei diesen Atzmaßnahmen besteht jedoch keine Gefahr, daß die Siliciumdioxidinael 106 so weit geätzt wird, daß der PN-Übergang zwischen Emitter und Basis freigelegt wird· Dies ist auf das Vorhandensein der Poly-Si-Schicht 109 zurückzuführen. Andererseits besteht bei dem borsenischen Verfahren, bei dem keine Poly-Si-Schicht 109 benutzt wird, die Gefahr einer außerordentlich starken Ätzung.
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Das erfindungegemäße Verfahren ist nicht auf die Herstellung eines bipolaren Transistors, bei dem man (vie bei der beschriebenen AusfUhrungsform) die Isolierung mit Hilfe von Oxidinseln 1O6 erreicht, beschränkt· Wie beispielsweise aus Figur 2 hervorgeht, läßt sich auch ein bipolarer Transistor mit PN-Übergangsisolierungt bei dem Elementbereiche durch ρ -Kanalschnittbereiche 107 isoliert sind, herstellen. In Figur 2 bedeuten gleiche Bezugszahlen dieselben Teile vie in Figur 1F. Das erfindungsgemäße Verfahren eignet sich auch zur Herstellung eines Übergangs.-FETs (J. FET) gemäß Figur 3. Auch in Figur 3 stehen dieselben Bezugszahlen für gleiche Teile wie in Figur 1F. Mit der Bezugazahl 201 ist ein Poly-Si-Film bezeichnet, der mit Arsen und Bor dotiert ist (der Borzusatz erfolgt durch Ionenimplantation). Durch die Bezugszahl 202 ist eine durch Diffusion von Arsen erzeugte η -Diffusionsschicht bezeichnet. Mit der Bezugszahl 203 ist eine durch Diffusion von Bor aus der Poly-Si-Schicht 201 gebildete Kanalbereichsschicht vom p-Typ bezeichnet. Die Bezugszahlen 2.0h und 205 bezeichnen durch Diffusion des durch den SiO2-FiIm 110 implantierten Bors gebildete ρ -Source - und ρ -
Drainbereiche. Die Zufuhr sämtlicher Verunreinigungen zur Bildung des Kanalbereichs vom p-Typ 203 und der ρ -
Source - und ρ+-- Drainbereiche 2.0h und 205 erreicht man durch eine einzige JJorimplantation. Ohne grundsätzliche !Änderung der Anordnung läßt sich das in Figur 3 dargestellte Gebilde auch als Pinch-off-Widerstand vom p-Typ (ptype pinch-off resistor) verwenden. In diesem Falle dient der Bereich 203 al& Pinch-off-Widerstand (pinch-off resistance), die Bereiche ZOh und 205 entsprechen den p+-Kontaktbereichen. Bei einer derartigen Bauweise kann man einen großen Widerstand mit Hilfe einer sehr kleinen Fläche gestalten.
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Claims (3)

Patentansprüche
1. Verfahren zur Herstellung einer Integrierten Schaltungsvorrichtung, dadurch gekennzeichnet, daß man ein HaIbleitersubstrat mit einem isolierten ersten Bereich eines ersten Leitfähigkeitstyp· herstellt, auf diesem Bereich selektiv eine polykristalline Siliciumschicht mit einer Verunreinigung des ersten Leitfähigkeitstyps ausbildet» in den Bereich mit der polykristallinen Siliciumschicht ein lon einer Verunreinigung eines zweiten Leitfähigkeitstyps höheren Diffusionskoeffizienten, als ihn die Verunreinigung des ersten Leitfähigkeitstype aufweist, implantiert und das Substrat erwärmt, wobei die implantierte Verunreinigung des zweiten Leitfähigkeitstyps in den ersten Bereich diffundiert, um einen zweiten tiereich des zweiten Leitfähigkeitstyps zu bilden, und die Verunreinigung des ersten Leitfähigkeitstyps in der polykristallinen Siliciumschicht in den zweiten Bereich diffundiert, um einen dritten Bereich des ersten Leitfähigkeit« typs zu bilden,
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß man als Verunreinigungen der ersten und zweiten Leitfähigkeitstypen Arsen bzw. Bor verwendet.
3. Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung mit einem bipolaren Transistor, dadurch gekennzeichnet, daß man ein Siliciumsubstrat mit einem isolierten ersten Bereich eines ersten Leitfähigkeitstyps herstellt, auf dem Bereich selektiv eine polykristalline Siliciumschicht mit einer
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ORIGINAL INSPECTED
295150A
Verunreinigung; des ersten Leitfähigkeitetyps ausbildet, auf der Oberfläche dieses Bereichs mit der polykristallinen Siliciumschicht eine Siliciumdioxidschicht ausbildet, in den bereich mit der polykristallinen Siliciumschicht und der Siliciumdioxidschicht ein Ion einer Verunreinigung eines zweiten Leitfähigkeitstyps höheren Diffusionskoeffizienten, als ihn die Verunreinigung des ersten Leitfähigkeitstype aufweist, implantiert, das Substrat erwärmt, wobei die implantierte Verunreinigung des zweiten Leitfähigkeitstyps in den ersten Bereich diffundiert, um einen zweiten Bereich des zweiten Leitfähigkeitstype zu bilden, und die Verunreinigung des ersten Leitfähigkeitstype in der polykristallinen Siliciumschicht in den zweiten Bereich diffundiert, um einen dritten Bereich des ersten Leitfähigkeitetyps zu bilden, und eine an den ersten Bereich angeschlossene Kollektorelektrode, eine an den zweiten Bereich angeschlossene Basiselektrode und eine an den dritten Bereich angeschlossene Emitterelektrode erstellt.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß man als Verunreinigungen der ersten und zweiten Leitfähigkeitstypen Arsen bzw· Bor verwendet.
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DE2951504A 1978-12-23 1979-12-20 Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit einem einen inneren und einen äußeren Basisbereich aufweisenden bipolaren Transistor Expired DE2951504C2 (de)

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DE2951504A1 true DE2951504A1 (de) 1980-06-26
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3302352A1 (de) * 1982-01-25 1983-09-08 Hitachi, Ltd., Tokyo Verfahren zur herstellung von integrierten halbleiterschaltungen
DE3329224A1 (de) * 1982-08-13 1984-03-15 Hitachi, Ltd., Tokyo Integrierte halbleiterschaltungsvorrichtung
US4927773A (en) * 1989-06-05 1990-05-22 Santa Barbara Research Center Method of minimizing implant-related damage to a group II-VI semiconductor material

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1129118A (en) * 1978-07-19 1982-08-03 Tetsushi Sakai Semiconductor devices and method of manufacturing the same
JPS5852339B2 (ja) * 1979-03-20 1983-11-22 富士通株式会社 半導体装置の製造方法
US4452645A (en) * 1979-11-13 1984-06-05 International Business Machines Corporation Method of making emitter regions by implantation through a non-monocrystalline layer
US4381953A (en) * 1980-03-24 1983-05-03 International Business Machines Corporation Polysilicon-base self-aligned bipolar transistor process
US4411708A (en) * 1980-08-25 1983-10-25 Trw Inc. Method of making precision doped polysilicon vertical ballast resistors by multiple implantations
JPS5758356A (en) * 1980-09-26 1982-04-08 Toshiba Corp Manufacture of semiconductor device
JPS5796567A (en) * 1980-12-09 1982-06-15 Nec Corp Manufacture of semiconductor device
JPS57149770A (en) * 1981-03-11 1982-09-16 Mitsubishi Electric Corp Manufacture of semiconductor device
US4563227A (en) * 1981-12-08 1986-01-07 Matsushita Electric Industrial Co., Ltd. Method for manufacturing a semiconductor device
US4431460A (en) * 1982-03-08 1984-02-14 International Business Machines Corporation Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer
US4437897A (en) * 1982-05-18 1984-03-20 International Business Machines Corporation Fabrication process for a shallow emitter/base transistor using same polycrystalline layer
JPS6248067A (ja) * 1985-08-28 1987-03-02 Clarion Co Ltd 半導体装置の製造方法
JP2914293B2 (ja) * 1996-04-25 1999-06-28 日本電気株式会社 半導体装置の製造方法
US7638385B2 (en) * 2005-05-02 2009-12-29 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
US20080272394A1 (en) * 2007-05-01 2008-11-06 Ashok Kumar Kapoor Junction field effect transistors in germanium and silicon-germanium alloys and method for making and using

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3753807A (en) * 1972-02-24 1973-08-21 Bell Canada Northern Electric Manufacture of bipolar semiconductor devices
DE2518010A1 (de) * 1974-04-26 1975-11-13 Western Electric Co Ic-halbleiterbauelement mit einer injektions-logikzelle

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3523042A (en) * 1967-12-26 1970-08-04 Hughes Aircraft Co Method of making bipolar transistor devices
US3837935A (en) * 1971-05-28 1974-09-24 Fujitsu Ltd Semiconductor devices and method of manufacturing the same
US3798084A (en) * 1972-08-11 1974-03-19 Ibm Simultaneous diffusion processing
US3915767A (en) * 1973-02-05 1975-10-28 Honeywell Inc Rapidly responsive transistor with narrowed base
DE2449688C3 (de) * 1974-10-18 1980-07-10 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper
DE2640465A1 (de) * 1976-09-08 1978-03-09 Siemens Ag Verfahren zur herstellung dotierter zonen in einem halbleitersubstrat

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3753807A (en) * 1972-02-24 1973-08-21 Bell Canada Northern Electric Manufacture of bipolar semiconductor devices
DE2518010A1 (de) * 1974-04-26 1975-11-13 Western Electric Co Ic-halbleiterbauelement mit einer injektions-logikzelle

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US-Z: "IEEE J. of Sol.-St.-Circ.", Bd. SC-11, Nr. 4, August 1976, S. 495 - 499 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3302352A1 (de) * 1982-01-25 1983-09-08 Hitachi, Ltd., Tokyo Verfahren zur herstellung von integrierten halbleiterschaltungen
US4469535A (en) * 1982-01-25 1984-09-04 Hitachi, Ltd. Method of fabricating semiconductor integrated circuit devices
DE3329224A1 (de) * 1982-08-13 1984-03-15 Hitachi, Ltd., Tokyo Integrierte halbleiterschaltungsvorrichtung
US4927773A (en) * 1989-06-05 1990-05-22 Santa Barbara Research Center Method of minimizing implant-related damage to a group II-VI semiconductor material

Also Published As

Publication number Publication date
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FR2445023A1 (fr) 1980-07-18

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