JPH02197174A - ゲート駆動型セルの並列接続構造を備えた半導体装置 - Google Patents
ゲート駆動型セルの並列接続構造を備えた半導体装置Info
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- JPH02197174A JPH02197174A JP1679989A JP1679989A JPH02197174A JP H02197174 A JPH02197174 A JP H02197174A JP 1679989 A JP1679989 A JP 1679989A JP 1679989 A JP1679989 A JP 1679989A JP H02197174 A JPH02197174 A JP H02197174A
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- 239000011229 interlayer Substances 0.000 claims description 13
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- 229920005591 polysilicon Polymers 0.000 description 14
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート駆動型セルの並列接続構造を備えたパ
ワーＭＯ３ＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の半導
体装置に関する。
ワーＭＯ３ＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の半導
体装置に関する。
従来、例えばＮチャネル縦型のパワーＭＯ５ＦＥＴの構
造は、第２図及び第３図に示すように、Ｎ−型半導体基
板ｌに整列配置されたゲート駆動型セル（基本素子）が
並列接続されたもので、各ゲート駆動型セルは、島状に
拡散形成されたＰベース領域２と、 この内に浅く形成
されたＮ＋型のソース領域３とを備えており、ゲート酸
化騰４上に一面に形成された共用のポリシリコンゲート
５と各セルのソース領域３に相互接続する共通ソース電
極としての金属配線６とを以て各セルの並列接続構造が
達成されている。なお、７は層間絶縁膜であり、また基
板ｌの裏面には図示しない共通ドレイン電極が形成され
ている。
造は、第２図及び第３図に示すように、Ｎ−型半導体基
板ｌに整列配置されたゲート駆動型セル（基本素子）が
並列接続されたもので、各ゲート駆動型セルは、島状に
拡散形成されたＰベース領域２と、 この内に浅く形成
されたＮ＋型のソース領域３とを備えており、ゲート酸
化騰４上に一面に形成された共用のポリシリコンゲート
５と各セルのソース領域３に相互接続する共通ソース電
極としての金属配線６とを以て各セルの並列接続構造が
達成されている。なお、７は層間絶縁膜であり、また基
板ｌの裏面には図示しない共通ドレイン電極が形成され
ている。
第４図は、上記パワーＭＯ３ＦＥＴの等価回路の模式図
であり、ゲート駆動型セルＴ１〜ＴＮの各ゲートとして
機能する単一形成のポリシリコンゲートと、各セルのソ
ース領域３同士を接続する金属配線６とが設けられ、多
数のゲート駆動型セル下１〜Ｔイが並列接続されており
、これにより大電流をソース・ドレイン間に流すことが
できる。
であり、ゲート駆動型セルＴ１〜ＴＮの各ゲートとして
機能する単一形成のポリシリコンゲートと、各セルのソ
ース領域３同士を接続する金属配線６とが設けられ、多
数のゲート駆動型セル下１〜Ｔイが並列接続されており
、これにより大電流をソース・ドレイン間に流すことが
できる。
〔発明が解決しようとする課Ｍ’Ｊ
ゲート駆動型のパワートランジスタの場合、不良素子の
うち約８０〜９０％はゲート絶縁不良が原因とされてふ
り、ゲート酸化膜４１層間絶縁膜７に絶縁不良箇所が発
生し易く、ポリシリコンゲート４とソース領域３との短
絡を起こす。
うち約８０〜９０％はゲート絶縁不良が原因とされてふ
り、ゲート酸化膜４１層間絶縁膜７に絶縁不良箇所が発
生し易く、ポリシリコンゲート４とソース領域３との短
絡を起こす。
上記の如く、ゲート駆動型セルを並列接続したパワーＭ
Ｏ５ＦＥＴ、伝導度変調型ＭＯＳＦＥＴにあっては、唯
一のゲート駆動型セルが絶縁不良を起こしただけで、他
のゲート駆動型セルが正常でも素子全体が不良となる。
Ｏ５ＦＥＴ、伝導度変調型ＭＯＳＦＥＴにあっては、唯
一のゲート駆動型セルが絶縁不良を起こしただけで、他
のゲート駆動型セルが正常でも素子全体が不良となる。
このためセル集積度が増すにつれ歩留りが悪くなる。
更に、第５図に示す如く、ポリシリコンゲート５はソー
ス・コンタクトホール８の残余部分に一面に形成され、
ポリシリコンゲート５のエツジＥがソース・コンタクト
ホール８を囲む構造であるため、チャネル電流はソース
領域３を通りセル中心のコンタクトホール８部分へと集
束されるので、コンタクトホール８へ近づくに従って電
流密度が高くなり、過大な電流集中が発生する。特にコ
ンタクトホール８の角部での電流集中が著しく、素子破
壊の原因になる。
ス・コンタクトホール８の残余部分に一面に形成され、
ポリシリコンゲート５のエツジＥがソース・コンタクト
ホール８を囲む構造であるため、チャネル電流はソース
領域３を通りセル中心のコンタクトホール８部分へと集
束されるので、コンタクトホール８へ近づくに従って電
流密度が高くなり、過大な電流集中が発生する。特にコ
ンタクトホール８の角部での電流集中が著しく、素子破
壊の原因になる。
そこで、本発明の課題は、予め各セルの絶縁不良を試験
できるゲート及び配線構造とすることにより、不良セル
のみの排除が可能で、歩留り良くセルの高集積化が実現
し、同時に過大な電流集中を解消し得るゲート駆動型セ
ルの並列構造を備えた半導体装置を提供することにある
。
できるゲート及び配線構造とすることにより、不良セル
のみの排除が可能で、歩留り良くセルの高集積化が実現
し、同時に過大な電流集中を解消し得るゲート駆動型セ
ルの並列構造を備えた半導体装置を提供することにある
。
上記課題を解決するために、本発明の請じた手段は、各
セルには夫々島状に独立したゲートを形成すると共に、
各セルのソース領域を相互接触する下層ソース共通配線
と、この上に形成された層間絶縁膜を介して各セルのゲ
ートを相互接続するゲート共通配線と、その層間絶縁膜
を介して下層ソース共通配線に接続する上層ソース共通
配線とを設けたものである。
セルには夫々島状に独立したゲートを形成すると共に、
各セルのソース領域を相互接触する下層ソース共通配線
と、この上に形成された層間絶縁膜を介して各セルのゲ
ートを相互接続するゲート共通配線と、その層間絶縁膜
を介して下層ソース共通配線に接続する上層ソース共通
配線とを設けたものである。
かかる手段によれば、各セルのゲートが島状であるから
、その縁部直下に形成されるチャネルを介して電流がソ
ース領域へ分散的に流れ、チャネル電流の集中化は生じ
ない。また、この半導体装置の製造プロセスにおいて、
ゲート共通配線と上層ソース共通配線とは同時に形成し
得るが、それ以前に各セルの島状のゲートと下層ソース
共通配線が形成されるので、かかる段階において各セル
のゲートとソース領域の個別的な絶縁試験を実行するこ
とが可能で、その結果ゲート共通配線の形成後、正常セ
ル同士の相互接続を維持しつつ不良セルの並列接続を断
つべく、レーザー等によってゲート共通配線のうち不良
セル部分を切断することができ、本来的には不良素子と
なるべきものを不良セルの排除によって修正することが
できる。
、その縁部直下に形成されるチャネルを介して電流がソ
ース領域へ分散的に流れ、チャネル電流の集中化は生じ
ない。また、この半導体装置の製造プロセスにおいて、
ゲート共通配線と上層ソース共通配線とは同時に形成し
得るが、それ以前に各セルの島状のゲートと下層ソース
共通配線が形成されるので、かかる段階において各セル
のゲートとソース領域の個別的な絶縁試験を実行するこ
とが可能で、その結果ゲート共通配線の形成後、正常セ
ル同士の相互接続を維持しつつ不良セルの並列接続を断
つべく、レーザー等によってゲート共通配線のうち不良
セル部分を切断することができ、本来的には不良素子と
なるべきものを不良セルの排除によって修正することが
できる。
次に、本発明の一実施例を添付図面に基づいて説明する
。
。
第１図（八）は本発明に係るゲート駆動型セルの並列接
続構造を備えた半導体装置の一実施例を示す平面図、第
１図（Ｂ）は第１図（Ａ＞中のｒＡ−１Δ線に沿う切断
矢視図、第１図（Ｃ）は第１図（Ａ）中のＩＢ−ＩＢ線
に沿う切断矢視図である。
続構造を備えた半導体装置の一実施例を示す平面図、第
１図（Ｂ）は第１図（Ａ＞中のｒＡ−１Δ線に沿う切断
矢視図、第１図（Ｃ）は第１図（Ａ）中のＩＢ−ＩＢ線
に沿う切断矢視図である。
本実施例はＮチャネル縦型パワーＭＯ３ＦＥＴで、１は
Ｎ−型半導体基板であり、 この上層部にはＰベース領
域ＩＯが拡散形成されている。このＰベース領域１０は
多数のゲート駆動型セルＴＴ ｌ ２１ Ｔ ２ ＋
１ Ｔ ２２等を画成すべく格子状に形成されている。
Ｎ−型半導体基板であり、 この上層部にはＰベース領
域ＩＯが拡散形成されている。このＰベース領域１０は
多数のゲート駆動型セルＴＴ ｌ ２１ Ｔ ２ ＋
１ Ｔ ２２等を画成すべく格子状に形成されている。
１１はＰベース領域ｌＯ内に浅く形成されたＮ＋型のソ
ース領域で、各セル毎に正方形リング状に形成されてい
る。１２はゲート酸化膜１３上に形成された正方形状の
ポリシリコンゲートで、第１図（Ａ）に示す如く、各セ
ル毎に島状独立に形成されている。したがって各正方形
状のポリシリコンゲート１２は各セル毎に分離している
。１４はＰベース領域１０に沿って格子状で各セルのソ
ース領域１１を相互接続する金属の下層ソース共通配線
である。なお、１５はポリシリコンゲート１２上に被覆
された第１層間絶縁膜である。下層ソース共通配線１４
上には第２層間絶縁膜１６が被覆形成されている。
ース領域で、各セル毎に正方形リング状に形成されてい
る。１２はゲート酸化膜１３上に形成された正方形状の
ポリシリコンゲートで、第１図（Ａ）に示す如く、各セ
ル毎に島状独立に形成されている。したがって各正方形
状のポリシリコンゲート１２は各セル毎に分離している
。１４はＰベース領域１０に沿って格子状で各セルのソ
ース領域１１を相互接続する金属の下層ソース共通配線
である。なお、１５はポリシリコンゲート１２上に被覆
された第１層間絶縁膜である。下層ソース共通配線１４
上には第２層間絶縁膜１６が被覆形成されている。
１７は第１及び第２層間絶縁膜１５．１６を介して各セ
ルのポリシリコンゲート１２同士を相互接続する金属の
ゲート共通配線である。各ポリシリコンゲート１２とゲ
ート共通配線１７とはゲート共通配線１７の分枝部１７
ａにおけるコンタクトホール１７ｂにて導通している。
ルのポリシリコンゲート１２同士を相互接続する金属の
ゲート共通配線である。各ポリシリコンゲート１２とゲ
ート共通配線１７とはゲート共通配線１７の分枝部１７
ａにおけるコンタクトホール１７ｂにて導通している。
また下層ソース共通配線１４上には第２層間絶縁膜１６
を介して上層ソース共通配線１８が接続されている。上
層ソース共通配線１８の配置は格子状でなく各セルのソ
ース領域１１に対して等電圧を印加すべく列状に形成さ
れている。また、上層ソース共通配線１８の形成はゲー
ト共通配線１７と同時に行われる。
を介して上層ソース共通配線１８が接続されている。上
層ソース共通配線１８の配置は格子状でなく各セルのソ
ース領域１１に対して等電圧を印加すべく列状に形成さ
れている。また、上層ソース共通配線１８の形成はゲー
ト共通配線１７と同時に行われる。
各セルのポリシリコンゲート１２は正方形島状であるか
ら、下層ソース共通配線１４の形成直後においては、各
セルの絶縁試験が個別的に実行される。
ら、下層ソース共通配線１４の形成直後においては、各
セルの絶縁試験が個別的に実行される。
今、ゲート駆動型セルＴ、が不良と判定されたとすると
、これを記憶しておく。そして、ゲート共通配線１７及
び上層ソース共通配線１８の形成完了後、ゲート駆動型
セルＴＩ＋の排除工程が実行される。
、これを記憶しておく。そして、ゲート共通配線１７及
び上層ソース共通配線１８の形成完了後、ゲート駆動型
セルＴＩ＋の排除工程が実行される。
即ち、レーザー等によって例えばゲート共通配線１７の
分枝部１７ａの基部を切断し、ゲート共通配線１７と島
状のポリシリコンゲート１７との導通を遮断する。これ
によってゲート駆動型セルＴ、−よセル並列接続構造か
ら除外され、正常なセルのみからなる並列接続構造のパ
ワーＭＯ３ＦＥＴや伝導度変調型ＭＯＳＦＥＴが得られ
る。本来的には不良セルＴ、の存在によって不良素子と
なるものが、その不良セルの排除で修正されるから、１
００％に近い歩留りを達成でき、セル高密度集積化に対
応できる。
分枝部１７ａの基部を切断し、ゲート共通配線１７と島
状のポリシリコンゲート１７との導通を遮断する。これ
によってゲート駆動型セルＴ、−よセル並列接続構造か
ら除外され、正常なセルのみからなる並列接続構造のパ
ワーＭＯ３ＦＥＴや伝導度変調型ＭＯＳＦＥＴが得られ
る。本来的には不良セルＴ、の存在によって不良素子と
なるものが、その不良セルの排除で修正されるから、１
００％に近い歩留りを達成でき、セル高密度集積化に対
応できる。
ポリシリコンゲート２は島状であるから、チャネルを介
してソース領域１１に流れるチャネル電流は第１図（Ａ
）の矢印の如く、集束するのではなく、分散的に拡がっ
て流れる。即ち、電流集中を回避できるので、この面か
らの素子破壊を防止できる。
してソース領域１１に流れるチャネル電流は第１図（Ａ
）の矢印の如く、集束するのではなく、分散的に拡がっ
て流れる。即ち、電流集中を回避できるので、この面か
らの素子破壊を防止できる。
また、この実施例のように、第２層間絶縁膜１６を形成
するときは、絶縁対策が比較的強固となり、各セル毎の
絶縁不良を低減できる利点もある。
するときは、絶縁対策が比較的強固となり、各セル毎の
絶縁不良を低減できる利点もある。
以上説明したように、本発明に係るゲート駆動型セルの
並列接続構造を備えた半導体装置は、各セル毎の島状の
ゲートと、各セルのソース領域同士を相互接続する下層
ソース共通配線とを設けると共に、各ゲート同士を相互
接続するゲート共通配線と上層ソース共通配線とを形成
したものであるから、次の効果を奏する。
並列接続構造を備えた半導体装置は、各セル毎の島状の
ゲートと、各セルのソース領域同士を相互接続する下層
ソース共通配線とを設けると共に、各ゲート同士を相互
接続するゲート共通配線と上層ソース共通配線とを形成
したものであるから、次の効果を奏する。
■ゲート共通配線の形成前に、各セルの絶縁不良を個別
的に発見でき、そのゲート共通配線形成後において当該
不良セルのみを並列接続構造から除外できるので、歩留
りの大幅向上が実現される。
的に発見でき、そのゲート共通配線形成後において当該
不良セルのみを並列接続構造から除外できるので、歩留
りの大幅向上が実現される。
■各セル毎に島状ゲートが形成されているので、電流集
中を防止でき、従来に比して素子破壊を低減し得る。
中を防止でき、従来に比して素子破壊を低減し得る。
第１図（Δ）は本発明に係るゲート駆動型セルの並列接
続構造を備えた半導体装置の一実施例を示す平面図、第
１図（Ｂ）は第１図（Ａ）中のＩＡ−ＩＡ線に沿う切断
矢視図、及び第１図（Ｃ）は第１図（Δ）中のＩＢ−Ｉ
Ｂ線に沿う切断矢視図である。 第２図は、従来のパワーＭＯ３ＦＥＴの基本構造を示す
斜視図である。 第３図は、同従来例の基板構造を示す断面図である。 第４図は、同従来例の等価回路の模式図である。 第５図は、同従来例のゲート駆動型セルの配置を示す平
面図である。 ＩＮ″型半導体基板、ｌＯＰベース領域、１１ソース領
域、１２ 島状ポリシリコンゲート、１３ ゲート
酸化膜、１４ 下層ソース共通配線、１５第１層間絶
縁膜、１６ 第２層間絶縁膜、１７ ゲート共通配
線、１７ａ 分枝部、１７ｂ コンタクトホール、
１８ 上層ソース共通配線、Ｔ Ｉ＋ ＋ Ｔ ｌ
２１第 図 第 図 第 図
続構造を備えた半導体装置の一実施例を示す平面図、第
１図（Ｂ）は第１図（Ａ）中のＩＡ−ＩＡ線に沿う切断
矢視図、及び第１図（Ｃ）は第１図（Δ）中のＩＢ−Ｉ
Ｂ線に沿う切断矢視図である。 第２図は、従来のパワーＭＯ３ＦＥＴの基本構造を示す
斜視図である。 第３図は、同従来例の基板構造を示す断面図である。 第４図は、同従来例の等価回路の模式図である。 第５図は、同従来例のゲート駆動型セルの配置を示す平
面図である。 ＩＮ″型半導体基板、ｌＯＰベース領域、１１ソース領
域、１２ 島状ポリシリコンゲート、１３ ゲート
酸化膜、１４ 下層ソース共通配線、１５第１層間絶
縁膜、１６ 第２層間絶縁膜、１７ ゲート共通配
線、１７ａ 分枝部、１７ｂ コンタクトホール、
１８ 上層ソース共通配線、Ｔ Ｉ＋ ＋ Ｔ ｌ
２１第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １）ゲート駆動型セルがモノリシックで２以上並列接続
されてなる半導体装置において、 各セルのゲートが夫々島状に分離形成され、各セルのソ
ース領域を相互接続する下層ソース共通配線と、この上
に形成された層間絶縁膜を介して各セルのゲートを相互
接続するゲート共通配線と、該層間絶縁膜を介して該下
層ソース共通配線に接続する上層ソース共通配線とを有
することを特徴とするゲート駆動型セルの並列接続構造
を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1679989A JPH02197174A (ja) | 1989-01-26 | 1989-01-26 | ゲート駆動型セルの並列接続構造を備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1679989A JPH02197174A (ja) | 1989-01-26 | 1989-01-26 | ゲート駆動型セルの並列接続構造を備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02197174A true JPH02197174A (ja) | 1990-08-03 |
Family
ID=11926201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1679989A Pending JPH02197174A (ja) | 1989-01-26 | 1989-01-26 | ゲート駆動型セルの並列接続構造を備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02197174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721144A (en) * | 1995-04-27 | 1998-02-24 | International Business Machines Corporation | Method of making trimmable modular MOSFETs for high aspect ratio applications |
| WO2018003064A1 (ja) * | 2016-06-30 | 2018-01-04 | 株式会社日立製作所 | 半導体装置 |
-
1989
- 1989-01-26 JP JP1679989A patent/JPH02197174A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721144A (en) * | 1995-04-27 | 1998-02-24 | International Business Machines Corporation | Method of making trimmable modular MOSFETs for high aspect ratio applications |
| WO2018003064A1 (ja) * | 2016-06-30 | 2018-01-04 | 株式会社日立製作所 | 半導体装置 |
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