JP2001094101A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【課題】チャネル領域の密度を増やし、素子の低抵抗化
を図る。 【解決手段】トレンチゲート１８：ソースコンタクト２
４の配列比は４：１となっている。すなわち、４つのト
レンチゲート１８に対して、１つのソースコンタクト２
４が配列されている。これらトレンチゲート１８のう
ち、ソースコンタクト２４の左側に配置された３つのト
レンチゲート１８ａは、一端部が互いに接続され、他端
部は互いに開放されている。この開放された部分で各ゲ
ートのソース領域が、ソース接続領域２６を介してソー
スコンタクト２４と接続されている。
を図る。 【解決手段】トレンチゲート１８：ソースコンタクト２
４の配列比は４：１となっている。すなわち、４つのト
レンチゲート１８に対して、１つのソースコンタクト２
４が配列されている。これらトレンチゲート１８のう
ち、ソースコンタクト２４の左側に配置された３つのト
レンチゲート１８ａは、一端部が互いに接続され、他端
部は互いに開放されている。この開放された部分で各ゲ
ートのソース領域が、ソース接続領域２６を介してソー
スコンタクト２４と接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、パターンレイアウ
トに係わり、特に、トレンチ構造のＭＯＳＦＥＴの半導
体装置に関する。
トに係わり、特に、トレンチ構造のＭＯＳＦＥＴの半導
体装置に関する。
【０００２】
【従来の技術】図５に、現在の製品設計ルールによるオ
フセットメッシュ構造のＭＯＳＦＥＴのパターン上面図
を示す。図５に示すように、このＭＯＳＦＥＴにおい
て、トレンチゲート３８：ソースコンタクト４４の配列
比は１：１となっている。すなわち、トレンチゲート３
８のピッチ内には各１個のソースコンタクト４４が形成
されている。
フセットメッシュ構造のＭＯＳＦＥＴのパターン上面図
を示す。図５に示すように、このＭＯＳＦＥＴにおい
て、トレンチゲート３８：ソースコンタクト４４の配列
比は１：１となっている。すなわち、トレンチゲート３
８のピッチ内には各１個のソースコンタクト４４が形成
されている。
【０００３】次に、従来の半導体装置の製造方法につい
て説明する。なお、図６は、図５の６−６線に沿った断
面図を示している。
て説明する。なお、図６は、図５の６−６線に沿った断
面図を示している。
【０００４】まず、図６に示すように、例えばＮ+型の
半導体基板３１上にＮ型のエピタキシャル層３２が形成
される。このエピタキシャル層３２の表面に、Ｐ型のベ
ース拡散層３３、Ｎ+型のソース拡散層３４からなる２
重拡散層が形成される。次に、ソース拡散層３４上に形
成されてパターニングされたレジスト（図示せず）をマ
スクとして、ソース拡散層３４及びベース拡散層３３が
除去され、ベース拡散層３３を突き抜ける深さまでトレ
ンチ３５が形成される。その後、レジストが除去され
る。次に、全面にゲート絶縁膜３６が形成され、このゲ
ート絶縁膜３６上にゲート電極用のポリシリコン膜３７
が形成される。その後、ゲート絶縁膜３６の表面が露出
するまでポリシリコン膜３７が除去され、トレンチゲー
ト３８が形成される。
半導体基板３１上にＮ型のエピタキシャル層３２が形成
される。このエピタキシャル層３２の表面に、Ｐ型のベ
ース拡散層３３、Ｎ+型のソース拡散層３４からなる２
重拡散層が形成される。次に、ソース拡散層３４上に形
成されてパターニングされたレジスト（図示せず）をマ
スクとして、ソース拡散層３４及びベース拡散層３３が
除去され、ベース拡散層３３を突き抜ける深さまでトレ
ンチ３５が形成される。その後、レジストが除去され
る。次に、全面にゲート絶縁膜３６が形成され、このゲ
ート絶縁膜３６上にゲート電極用のポリシリコン膜３７
が形成される。その後、ゲート絶縁膜３６の表面が露出
するまでポリシリコン膜３７が除去され、トレンチゲー
ト３８が形成される。
【０００５】次に、トレンチゲート３８と後述するソー
スコンタクトを分離するために、全面に層間膜３９が形
成される。この層間膜３９上に形成されてパターニング
されたレジスト（図示せず）をマスクとして、層間膜３
９が除去され、レジストが除去される。さらに、ゲート
絶縁膜３６、ソース拡散層３４、ベース拡散層３３が除
去され、ソース拡散層３４を突き抜ける深さまでコンタ
クト孔４０が形成される。次に、層間膜３９をマスクと
して不純物イオンが注入され、コンタクト孔４０の底部
のベース拡散層２３内にＰ+型の拡散層４１が形成され
る。次に、全面にバリアメタル層４２が形成され、この
バリアメタル層４２上にアルミニウム膜４３が形成さ
れ、ソースコンタクト４４が形成される。
スコンタクトを分離するために、全面に層間膜３９が形
成される。この層間膜３９上に形成されてパターニング
されたレジスト（図示せず）をマスクとして、層間膜３
９が除去され、レジストが除去される。さらに、ゲート
絶縁膜３６、ソース拡散層３４、ベース拡散層３３が除
去され、ソース拡散層３４を突き抜ける深さまでコンタ
クト孔４０が形成される。次に、層間膜３９をマスクと
して不純物イオンが注入され、コンタクト孔４０の底部
のベース拡散層２３内にＰ+型の拡散層４１が形成され
る。次に、全面にバリアメタル層４２が形成され、この
バリアメタル層４２上にアルミニウム膜４３が形成さ
れ、ソースコンタクト４４が形成される。
【０００６】
【発明が解決しようとする課題】ところで、図７に示す
ように、トレンチゲート３８に所望の電圧を印加した場
合、トレンチ３５の側面にチャネル領域４５が形成され
る。ここで、このチャネル領域４５の数を増やせば、素
子の抵抗を低下できる。
ように、トレンチゲート３８に所望の電圧を印加した場
合、トレンチ３５の側面にチャネル領域４５が形成され
る。ここで、このチャネル領域４５の数を増やせば、素
子の抵抗を低下できる。
【０００７】従って、チャネル領域４５の数を増やすた
めに、側面にチャネル領域４５が形成されるトレンチゲ
ート３８の数を一定領域内で増加することが考えられ
る。
めに、側面にチャネル領域４５が形成されるトレンチゲ
ート３８の数を一定領域内で増加することが考えられ
る。
【０００８】しかしながら、トレンチゲート３８の相互
間隔を小さくし、一定領域内でトレンチゲート３８の数
を増加させた場合、ＰＥＰ（Photo Engraving Proces
s）時に合わせずれが生じる。このため、ゲート−ソー
ス間のマージン量が低下する。従って、ゲート−ソース
間にショート不良が発生する。
間隔を小さくし、一定領域内でトレンチゲート３８の数
を増加させた場合、ＰＥＰ（Photo Engraving Proces
s）時に合わせずれが生じる。このため、ゲート−ソー
ス間のマージン量が低下する。従って、ゲート−ソース
間にショート不良が発生する。
【０００９】また、ソースコンタクト４４の開口を小さ
くし、一定領域内でトレンチゲート３８の数を増加させ
た場合、コンタクト孔４０のアスペクト配列比が増加
し、コンタクト孔４０の側面にバリアメタル層４２が十
分に形成されなくなる。このため、アルミニウム膜４３
のアルミニウムと基板のシリコンとが反応しアルミスパ
イクが発生する。従って、空乏層が適切に形成されない
ため、ドレイン−ソース間にリーク電流が発生する。
くし、一定領域内でトレンチゲート３８の数を増加させ
た場合、コンタクト孔４０のアスペクト配列比が増加
し、コンタクト孔４０の側面にバリアメタル層４２が十
分に形成されなくなる。このため、アルミニウム膜４３
のアルミニウムと基板のシリコンとが反応しアルミスパ
イクが発生する。従って、空乏層が適切に形成されない
ため、ドレイン−ソース間にリーク電流が発生する。
【００１０】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、チャネル領域
の密度を増やし、素子の低抵抗化を図ることができる半
導体装置を提供することにある。
たものであり、その目的とするところは、チャネル領域
の密度を増やし、素子の低抵抗化を図ることができる半
導体装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１２】本発明の半導体装置は、半導体基板に第１
の間隔で離間して形成された複数の第１のゲート電極
と、前記第１のゲート電極からそれぞれ絶縁して前記半
導体基板内に配置され、互いに接続された第１のソース
領域と、前記第１の間隔より広い第２の間隔で前記第１
のゲート電極の並び方向に離間して形成された第２のゲ
ート電極と、前記第２のゲート電極から絶縁して前記半
導体基板内に配置された第２のソース領域と、前記第１
のゲート電極と前記第２のゲート電極との間に配置さ
れ、前記第１及び第２のソース領域に接続されたソース
コンタクト部とを具備する。
の間隔で離間して形成された複数の第１のゲート電極
と、前記第１のゲート電極からそれぞれ絶縁して前記半
導体基板内に配置され、互いに接続された第１のソース
領域と、前記第１の間隔より広い第２の間隔で前記第１
のゲート電極の並び方向に離間して形成された第２のゲ
ート電極と、前記第２のゲート電極から絶縁して前記半
導体基板内に配置された第２のソース領域と、前記第１
のゲート電極と前記第２のゲート電極との間に配置さ
れ、前記第１及び第２のソース領域に接続されたソース
コンタクト部とを具備する。
【００１３】この際、前記第１及び第２のゲート電極と
前記ソースコンタクト部との配列比は４：１又は３：１
である。
前記ソースコンタクト部との配列比は４：１又は３：１
である。
【００１４】また、前記第１及び第２のゲート電極はト
レンチ構造である。
レンチ構造である。
【００１５】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００１６】図１に、本発明のオフセットメッシュ構造
のＭＯＳＦＥＴのパターン上面図を示す。図１に示すよ
うに、トレンチゲート１８：ソースコンタクト２４の配
列比は４：１となっている。すなわち、４つのトレンチ
ゲート１８に対して、１つのソースコンタクト２４が配
列されている。これらトレンチゲート１８のうち、ソー
スコンタクト２４の左側に配置された３つのトレンチゲ
ート１８ａは、一端部が互いに接続され、他端部は互い
に開放されている。この開放された部分で各ゲートのソ
ース領域が、ソース接続領域２６を介してソースコンタ
クト２４と接続されている。
のＭＯＳＦＥＴのパターン上面図を示す。図１に示すよ
うに、トレンチゲート１８：ソースコンタクト２４の配
列比は４：１となっている。すなわち、４つのトレンチ
ゲート１８に対して、１つのソースコンタクト２４が配
列されている。これらトレンチゲート１８のうち、ソー
スコンタクト２４の左側に配置された３つのトレンチゲ
ート１８ａは、一端部が互いに接続され、他端部は互い
に開放されている。この開放された部分で各ゲートのソ
ース領域が、ソース接続領域２６を介してソースコンタ
クト２４と接続されている。
【００１７】次に、本発明の半導体装置の製造方法につ
いて説明する。なお、図２は、図１の２−２線に沿った
断面図を示している。
いて説明する。なお、図２は、図１の２−２線に沿った
断面図を示している。
【００１８】まず、図２に示すように、例えばＮ+型の
半導体基板１１上にＮ型のエピタキシャル層１２が形成
される。このエピタキシャル層１２の表面に、Ｐ型のベ
ース拡散層１３、Ｎ+型のソース拡散層１４からなる２
重拡散層が形成される。次に、ソース拡散層１４上に形
成されてパターニングされたレジスト（図示せず）をマ
スクとして、ソース拡散層１４及びベース拡散層１３が
除去され、ベース拡散層１３を突き抜ける深さまでトレ
ンチ１５が形成される。この際、図１に示すトレンチゲ
ート１８ａが形成されるトレンチの一端は互いに接続さ
れ、他端は互いに接続されていない。このため、この非
接続部分でソース領域が接続されている。
半導体基板１１上にＮ型のエピタキシャル層１２が形成
される。このエピタキシャル層１２の表面に、Ｐ型のベ
ース拡散層１３、Ｎ+型のソース拡散層１４からなる２
重拡散層が形成される。次に、ソース拡散層１４上に形
成されてパターニングされたレジスト（図示せず）をマ
スクとして、ソース拡散層１４及びベース拡散層１３が
除去され、ベース拡散層１３を突き抜ける深さまでトレ
ンチ１５が形成される。この際、図１に示すトレンチゲ
ート１８ａが形成されるトレンチの一端は互いに接続さ
れ、他端は互いに接続されていない。このため、この非
接続部分でソース領域が接続されている。
【００１９】その後、レジストが除去される。次に、全
面にゲート絶縁膜１６が形成され、このゲート絶縁膜１
６上にゲート電極用のポリシリコン膜１７が形成され
る。その後、ゲート絶縁膜１６の表面が露出するまでポ
リシリコン膜１７が除去され、トレンチゲート１８が形
成される。
面にゲート絶縁膜１６が形成され、このゲート絶縁膜１
６上にゲート電極用のポリシリコン膜１７が形成され
る。その後、ゲート絶縁膜１６の表面が露出するまでポ
リシリコン膜１７が除去され、トレンチゲート１８が形
成される。
【００２０】次に、トレンチゲート１８と後述するソー
スコンタクトを分離するために、全面に層間膜１９が形
成される。この層間膜１９上に形成されてパターニング
されたレジスト（図示せず）をマスクとして、層間膜１
９が除去され、レジストが除去される。さらに、ゲート
絶縁膜１６、ソース拡散層１４、ベース拡散層１３が除
去され、ソース拡散層１４を突き抜ける深さまでコンタ
クト孔２０が形成される。次に、層間膜１９をマスクと
して不純物イオンが注入され、コンタクト孔２０の底部
のベース拡散層１３内にＰ+型の拡散層２１が形成され
る。次に、全面にバリアメタル層２２が形成され、この
バリアメタル層２２上にアルミニウム膜２３が形成さ
れ、ソースコンタクト２４が形成される。
スコンタクトを分離するために、全面に層間膜１９が形
成される。この層間膜１９上に形成されてパターニング
されたレジスト（図示せず）をマスクとして、層間膜１
９が除去され、レジストが除去される。さらに、ゲート
絶縁膜１６、ソース拡散層１４、ベース拡散層１３が除
去され、ソース拡散層１４を突き抜ける深さまでコンタ
クト孔２０が形成される。次に、層間膜１９をマスクと
して不純物イオンが注入され、コンタクト孔２０の底部
のベース拡散層１３内にＰ+型の拡散層２１が形成され
る。次に、全面にバリアメタル層２２が形成され、この
バリアメタル層２２上にアルミニウム膜２３が形成さ
れ、ソースコンタクト２４が形成される。
【００２１】このように本発明は、図１に示すように、
４つのトレンチゲート１８に対して１つのソースコンタ
クト２４が用いられているため、トレンチゲート１８：
ソースコンタクト２４の配列比は４：１となっている。
また、トレンチゲート１８ａの他端は開放されているソ
ース接続領域２６が設けられている。
４つのトレンチゲート１８に対して１つのソースコンタ
クト２４が用いられているため、トレンチゲート１８：
ソースコンタクト２４の配列比は４：１となっている。
また、トレンチゲート１８ａの他端は開放されているソ
ース接続領域２６が設けられている。
【００２２】従って、図３に示すように、トレンチゲー
ト１８ａ、１８ｂに所望の電圧が印加された場合、トレ
ンチ１５の側面にチャネル領域２５が形成される。この
際、チャネル領域２５を通過する電荷は、図１に示すソ
ース接続領域２６を介して近隣のソースコンタクト２４
から取り出される。
ト１８ａ、１８ｂに所望の電圧が印加された場合、トレ
ンチ１５の側面にチャネル領域２５が形成される。この
際、チャネル領域２５を通過する電荷は、図１に示すソ
ース接続領域２６を介して近隣のソースコンタクト２４
から取り出される。
【００２３】上記本発明の実施の形態によれば、トレン
チゲート１８ａにソース接続領域２６を設け、トレンチ
ゲート１８：ソースコンタクト２４の配列比を４：１と
している。このため、チャネル領域２５の面積の密度を
１５乃至２０％程度向上することができる。従って、ゲ
ート−ソース間のショート不良、ドレイン−ソース間の
リーク電流の問題を生じさせることなく、素子の低抵抗
化を図ることができる。
チゲート１８ａにソース接続領域２６を設け、トレンチ
ゲート１８：ソースコンタクト２４の配列比を４：１と
している。このため、チャネル領域２５の面積の密度を
１５乃至２０％程度向上することができる。従って、ゲ
ート−ソース間のショート不良、ドレイン−ソース間の
リーク電流の問題を生じさせることなく、素子の低抵抗
化を図ることができる。
【００２４】なお、本発明は、上記実施形態に限定され
るものではない。例えば、トレンチゲート：ソースコン
タクトの配列比は４：１に限定されず、例えば３：１で
もよい。
るものではない。例えば、トレンチゲート：ソースコン
タクトの配列比は４：１に限定されず、例えば３：１で
もよい。
【００２５】また、図４に示すように、チャネル領域の
密度を従来と同様とし、トレンチゲート２７：ソースコ
ンタクト２８の配列比を２：１としてもよい。このよう
な場合は、コンタクト孔の開口を例えば１μｍと大きく
形成することができるため、バリアメタル層を厚く形成
できる。従って、ドレイン−ソース間のリーク電流の発
生を抑制できる。
密度を従来と同様とし、トレンチゲート２７：ソースコ
ンタクト２８の配列比を２：１としてもよい。このよう
な場合は、コンタクト孔の開口を例えば１μｍと大きく
形成することができるため、バリアメタル層を厚く形成
できる。従って、ドレイン−ソース間のリーク電流の発
生を抑制できる。
【００２６】また、ゲートはトレンチ構造に限定され
ず、半導体基板上に形成されてもよい。
ず、半導体基板上に形成されてもよい。
【００２７】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００２８】
【発明の効果】以上説明したように本発明によれば、チ
ャネル領域の密度を増やし、素子の低抵抗化を図ること
ができる半導体装置を提供できる。
ャネル領域の密度を増やし、素子の低抵抗化を図ること
ができる半導体装置を提供できる。
【図１】本発明に係わるオフセットメッシュ構造のパタ
ーンを示す上面図。
ーンを示す上面図。
【図２】図１の２−２線に沿った本発明に係わる半導体
装置を示す断面図。
装置を示す断面図。
【図３】チャネル領域が形成された本発明に係わる半導
体装置を示す断面図。
体装置を示す断面図。
【図４】本発明に係わる他のオフセットメッシュ構造の
パターンを示す上面図。
パターンを示す上面図。
【図５】従来技術によるオフセットメッシュ構造のパタ
ーンを示す上面図。
ーンを示す上面図。
【図６】図５の６−６線に沿った従来技術による半導体
装置を示す断面図。
装置を示す断面図。
【図７】従来技術による半導体装置を示す断面図。
１１…半導体基板、 １２…エピタキシャル層、 １３…Ｐ型のベース拡散層、 １４…Ｎ+型のソース拡散層、 １５…トレンチ、 １６…ゲート絶縁膜、 １７…ポリシリコン膜、 １８、１８ａ、１８ｂ、２７…トレンチゲート、 １９…層間膜、 ２０…コンタクト孔、 ２１…Ｐ+型の拡散層、 ２２…バリアメタル層、 ２３…アルミニウム膜、 ２４、２８…ソースコンタクト、 ２５…チャネル領域、 ２６…ソース接続領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川勝 優 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 大澤 明彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (3)
- 【請求項１】 半導体基板に第１の間隔で離間して形成
された複数の第１のゲート電極と、 前記第１のゲート電極からそれぞれ絶縁して前記半導体
基板内に配置され、互いに接続された第１のソース領域
と、 前記第１の間隔より広い第２の間隔で前記第１のゲート
電極の並び方向に離間して形成された第２のゲート電極
と、 前記第２のゲート電極から絶縁して前記半導体基板内に
配置された第２のソース領域と、 前記第１のゲート電極と前記第２のゲート電極との間に
配置され、前記第１及び第２のソース領域に接続された
ソースコンタクト部とを具備することを特徴とする半導
体装置。 - 【請求項２】前記第１及び第２のゲート電極と前記ソー
スコンタクト部との配列比は４：１又は３：１であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１及び第２のゲート電極はトレン
チ構造であることを特徴とする請求項１記載の半導体装
置。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003046999A1 (fr) * | 2001-11-30 | 2003-06-05 | Shindengen Electric Manufacturing Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| WO2005062386A1 (ja) * | 2003-12-22 | 2005-07-07 | Matsushita Electric Industrial Co., Ltd. | 縦型ゲート半導体装置およびその製造方法 |
| JP2008098643A (ja) * | 2006-10-16 | 2008-04-24 | Dongbu Hitek Co Ltd | パワーモスエフ・イー・ティー |
| JP2008171887A (ja) * | 2007-01-09 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2009081323A (ja) * | 2007-09-27 | 2009-04-16 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318395A (ja) * | 2002-04-19 | 2003-11-07 | Hitachi Ltd | 半導体装置の製造方法 |
| US7087491B1 (en) * | 2003-02-28 | 2006-08-08 | Micrel, Inc. | Method and system for vertical DMOS with slots |
| US8227860B2 (en) * | 2003-02-28 | 2012-07-24 | Micrel, Inc. | System for vertical DMOS with slots |
| CN100446198C (zh) * | 2005-12-09 | 2008-12-24 | 上海华虹Nec电子有限公司 | 大功率mos器件防止钴污染的方法 |
| US7879718B2 (en) * | 2006-12-27 | 2011-02-01 | Spansion Llc | Local interconnect having increased misalignment tolerance |
| TW201209997A (en) * | 2010-08-16 | 2012-03-01 | Fortune Semiconductor Corp | Layout of power MOSFET |
| CN103022088A (zh) * | 2011-09-21 | 2013-04-03 | 株式会社东芝 | 具有沟道结构体的半导体装置及其制造方法 |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136378A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP3439493B2 (ja) | 1992-12-01 | 2003-08-25 | 沖電気工業株式会社 | 半導体記憶装置の製造方法 |
| US5714775A (en) * | 1995-04-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| US6049108A (en) * | 1995-06-02 | 2000-04-11 | Siliconix Incorporated | Trench-gated MOSFET with bidirectional voltage clamping |
| US5889700A (en) * | 1997-05-05 | 1999-03-30 | National Semiconductor Corporation | High density EEPROM array using self-aligned control gate and floating gate for both access transistor and memory cell and method of operating same |
| JP3329707B2 (ja) * | 1997-09-30 | 2002-09-30 | 株式会社東芝 | 半導体装置 |
| US6396102B1 (en) * | 1998-01-27 | 2002-05-28 | Fairchild Semiconductor Corporation | Field coupled power MOSFET bus architecture using trench technology |
| JPH11330458A (ja) * | 1998-05-08 | 1999-11-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3400348B2 (ja) | 1998-05-19 | 2003-04-28 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
-
1999
- 1999-09-24 JP JP26992299A patent/JP3679954B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-15 US US10/618,624 patent/US7227223B2/en not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102182B2 (en) | 2001-11-30 | 2006-09-05 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| GB2393325A (en) * | 2001-11-30 | 2004-03-24 | Shindengen Electric Mfg | Semiconductor device and manufacturing method thereof |
| WO2003046999A1 (fr) * | 2001-11-30 | 2003-06-05 | Shindengen Electric Manufacturing Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| GB2393325B (en) * | 2001-11-30 | 2006-04-19 | Shindengen Electric Mfg | Semiconductor device and manufacturing method thereof |
| JPWO2005062386A1 (ja) * | 2003-12-22 | 2007-10-04 | 松下電器産業株式会社 | 縦型ゲート半導体装置およびその製造方法 |
| US7187041B2 (en) | 2003-12-22 | 2007-03-06 | Matsushita Electric Industrial Co., Ltd. | Vertical gate semiconductor device and method for fabricating the same |
| WO2005062386A1 (ja) * | 2003-12-22 | 2005-07-07 | Matsushita Electric Industrial Co., Ltd. | 縦型ゲート半導体装置およびその製造方法 |
| KR100789033B1 (ko) * | 2003-12-22 | 2007-12-26 | 마쯔시다덴기산교 가부시키가이샤 | 종형게이트 반도체장치 및 그 제조방법 |
| JP4754353B2 (ja) * | 2003-12-22 | 2011-08-24 | パナソニック株式会社 | 縦型トレンチゲート半導体装置およびその製造方法 |
| JP2008098643A (ja) * | 2006-10-16 | 2008-04-24 | Dongbu Hitek Co Ltd | パワーモスエフ・イー・ティー |
| US7944001B2 (en) | 2006-10-16 | 2011-05-17 | Dongbu Hitek Co., Ltd. | Power mosfet including inter-source connection pattern |
| JP2008171887A (ja) * | 2007-01-09 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2009081323A (ja) * | 2007-09-27 | 2009-04-16 | Fuji Electric Device Technology Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
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|---|---|
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| US20040012051A1 (en) | 2004-01-22 |
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