JPH09116134A - 増加した電流容量のための高密度レイアウトを備えたベース抵抗制御サイリスタ構造 - Google Patents
増加した電流容量のための高密度レイアウトを備えたベース抵抗制御サイリスタ構造Info
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- JPH09116134A JPH09116134A JP8254683A JP25468396A JPH09116134A JP H09116134 A JPH09116134 A JP H09116134A JP 8254683 A JP8254683 A JP 8254683A JP 25468396 A JP25468396 A JP 25468396A JP H09116134 A JPH09116134 A JP H09116134A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
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- H01L29/102—Cathode base regions of thyristors
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- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】
【課題】 高い最大制御電流密度、低いラッチ電流、良
好なプロセス制御性を有し、製造が容易なデバイスを提
供する。 【解決手段】 高密度のＭＯＳチャネルを有し、サイリ
スタ構造のＮＰＮトランジスタのベース領域の抵抗を変
形したものである。より高いＭＯＳチャネル密度は、Ｎ
++エミッタおよびＰ+セルをカソード電極に直接接続す
ることによって達成される。Ｎ++セルおよびＰ+セル
は、Ｐ-領域によりＭＯＳゲートの下のある一定の領域
に接続され、正バイアスがＭＯＳゲートに印加された場
合に、より高いベース抵抗となり、これによりサイリス
タのラッチングを容易にする。セル間に加えられたＭＯ
Ｓゲート制御ベース抵抗は、Ｐベースセルのラッチアッ
プ能力に影響することなく、高い最大制御電流のための
より小さな寸法設計を許容する。本デバイスは、チェッ
カーボード構造のセル状レイアウトであることが好まし
い。
好なプロセス制御性を有し、製造が容易なデバイスを提
供する。 【解決手段】 高密度のＭＯＳチャネルを有し、サイリ
スタ構造のＮＰＮトランジスタのベース領域の抵抗を変
形したものである。より高いＭＯＳチャネル密度は、Ｎ
++エミッタおよびＰ+セルをカソード電極に直接接続す
ることによって達成される。Ｎ++セルおよびＰ+セル
は、Ｐ-領域によりＭＯＳゲートの下のある一定の領域
に接続され、正バイアスがＭＯＳゲートに印加された場
合に、より高いベース抵抗となり、これによりサイリス
タのラッチングを容易にする。セル間に加えられたＭＯ
Ｓゲート制御ベース抵抗は、Ｐベースセルのラッチアッ
プ能力に影響することなく、高い最大制御電流のための
より小さな寸法設計を許容する。本デバイスは、チェッ
カーボード構造のセル状レイアウトであることが好まし
い。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲートサイリ
スタに関し、特に、増加された電流容量のための高密度
レイアウトを備えたベース抵抗制御絶縁ゲートサイリス
タに関する。
スタに関し、特に、増加された電流容量のための高密度
レイアウトを備えたベース抵抗制御絶縁ゲートサイリス
タに関する。
【０００２】
【従来の技術】絶縁されたゲートサイリスタは、高電圧
電力スイッチング用として大変興味深い。一般に、絶縁
ゲートサイリスタの動作原理は、サイリスタ領域をオン
状態電流が流れ、それがサイリスタ構造に集積されたＭ
ＯＳ構造のゲートに与えられる信号によりオフにできる
ことによる。この概念は、低い順方向電圧降下および制
御の容易性といった特長を有する。例えば、本機能を達
成するデバイス構造は、Ｖ．Ａ．Ｋ．テンプルにより述
べられた「ＭＯＳ制御サイリスタ（ＭＣＴ）」（ＩＥＥ
Ｅエレクトロンデバイスミーティング（ＩＥＤＭ）テク
ニカルダイジェスト ２８２〜２８５頁、サンフランシ
スコ、１９８４年１２月）によるＭＯＳ制御サイリスタ
（ＭＣＴ）、およびＭ．ナンダクマーラにより述べられ
た、「ベース抵抗制御サイリスタ（ＢＲＴ）：新しいＭ
ＯＳゲートパワーサイリスタ」（ＩＳＰＳＤ予行集、１
３８〜１４１頁、１９９１年および米国特許５，３８
１，０２３号）に述べられたベース抵抗サイリスタ（Ｂ
ＲＴ）である。
電力スイッチング用として大変興味深い。一般に、絶縁
ゲートサイリスタの動作原理は、サイリスタ領域をオン
状態電流が流れ、それがサイリスタ構造に集積されたＭ
ＯＳ構造のゲートに与えられる信号によりオフにできる
ことによる。この概念は、低い順方向電圧降下および制
御の容易性といった特長を有する。例えば、本機能を達
成するデバイス構造は、Ｖ．Ａ．Ｋ．テンプルにより述
べられた「ＭＯＳ制御サイリスタ（ＭＣＴ）」（ＩＥＥ
Ｅエレクトロンデバイスミーティング（ＩＥＤＭ）テク
ニカルダイジェスト ２８２〜２８５頁、サンフランシ
スコ、１９８４年１２月）によるＭＯＳ制御サイリスタ
（ＭＣＴ）、およびＭ．ナンダクマーラにより述べられ
た、「ベース抵抗制御サイリスタ（ＢＲＴ）：新しいＭ
ＯＳゲートパワーサイリスタ」（ＩＳＰＳＤ予行集、１
３８〜１４１頁、１９９１年および米国特許５，３８
１，０２３号）に述べられたベース抵抗サイリスタ（Ｂ
ＲＴ）である。
【０００３】
【発明が解決しようとする課題】しかし、ＭＣＴおよび
ＢＲＴの双方においては、ＰチャネルＭＯＳＦＥＴはサ
イリスタ電流を接地されたＰ+領域にそらせるために用
いられ、これによりサイリスタがターンオフする。この
ため、ＭＣＴはＮエミッタ領域に集積されたターンオフ
ＰチャネルＭＯＳＦＥＴを備えた３つの拡散構造を有
し、このことはデバイスの製作を困難にしている。一
方、ＢＲＴは２つの拡散構造を有し、ターンオフＰチャ
ネルＭＯＳＦＥＴは、Ｎ-ベース領域内に集積されてい
る。また、ＭＣＴおよびＢＲＴデバイスの最大制御電流
は、主としてターンオフＭＯＳＦＥＴチャネルの抵抗に
より限定される。高い最大制御電流密度を得るために
は、ターンオフＰチャネルの密度の増加が望まれる。こ
のことは、全セル面積に対するＮ+エミッタ面積の割合
を減少させることにより達成できる。従来技術のＢＲＴ
では、以下の式で与えられるように、ラッチング電流密
度（Ｊｌａｔｃｈ）は、Ｎ+エミッタ（ＬN++）の長さに
依存する。
ＢＲＴの双方においては、ＰチャネルＭＯＳＦＥＴはサ
イリスタ電流を接地されたＰ+領域にそらせるために用
いられ、これによりサイリスタがターンオフする。この
ため、ＭＣＴはＮエミッタ領域に集積されたターンオフ
ＰチャネルＭＯＳＦＥＴを備えた３つの拡散構造を有
し、このことはデバイスの製作を困難にしている。一
方、ＢＲＴは２つの拡散構造を有し、ターンオフＰチャ
ネルＭＯＳＦＥＴは、Ｎ-ベース領域内に集積されてい
る。また、ＭＣＴおよびＢＲＴデバイスの最大制御電流
は、主としてターンオフＭＯＳＦＥＴチャネルの抵抗に
より限定される。高い最大制御電流密度を得るために
は、ターンオフＰチャネルの密度の増加が望まれる。こ
のことは、全セル面積に対するＮ+エミッタ面積の割合
を減少させることにより達成できる。従来技術のＢＲＴ
では、以下の式で与えられるように、ラッチング電流密
度（Ｊｌａｔｃｈ）は、Ｎ+エミッタ（ＬN++）の長さに
依存する。
【数１】 Ｊlatch 〜 ２×Ｖbe／αpnpＰsh,p baseＬ2 N++ ラッチさせるためのサイリスタ構造では、ラッチ電流密
度が、その構造により供給できるＮＰＮトランジスタの
ベース駆動電流より、低くあるべきである。Ｐベース中
の電荷、およびそれ故に上記Ｐベース（Ｐｓｈ、ｐ ｂ
ａｓｅ）のシート抵抗は、ブレークダウン電圧により限
定され、シート抵抗は一定の値より増加することができ
ない。それ故に、低いラッチ電流密度を有するために
は、エミッタの長さを大きくしなければならない。この
ことは、全セル面積に対するＮ+エミッタ面積の割合を
増加させ、ＭＯＳチャネル密度の割合を減少させること
となり、最大制御電流が減少することにつながる。この
ように、最大制御電流を犠牲にすることによって、初め
て、低いラッチ電流のＢＲＴ構造が得られるが、これに
より、ＢＲＴ構造の最大制御電流値が制限されることと
なる。従って、本発明は（１）高い最大制御電流密度、
（２）低いラッチ電流、（３）良好なプロセス制御性を
備えた製造の容易なデバイスを提供することを目的とす
る。
度が、その構造により供給できるＮＰＮトランジスタの
ベース駆動電流より、低くあるべきである。Ｐベース中
の電荷、およびそれ故に上記Ｐベース（Ｐｓｈ、ｐ ｂ
ａｓｅ）のシート抵抗は、ブレークダウン電圧により限
定され、シート抵抗は一定の値より増加することができ
ない。それ故に、低いラッチ電流密度を有するために
は、エミッタの長さを大きくしなければならない。この
ことは、全セル面積に対するＮ+エミッタ面積の割合を
増加させ、ＭＯＳチャネル密度の割合を減少させること
となり、最大制御電流が減少することにつながる。この
ように、最大制御電流を犠牲にすることによって、初め
て、低いラッチ電流のＢＲＴ構造が得られるが、これに
より、ＢＲＴ構造の最大制御電流値が制限されることと
なる。従って、本発明は（１）高い最大制御電流密度、
（２）低いラッチ電流、（３）良好なプロセス制御性を
備えた製造の容易なデバイスを提供することを目的とす
る。
【０００４】
【課題を解決するための手段】本発明は、絶縁ゲートサ
イリスタにより前述の目的を、特に、ＢＲＴの変形によ
り達成し、それは高密度ＭＯＳチャネルを容易にする構
造であり、その結果、高制御電流能力を有することとな
る。特に、本発明は、チップの表面領域上にチェッカー
ボード形状に分散させた複数の間隔を置いたＮ++セルお
よび間隔を置いたＰ+セルを有するシリコンチップから
形成され、それにより、各Ｎ++セルはＰ+セルにより囲
まれる。各々のＰ+拡散領域は隣接したＮ++セルおよび
Ｐ+セルの間に延びて接続する。上記Ｎ++セルは、それ
ぞれＰ型のセル状のベース領域の端部から間隔を置いた
Ｎ++エミッタ領域をそれぞれ含み、それぞれチャネルを
形成する。多結晶シリコンゲートは、Ｎ++セルのチャネ
ル上および隣接したＮ++セルとＰ+セルの間に配置され
る。カソードコンタクトは、Ｐ+領域およびＮ++エミッ
タ領域に接続される（Ｐベース領域には接続されな
い）。アノードコンタクトは、底部Ｐ++層に接続され
る。Ｐベース領域は、高抵抗Ｐ-拡散層のみを通してカ
ソードコンタクトに接続される。これにより、Ｎ++エミ
ッタの長さの増加無しに、低いラッチ電流密度を得るこ
とができる。本構造におけるラッチ電流は以下の式で与
えられる。
イリスタにより前述の目的を、特に、ＢＲＴの変形によ
り達成し、それは高密度ＭＯＳチャネルを容易にする構
造であり、その結果、高制御電流能力を有することとな
る。特に、本発明は、チップの表面領域上にチェッカー
ボード形状に分散させた複数の間隔を置いたＮ++セルお
よび間隔を置いたＰ+セルを有するシリコンチップから
形成され、それにより、各Ｎ++セルはＰ+セルにより囲
まれる。各々のＰ+拡散領域は隣接したＮ++セルおよび
Ｐ+セルの間に延びて接続する。上記Ｎ++セルは、それ
ぞれＰ型のセル状のベース領域の端部から間隔を置いた
Ｎ++エミッタ領域をそれぞれ含み、それぞれチャネルを
形成する。多結晶シリコンゲートは、Ｎ++セルのチャネ
ル上および隣接したＮ++セルとＰ+セルの間に配置され
る。カソードコンタクトは、Ｐ+領域およびＮ++エミッ
タ領域に接続される（Ｐベース領域には接続されな
い）。アノードコンタクトは、底部Ｐ++層に接続され
る。Ｐベース領域は、高抵抗Ｐ-拡散層のみを通してカ
ソードコンタクトに接続される。これにより、Ｎ++エミ
ッタの長さの増加無しに、低いラッチ電流密度を得るこ
とができる。本構造におけるラッチ電流は以下の式で与
えられる。
【数２】Ｊlatch 〜 Ｖbe／αpnpＬN+ＺN+Ｐsh，
p（Ｌp-／Ｚp-） このように、本構造では、低いラッチ電流および高い最
大制御電流を同時に得ることが可能である。
p（Ｌp-／Ｚp-） このように、本構造では、低いラッチ電流および高い最
大制御電流を同時に得ることが可能である。
【０００５】代わりに、本発明の横型伝導の具体例で
は、カソードコンタクトは、Ｐ+領域およびＮ++エミッ
タ領域に隣接した第１のグループに接続され、アノード
コンタクトは、Ｐ+領域およびＮ++エミッタ領域に隣接
した第２のグループに接続される。該アノードコンタク
トは、カソードコンタクトに対して横方向にチップ上に
配置される。Ｐ+領域およびＮ++エミッタ領域に隣接し
た第１および第２のグループはそれぞれ分離したゲート
を有し、Ｐ+領域およびＮ++エミッタ領域の第１のグル
ープのゲートは隣接したＰ+領域およびＮ++エミッタ領
域の第２のグループのゲートと逆位相の関係で作動す
る。ターンオフ中に電流が溜まることを防止するため
に、複数の隣接したＰ+セルが、チップの外方周囲に配
置されることが好ましい。本発明は、上記構造により、
従来のＢＲＴと異なった高いＭＯＳチャネル密度を有す
る。このことは、本発明のデバイスのＰベース領域が、
Ｐ-領域のみを通ってカソード電極に接続されているた
めであり、その抵抗は上記ゲート電圧により変え得る。
Ｎ++セルおよびＰ+セルをつなぐＰ-領域は、ゲートに正
バイアスが印加された場合はより高いベース抵抗とな
り、それ故にサイリスタのラッチングを容易にする。ゲ
ートに負バイアスが印加された場合は、Ｐ-領域は、低
抵抗ターンオフ電流パスを提供する。セル間の加えられ
たＭＯＳゲート制御ベース抵抗は、Ｎ++セルがラッチア
ップ能力に影響することなく、より小さな寸法で設計さ
れることができる。
は、カソードコンタクトは、Ｐ+領域およびＮ++エミッ
タ領域に隣接した第１のグループに接続され、アノード
コンタクトは、Ｐ+領域およびＮ++エミッタ領域に隣接
した第２のグループに接続される。該アノードコンタク
トは、カソードコンタクトに対して横方向にチップ上に
配置される。Ｐ+領域およびＮ++エミッタ領域に隣接し
た第１および第２のグループはそれぞれ分離したゲート
を有し、Ｐ+領域およびＮ++エミッタ領域の第１のグル
ープのゲートは隣接したＰ+領域およびＮ++エミッタ領
域の第２のグループのゲートと逆位相の関係で作動す
る。ターンオフ中に電流が溜まることを防止するため
に、複数の隣接したＰ+セルが、チップの外方周囲に配
置されることが好ましい。本発明は、上記構造により、
従来のＢＲＴと異なった高いＭＯＳチャネル密度を有す
る。このことは、本発明のデバイスのＰベース領域が、
Ｐ-領域のみを通ってカソード電極に接続されているた
めであり、その抵抗は上記ゲート電圧により変え得る。
Ｎ++セルおよびＰ+セルをつなぐＰ-領域は、ゲートに正
バイアスが印加された場合はより高いベース抵抗とな
り、それ故にサイリスタのラッチングを容易にする。ゲ
ートに負バイアスが印加された場合は、Ｐ-領域は、低
抵抗ターンオフ電流パスを提供する。セル間の加えられ
たＭＯＳゲート制御ベース抵抗は、Ｎ++セルがラッチア
ップ能力に影響することなく、より小さな寸法で設計さ
れることができる。
【０００６】
【発明の実施の形態】図１に、従来技術のＢＲＴデバイ
ス構造について示す。ＢＲＴは１層のサイリスタ領域２
からなり、それに隣接したＰチャネルＭＯＳＦＥＴ４を
備える。特に、図１に示されたように、ＢＲＴはシリコ
ンウエハー上に形成され、Ｎ層１０、その上のＰ++層１
２、さらにその上のＮ-エピタキシャル層１４を含む。
Ｐベース領域１６は、Ｎ-エピタキシャル層１４内に拡
散され、環状のＮ++領域１８およびＮ++領域を含まない
Ｐ+領域２０を備えて提供される。ＢＲＴは、４層ＰＮ
ＰＮデバイスであり、絶縁ゲートバイポーラトンジスタ
（ＩＧＢＴ）に似ている。ＩＧＢＴのようにＢＲＴは、
典型的には２度の拡散ＭＯＳ（ＤＭＯＳ）プロセスによ
り製造され、図２に示したように、セル状の形状で提供
される。しかし、ＩＧＢＴとは異なり、ＢＲＴの上部表
面のＰ領域の半分のみがＮ++領域を含む。ＢＲＴは、ま
たＮ++領域１８を含むＰベース領域１６がより少なくド
ープされている点においてＩＧＢＴと異なり、それによ
りベース領域の抵抗が、ＢＲＴより約１桁の大きさ高く
なる（それ故にベース抵抗制御サイリスタと呼ばれ
る）。以下で説明するように、これはサイリスタのＮＰ
Ｎトランジスタの利得を増加させ、ラッチアップさせる
（通常、ＩＧＢＴでは起こらない）。引き続き図１を参
照して、Ｎ++領域は、Ｐベース１６の端部より横方向に
放射状に内部に間隔を置いて配置され、Ｎチャネル２２
を形成する。多結晶層２４は、チャネル領域２２および
Ｐベース領域１６とＰベース領域２０の間のシリコンウ
エハーの表面上に延びるＮ-エピタキシャル層１４の部
分２３の上を覆う。多結晶シリコン層２４は、ゲート酸
化膜の薄膜層２６により、シリコンウエハーの表面から
分離される。上部金属層２８は、各Ｎ++領域１８、Ｐベ
ース領域１６およびＰ+領域２０を共通のカソードノー
ドＫに接続する。多結晶シリコンゲート層２４は、デバ
イスの表面上に延び、各セルで開口部を有する（層およ
びボディ拡散およびコンタクト）。これによりゲートノ
ードＧ１に接続された共通電極が形成される。連続した
金属層３０はデバイスの底部表面上に配置され、底部ア
ノード電極Ａを形成する。
ス構造について示す。ＢＲＴは１層のサイリスタ領域２
からなり、それに隣接したＰチャネルＭＯＳＦＥＴ４を
備える。特に、図１に示されたように、ＢＲＴはシリコ
ンウエハー上に形成され、Ｎ層１０、その上のＰ++層１
２、さらにその上のＮ-エピタキシャル層１４を含む。
Ｐベース領域１６は、Ｎ-エピタキシャル層１４内に拡
散され、環状のＮ++領域１８およびＮ++領域を含まない
Ｐ+領域２０を備えて提供される。ＢＲＴは、４層ＰＮ
ＰＮデバイスであり、絶縁ゲートバイポーラトンジスタ
（ＩＧＢＴ）に似ている。ＩＧＢＴのようにＢＲＴは、
典型的には２度の拡散ＭＯＳ（ＤＭＯＳ）プロセスによ
り製造され、図２に示したように、セル状の形状で提供
される。しかし、ＩＧＢＴとは異なり、ＢＲＴの上部表
面のＰ領域の半分のみがＮ++領域を含む。ＢＲＴは、ま
たＮ++領域１８を含むＰベース領域１６がより少なくド
ープされている点においてＩＧＢＴと異なり、それによ
りベース領域の抵抗が、ＢＲＴより約１桁の大きさ高く
なる（それ故にベース抵抗制御サイリスタと呼ばれ
る）。以下で説明するように、これはサイリスタのＮＰ
Ｎトランジスタの利得を増加させ、ラッチアップさせる
（通常、ＩＧＢＴでは起こらない）。引き続き図１を参
照して、Ｎ++領域は、Ｐベース１６の端部より横方向に
放射状に内部に間隔を置いて配置され、Ｎチャネル２２
を形成する。多結晶層２４は、チャネル領域２２および
Ｐベース領域１６とＰベース領域２０の間のシリコンウ
エハーの表面上に延びるＮ-エピタキシャル層１４の部
分２３の上を覆う。多結晶シリコン層２４は、ゲート酸
化膜の薄膜層２６により、シリコンウエハーの表面から
分離される。上部金属層２８は、各Ｎ++領域１８、Ｐベ
ース領域１６およびＰ+領域２０を共通のカソードノー
ドＫに接続する。多結晶シリコンゲート層２４は、デバ
イスの表面上に延び、各セルで開口部を有する（層およ
びボディ拡散およびコンタクト）。これによりゲートノ
ードＧ１に接続された共通電極が形成される。連続した
金属層３０はデバイスの底部表面上に配置され、底部ア
ノード電極Ａを形成する。
【０００７】再度、図２の上面図を参照して、Ｐ領域１
６のセル（本セルはＮ++領域１８を備える）およびＰ+
領域２０のセル（本セルはＮ++領域１８を備えない）は
それぞれ矩形トポロジィで提供され、交互にチェッカー
ボード状に配置されていることがわかる。図１では矩形
構造であるけれども、ＢＲＴは、例えば米国特許５，３
８１，０２５号のようによく知られた他の多角形構造を
有してもかまわない。
６のセル（本セルはＮ++領域１８を備える）およびＰ+
領域２０のセル（本セルはＮ++領域１８を備えない）は
それぞれ矩形トポロジィで提供され、交互にチェッカー
ボード状に配置されていることがわかる。図１では矩形
構造であるけれども、ＢＲＴは、例えば米国特許５，３
８１，０２５号のようによく知られた他の多角形構造を
有してもかまわない。
【０００８】次に、図３は、本ＢＲＴデバイスの等価回
路を示す。ＢＲＴの各セルは、ＮチャネルＭＯＳＦＥＴ
３２、ＰＮＰトランジスタ３４、ＮＰＮトランジスタ３
６およびレジスタＲｂ（ベース領域の抵抗）を含むＮ++
領域１８を備える。Ｎ++領域１８を備える各セルは、縦
方向のＰＮＰトランジスタを含む。ＰチャネルＭＯＳＦ
ＥＴ４は、２つの拡散セルを橋渡しする。ＰＮＰトラン
ジスタ３４は、Ｐ++層１２で示されるエミッタ、Ｎ層１
０およびＮ-エピタキシャル層１４で示されるベースお
よびＰベース１６で示されるコレクタを含む。ＰＮＰト
ランジスタ３８は、Ｐ++層１２で示されるエミッタ、Ｎ
層１０およびＮ-エピタキシャル層１４で示されるベー
ス、およびＰ+領域２０で示されるコレクタを有する。
ＰチャネルＭＯＳＦＥＴ４は、Ｐベース１６で示される
層、Ｐ+領域２０で示されるドレイン、多結晶シリコン
ゲート２４の下のＮ-エピタキシャル層１４の領域２３
で示されるチャネル領域を有する。
路を示す。ＢＲＴの各セルは、ＮチャネルＭＯＳＦＥＴ
３２、ＰＮＰトランジスタ３４、ＮＰＮトランジスタ３
６およびレジスタＲｂ（ベース領域の抵抗）を含むＮ++
領域１８を備える。Ｎ++領域１８を備える各セルは、縦
方向のＰＮＰトランジスタを含む。ＰチャネルＭＯＳＦ
ＥＴ４は、２つの拡散セルを橋渡しする。ＰＮＰトラン
ジスタ３４は、Ｐ++層１２で示されるエミッタ、Ｎ層１
０およびＮ-エピタキシャル層１４で示されるベースお
よびＰベース１６で示されるコレクタを含む。ＰＮＰト
ランジスタ３８は、Ｐ++層１２で示されるエミッタ、Ｎ
層１０およびＮ-エピタキシャル層１４で示されるベー
ス、およびＰ+領域２０で示されるコレクタを有する。
ＰチャネルＭＯＳＦＥＴ４は、Ｐベース１６で示される
層、Ｐ+領域２０で示されるドレイン、多結晶シリコン
ゲート２４の下のＮ-エピタキシャル層１４の領域２３
で示されるチャネル領域を有する。
【０００９】図１〜３の従来技術のＢＲＴの操作では、
ゲート２４に正電圧が印加された場合、ＮチャネルＭＯ
ＳＦＥＴ３２がオンとなり、図１に示すように、デバイ
スを通った順方向のサイリスタ電流が流れる。本デバイ
スは、低い電流レベルにおいてＩＧＢＴに似た特性を示
す。それらの状況では、ホール電流はＰベース領域１６
を通ってエミッタ短絡（カソード）に横方向に流れ、エ
ミッタベース接合に順方向に印加される電圧効果を生み
出す。より高い電流レベルにおいては、この電圧効果
は、Ｎ++エミッタ１８からの電子の吸入を引き起こすの
に十分であり、結果としてサイリスタがラッチアップす
る。ベース抵抗Ｒｂを限定するエミッタの長さは、デバ
イスのトリガ電流および維持電流を制御する。一度サイ
リスタがラッチアップすると、ゲート電圧を変化させる
ことができ、オン状態電流は、低い順方向降下でもサイ
リスタ領域で流れ続ける。ＢＲＴのターンオフは、ゲー
ト２４に負バイアスを印加し、Ｎ-ドリフト層の表面に
おいてＰチャネルＭＯＳＦＥＴ４をオンにすることによ
って行われる。ホールは、サイリスタのＰベース領域１
６からカソードに接続された隣接したＰ+領域２０にそ
らされる。これにより、ＰチャネルＭＯＳＦＥＴ４は、
Ｐベース領域１６とカソードの間にホール電流の流れの
ための低抵抗パスを形成させる。このことは、ベース抵
抗Ｒｂの減少と等価であり、サイリスタの保持電流を動
作電流レベルより上げる結果となる。エミッタ、ベース
接続の順方向バイアスは減少し、再生成動作を破壊し、
サイリスタをオフにする。一度ターンオフが起こるとア
ノード電流はドリフト領域からの少数キャリア蓄積電位
の移動によって決定される有限の時間で減衰する。前に
述べたように、ＢＲＴの最大制御電流は、主にターンオ
フＭＯＳＦＥＴチャネルの抵抗により限定される。本発
明は、そのチャネル密度を増加させることにより、ター
ンオフＰチャネルＭＯＳＦＥＴ４のオン抵抗を最小にす
ることを目的とする。これはＰ-領域を備えた多結晶シ
リコンゲート２４の上の一定の領域のＰベースをＰ+カ
ソードに接続することにより達成された。更に、特に、
図４に本発明の変形されたＢＲＴ構造の断面構造図を示
す。ここでは、図１の従来構造のＢＲＴ構造と同様の要
素は、同様の引用番号によって示される。
ゲート２４に正電圧が印加された場合、ＮチャネルＭＯ
ＳＦＥＴ３２がオンとなり、図１に示すように、デバイ
スを通った順方向のサイリスタ電流が流れる。本デバイ
スは、低い電流レベルにおいてＩＧＢＴに似た特性を示
す。それらの状況では、ホール電流はＰベース領域１６
を通ってエミッタ短絡（カソード）に横方向に流れ、エ
ミッタベース接合に順方向に印加される電圧効果を生み
出す。より高い電流レベルにおいては、この電圧効果
は、Ｎ++エミッタ１８からの電子の吸入を引き起こすの
に十分であり、結果としてサイリスタがラッチアップす
る。ベース抵抗Ｒｂを限定するエミッタの長さは、デバ
イスのトリガ電流および維持電流を制御する。一度サイ
リスタがラッチアップすると、ゲート電圧を変化させる
ことができ、オン状態電流は、低い順方向降下でもサイ
リスタ領域で流れ続ける。ＢＲＴのターンオフは、ゲー
ト２４に負バイアスを印加し、Ｎ-ドリフト層の表面に
おいてＰチャネルＭＯＳＦＥＴ４をオンにすることによ
って行われる。ホールは、サイリスタのＰベース領域１
６からカソードに接続された隣接したＰ+領域２０にそ
らされる。これにより、ＰチャネルＭＯＳＦＥＴ４は、
Ｐベース領域１６とカソードの間にホール電流の流れの
ための低抵抗パスを形成させる。このことは、ベース抵
抗Ｒｂの減少と等価であり、サイリスタの保持電流を動
作電流レベルより上げる結果となる。エミッタ、ベース
接続の順方向バイアスは減少し、再生成動作を破壊し、
サイリスタをオフにする。一度ターンオフが起こるとア
ノード電流はドリフト領域からの少数キャリア蓄積電位
の移動によって決定される有限の時間で減衰する。前に
述べたように、ＢＲＴの最大制御電流は、主にターンオ
フＭＯＳＦＥＴチャネルの抵抗により限定される。本発
明は、そのチャネル密度を増加させることにより、ター
ンオフＰチャネルＭＯＳＦＥＴ４のオン抵抗を最小にす
ることを目的とする。これはＰ-領域を備えた多結晶シ
リコンゲート２４の上の一定の領域のＰベースをＰ+カ
ソードに接続することにより達成された。更に、特に、
図４に本発明の変形されたＢＲＴ構造の断面構造図を示
す。ここでは、図１の従来構造のＢＲＴ構造と同様の要
素は、同様の引用番号によって示される。
【００１０】図５（Ｂ）に示されるように、従来技術の
ＢＲＴと同様に、本発明の変形されたＢＲＴは、チェッ
カーボードパターンのＮ++セルおよびＰ+四角形のマル
チセルレイアウトを有する。しかしながら、重要なこと
は、図１〜３の従来技術のＢＲＴと異なり、Ｐベース領
域１６はカソード電極２８に接続されていないことであ
る。すなわち、本発明は、カソード電極に接続されたＰ
ベースの部分を囲む環状の領域より、むしろ固まったＮ
++領域４０（図４および５の実施例に固まった四角形を
示す）を有する。本発明では、Ｐ+ベースは、カソード
電極にＰ-領域４２のみを通って接続され、該Ｐ-領域４
２の抵抗は、図４および５に示したように、ＭＯＳゲー
トにより制御される。このことは、セル寸法の縮小を可
能とし、より高いＭＯＳチャネル密度を実現する。ゲー
ト電極への正バイアスは、Ｐ-領域４２を枯渇させ、サ
イリスタをラッチするための高いベース抵抗を達成す
る。ターンオフした場合、ゲート電圧は正から負に減少
し、Ｐ-領域４２中のホールの蓄積を起こす。ホールの
反転層は、セルの間のＮ-対角線上領域中にも形成され
る。このことは、ホールをそらせる低抵抗パスを形成す
るベース抵抗を減少させ、サイリスタをラッチ状態の外
に置く。この構造では、ターンオフＰチャネルＭＯＳＦ
ＥＴのための低チャネル抵抗は、高い制御性のある電流
密度となる。
ＢＲＴと同様に、本発明の変形されたＢＲＴは、チェッ
カーボードパターンのＮ++セルおよびＰ+四角形のマル
チセルレイアウトを有する。しかしながら、重要なこと
は、図１〜３の従来技術のＢＲＴと異なり、Ｐベース領
域１６はカソード電極２８に接続されていないことであ
る。すなわち、本発明は、カソード電極に接続されたＰ
ベースの部分を囲む環状の領域より、むしろ固まったＮ
++領域４０（図４および５の実施例に固まった四角形を
示す）を有する。本発明では、Ｐ+ベースは、カソード
電極にＰ-領域４２のみを通って接続され、該Ｐ-領域４
２の抵抗は、図４および５に示したように、ＭＯＳゲー
トにより制御される。このことは、セル寸法の縮小を可
能とし、より高いＭＯＳチャネル密度を実現する。ゲー
ト電極への正バイアスは、Ｐ-領域４２を枯渇させ、サ
イリスタをラッチするための高いベース抵抗を達成す
る。ターンオフした場合、ゲート電圧は正から負に減少
し、Ｐ-領域４２中のホールの蓄積を起こす。ホールの
反転層は、セルの間のＮ-対角線上領域中にも形成され
る。このことは、ホールをそらせる低抵抗パスを形成す
るベース抵抗を減少させ、サイリスタをラッチ状態の外
に置く。この構造では、ターンオフＰチャネルＭＯＳＦ
ＥＴのための低チャネル抵抗は、高い制御性のある電流
密度となる。
【００１１】本ダイの境界領域においては、より高い電
流密度が、サイリスタ構造のオン状態中におけるキャリ
アプラズマの横方向の広がりによりターンオフ中に発生
し、このことは、レンデンマンらが、「ＭＣＴデバイス
の同質のスイッチングへのアプローチ：実験およびシュ
ミレーション」（ＩＳＰＳＢの予行集、６６〜７０頁、
１９９３年）で述べているＭＣＴと似ている。図６に示
したように、本発明のデバイスの端部セルは、好ましく
はターンオフ中の電流の溜まりを避けるために、すべて
Ｐ+セルであることが好ましく、これにより、大きなダ
イサイズの高い制御性のある電流を達成することができ
る。本発明のデバイスのシュミレーションにより得られ
たオン状態の電流線を図７に示す。これから電流のほと
んどが、サイリスタ領域を通って流れ、ＰＮＰ領域を通
って流れる電流は少量であることがわかる。オン状態の
電流およびホールノードのデバイス中の分布形状を図８
（Ａ）および（Ｂ）に示す。それらの形状より、全Ｎ-
ドリフト領域は、デバイスの表面から２μｍの深さ以下
で変形された導電性を有し、全Ｎ-ドリフト領域は、電
流伝導のために特徴的に用いられる。本発明のデバイス
は、二重拡散ＤＭＯＳプロセスを用いて製造することが
できる。第１のマスクは、デバイスの活性領域の限定の
ために用いられる。ドーズ量１．５ｅ１２ｃｍ-２、５
０ＫｅＶのドーズ量のリンのＮ増強のための注入がその
後に付加的に行われる。ホトレジストマスクは、そこで
Ｐ-注入領域の限定のために用いられ、これに続いてド
ーズ量５ｅ１２ｃｍ-２、３０ＫｅＶのドーズ量のホウ
素の注入が行われる。引き続き、ゲート酸化膜（５００
Å）の成長が行われる。続いて、第３のマスクを用いた
多結晶シリコンの堆積およびパターニングが行われる。
Ｐ+ベース領域およびＰ+領域は２ｅ１４ｃｍ-2、５０Ｋ
ｅＶのホウ素注入により、多結晶シリコンにセルフアラ
インで形成される。次のマスクは、Ｎ+エミッタ領域の
限定のために用いられる。続いて、低温酸化膜の形成、
および第５のマスクを用いたコンタクトウインドの開口
が行われる。金属（アルミニウム）が、続いて堆積さ
れ、第６のマスクを用いてパターニングされる。パッシ
ベーション材料が、その後堆積され、第７のマスクを用
いてパターニングされる。プロセスの最後の工程は、基
板裏面の部分を削り、バックメタルを堆積することから
なる。
流密度が、サイリスタ構造のオン状態中におけるキャリ
アプラズマの横方向の広がりによりターンオフ中に発生
し、このことは、レンデンマンらが、「ＭＣＴデバイス
の同質のスイッチングへのアプローチ：実験およびシュ
ミレーション」（ＩＳＰＳＢの予行集、６６〜７０頁、
１９９３年）で述べているＭＣＴと似ている。図６に示
したように、本発明のデバイスの端部セルは、好ましく
はターンオフ中の電流の溜まりを避けるために、すべて
Ｐ+セルであることが好ましく、これにより、大きなダ
イサイズの高い制御性のある電流を達成することができ
る。本発明のデバイスのシュミレーションにより得られ
たオン状態の電流線を図７に示す。これから電流のほと
んどが、サイリスタ領域を通って流れ、ＰＮＰ領域を通
って流れる電流は少量であることがわかる。オン状態の
電流およびホールノードのデバイス中の分布形状を図８
（Ａ）および（Ｂ）に示す。それらの形状より、全Ｎ-
ドリフト領域は、デバイスの表面から２μｍの深さ以下
で変形された導電性を有し、全Ｎ-ドリフト領域は、電
流伝導のために特徴的に用いられる。本発明のデバイス
は、二重拡散ＤＭＯＳプロセスを用いて製造することが
できる。第１のマスクは、デバイスの活性領域の限定の
ために用いられる。ドーズ量１．５ｅ１２ｃｍ-２、５
０ＫｅＶのドーズ量のリンのＮ増強のための注入がその
後に付加的に行われる。ホトレジストマスクは、そこで
Ｐ-注入領域の限定のために用いられ、これに続いてド
ーズ量５ｅ１２ｃｍ-２、３０ＫｅＶのドーズ量のホウ
素の注入が行われる。引き続き、ゲート酸化膜（５００
Å）の成長が行われる。続いて、第３のマスクを用いた
多結晶シリコンの堆積およびパターニングが行われる。
Ｐ+ベース領域およびＰ+領域は２ｅ１４ｃｍ-2、５０Ｋ
ｅＶのホウ素注入により、多結晶シリコンにセルフアラ
インで形成される。次のマスクは、Ｎ+エミッタ領域の
限定のために用いられる。続いて、低温酸化膜の形成、
および第５のマスクを用いたコンタクトウインドの開口
が行われる。金属（アルミニウム）が、続いて堆積さ
れ、第６のマスクを用いてパターニングされる。パッシ
ベーション材料が、その後堆積され、第７のマスクを用
いてパターニングされる。プロセスの最後の工程は、基
板裏面の部分を削り、バックメタルを堆積することから
なる。
【００１２】本発明は、単純化および作図の容易さのた
めに矩形セル状形状に描かれているけれども、ＢＲＴや
他のパワー半導体デバイスのように、当業者は、本発明
を他の多角形で提供することもできる。勿論、上述のよ
うに、たとえＮ++エミッタが、全活性領域の単に５０％
であっても、全Ｎ-ドリフト領域が、電流伝導に用いら
れることをデバイスシュミレーションが示している。こ
のことは、Ｎ++領域がオン状態の電圧効果を増加させる
ことなく、さらに面積を小さくできることを示してい
る。これにより、最大制御電流を増加するために、Ｐ+
セル領域／チャネル密度を増加することができる。米国
特許５，００８、７２５号（その詳細を参考文献として
ここに添付する）に述べられたレイアウトと類似する六
角形セルレイアウトは、６つのＰ+セルに囲まれた各Ｎ
++セルを有し（Ｐ+セルとＮ++セルの比は３：１）であ
り、本レイアウトでは矩形セルラー形状以上にターンオ
フチャネル密度を増加させることができる。
めに矩形セル状形状に描かれているけれども、ＢＲＴや
他のパワー半導体デバイスのように、当業者は、本発明
を他の多角形で提供することもできる。勿論、上述のよ
うに、たとえＮ++エミッタが、全活性領域の単に５０％
であっても、全Ｎ-ドリフト領域が、電流伝導に用いら
れることをデバイスシュミレーションが示している。こ
のことは、Ｎ++領域がオン状態の電圧効果を増加させる
ことなく、さらに面積を小さくできることを示してい
る。これにより、最大制御電流を増加するために、Ｐ+
セル領域／チャネル密度を増加することができる。米国
特許５，００８、７２５号（その詳細を参考文献として
ここに添付する）に述べられたレイアウトと類似する六
角形セルレイアウトは、６つのＰ+セルに囲まれた各Ｎ
++セルを有し（Ｐ+セルとＮ++セルの比は３：１）であ
り、本レイアウトでは矩形セルラー形状以上にターンオ
フチャネル密度を増加させることができる。
【００１３】図４および５のデバイスにおいて、セルピ
ッチは約８μｍに設計され、ポリライン幅は約３μｍに
設計される。Ｐ+ベースおよびＰ+領域は１．０〜１．５
μｍの深さであることが好ましく、Ｎ++領域は約０．３
μｍの深さであることが好ましい。
ッチは約８μｍに設計され、ポリライン幅は約３μｍに
設計される。Ｐ+ベースおよびＰ+領域は１．０〜１．５
μｍの深さであることが好ましく、Ｎ++領域は約０．３
μｍの深さであることが好ましい。
【００１４】図９を参照して、図９には、図４および図
５のデバイスの横方向に対照なデバイスが示され、その
中ではＮ-層１１４は、複数の間隔を置いたＰベース領
域１１１から１１４であって、チップ表面に分散された
ものを有する。Ｐ+領域１１５および１１６はそれぞれ
Ｐ+ベース領域１１１〜１１２および１１３〜１１４の
間に配置され、それぞれＰ-領域１１７〜１１８、１１
９〜１２０によりそこに接続される。Ｐ+ベース領域１
１１〜１１４はそれぞれＮ+ソース領域１２１〜１２４
を内包する。多結晶シリコンゲートセグメントは、図の
ようにゲート酸化膜上に横たわり、Ｐベース領域１１１
および１１２中に形成されるチャネルのためのすべての
ベースは、端子Ｇ１に接続される。同様に、Ｐベース領
域１１３および１１４中に形成されるチャネルのための
多結晶シリコンゲートは、互いにゲートＧ２に接続され
る。第１のアルミニウムコンタクト１３０は、Ｐベース
領域１１１および１１２のチャネル上に横たわり、Ｎ++
領域１２１および１２２とＰ+領域１１５に接続する。
コンタクト１３０は、多結晶シリコンゲート電極から適
当な層間層酸化膜により絶縁される。同様に、第２のア
ルミニウム１３１は、Ｐベース領域１１３および１１４
中に形成されたチャネル上に配置され、Ｎ++領域１２３
および１２４とＰ+領域１１６に接続する。
５のデバイスの横方向に対照なデバイスが示され、その
中ではＮ-層１１４は、複数の間隔を置いたＰベース領
域１１１から１１４であって、チップ表面に分散された
ものを有する。Ｐ+領域１１５および１１６はそれぞれ
Ｐ+ベース領域１１１〜１１２および１１３〜１１４の
間に配置され、それぞれＰ-領域１１７〜１１８、１１
９〜１２０によりそこに接続される。Ｐ+ベース領域１
１１〜１１４はそれぞれＮ+ソース領域１２１〜１２４
を内包する。多結晶シリコンゲートセグメントは、図の
ようにゲート酸化膜上に横たわり、Ｐベース領域１１１
および１１２中に形成されるチャネルのためのすべての
ベースは、端子Ｇ１に接続される。同様に、Ｐベース領
域１１３および１１４中に形成されるチャネルのための
多結晶シリコンゲートは、互いにゲートＧ２に接続され
る。第１のアルミニウムコンタクト１３０は、Ｐベース
領域１１１および１１２のチャネル上に横たわり、Ｎ++
領域１２１および１２２とＰ+領域１１５に接続する。
コンタクト１３０は、多結晶シリコンゲート電極から適
当な層間層酸化膜により絶縁される。同様に、第２のア
ルミニウム１３１は、Ｐベース領域１１３および１１４
中に形成されたチャネル上に配置され、Ｎ++領域１２３
および１２４とＰ+領域１１６に接続する。
【００１５】図９のデバイスの動作は、図４、５の動作
と類似する。従って、端子Ｔ１およびＴ２は、図４の端
子ＫおよびＡにそれぞれ対応する。しかし、図９ではホ
ールが例えばＰベース領域１１２からＰベース領域１１
３および１１６に動作中に横方向に移動する。また、ゲ
ートＧ１およびＧ２は逆位相の関係にあり、双方向のサ
イリスタ動作を可能とする。従って、図９のデバイスを
オンにするためには、ゲートＧ１が負になり、ゲートＧ
２が正であることが必要である。デバイスをオフするた
めには、Ｇ１が正であり、Ｇ２が負であることが必要で
ある。従来のＢＲＴおよび本発明の上述の具体例では、
エミッタとしてのＰ+ベースとしてのＮ-領域、コレクタ
としてのＰ+カソードを含む特有の構造の横方向ＰＮＰ
トランジスタとなっている。この横型ＰＮＰトランジス
タのためはベース駆動はＮ++エミッタからの電子により
行われる。この横型ＰＮＰトランジスタは２つの望まな
い効果を有する。 （１）ＮＰＮトラジスタのベース駆動の部分を変えてデ
バイス中のオン状態電圧効果を増加させ、（２）拡散セ
ル中のＮ-領域への電荷の多量の注入を引き起こす。Ｎ-
領域の表面における高濃度電荷の存在は、この電荷の枯
渇およびＭＯＳゲートを用いた反転Ｐチャネルの形成を
困難にする。このことはデバイスのターンオフ電流能力
を減少させる。横型ＰＮＰトランジスタの影響は、図１
０に示したように、いくつかの領域においてポリゲート
から内部の方にＮ++エミッタを持ってくることにより減
少させることができる。そのような構造のレイアウトを
図１１に示す。
と類似する。従って、端子Ｔ１およびＴ２は、図４の端
子ＫおよびＡにそれぞれ対応する。しかし、図９ではホ
ールが例えばＰベース領域１１２からＰベース領域１１
３および１１６に動作中に横方向に移動する。また、ゲ
ートＧ１およびＧ２は逆位相の関係にあり、双方向のサ
イリスタ動作を可能とする。従って、図９のデバイスを
オンにするためには、ゲートＧ１が負になり、ゲートＧ
２が正であることが必要である。デバイスをオフするた
めには、Ｇ１が正であり、Ｇ２が負であることが必要で
ある。従来のＢＲＴおよび本発明の上述の具体例では、
エミッタとしてのＰ+ベースとしてのＮ-領域、コレクタ
としてのＰ+カソードを含む特有の構造の横方向ＰＮＰ
トランジスタとなっている。この横型ＰＮＰトランジス
タのためはベース駆動はＮ++エミッタからの電子により
行われる。この横型ＰＮＰトランジスタは２つの望まな
い効果を有する。 （１）ＮＰＮトラジスタのベース駆動の部分を変えてデ
バイス中のオン状態電圧効果を増加させ、（２）拡散セ
ル中のＮ-領域への電荷の多量の注入を引き起こす。Ｎ-
領域の表面における高濃度電荷の存在は、この電荷の枯
渇およびＭＯＳゲートを用いた反転Ｐチャネルの形成を
困難にする。このことはデバイスのターンオフ電流能力
を減少させる。横型ＰＮＰトランジスタの影響は、図１
０に示したように、いくつかの領域においてポリゲート
から内部の方にＮ++エミッタを持ってくることにより減
少させることができる。そのような構造のレイアウトを
図１１に示す。
【００１６】ＰベースがメタルストラップおよびＮチャ
ネルがＤＭＯＳを通ってオン状態においてさらに高い電
位に印加される変形された構造を図１２に示す。この構
造ではＮＰＮトランジスタは、ＰＮＰトランジスタより
前にターンオンする。ターンオンは、正のゲート電圧パ
ルスを用いることにより完了する。ゲート１２４への正
電圧は、ＮチャネルＤＭＯＳをターンオンし、メタルス
トラップ（プラグ１４２に接続）およびＮチャネルＤＭ
ＯＳを通してＰベース１１６をアノードポテンシャルに
接続する。アノード電圧が増加したとき、Ｐベース１１
６のポテンシャルが増加し、Ｐベースポテンシャルが
０．７Ｖになった場合、ＮＰＮトランジスタがオンとな
り、電子をＮ-ドリフト領域１１４に注入する。これら
の電子は、ＰＮＰトランジスタのベース駆動を供給し、
ＰＮＰトランジスタを活性化し、結果としてサイリスタ
をラッチアップする。注目すべきはこのデバイス構造は
ＭＯＳゲートの近くのＰベース／Ｎ-ドリフト領域接合
が逆バイアスされ、この方向に電荷が注入されないこと
である。
ネルがＤＭＯＳを通ってオン状態においてさらに高い電
位に印加される変形された構造を図１２に示す。この構
造ではＮＰＮトランジスタは、ＰＮＰトランジスタより
前にターンオンする。ターンオンは、正のゲート電圧パ
ルスを用いることにより完了する。ゲート１２４への正
電圧は、ＮチャネルＤＭＯＳをターンオンし、メタルス
トラップ（プラグ１４２に接続）およびＮチャネルＤＭ
ＯＳを通してＰベース１１６をアノードポテンシャルに
接続する。アノード電圧が増加したとき、Ｐベース１１
６のポテンシャルが増加し、Ｐベースポテンシャルが
０．７Ｖになった場合、ＮＰＮトランジスタがオンとな
り、電子をＮ-ドリフト領域１１４に注入する。これら
の電子は、ＰＮＰトランジスタのベース駆動を供給し、
ＰＮＰトランジスタを活性化し、結果としてサイリスタ
をラッチアップする。注目すべきはこのデバイス構造は
ＭＯＳゲートの近くのＰベース／Ｎ-ドリフト領域接合
が逆バイアスされ、この方向に電荷が注入されないこと
である。
【００１７】図１２のデバイスは、負ゲートパルスを供
給することによりターンオフすることができ、Ｐ+ベー
ス１１６をＰ+カソード１２０に接続したＰチャネルＭ
ＯＳＦＥＴを形成することができる。ＭＯＳゲート１２
４の下の過剰電荷の不在により、この構造において反転
Ｐチャネルの形成がより容易になる。考えうる本構造の
レイアウトを図１３に示す。本構造の変形およびそのレ
イアウトを図１４および１５にそれぞれ示す。本発明
は、その特別な具体例との関係において示されたが、多
く他の変形（例えば図１２に示すようにトレンチゲート
の使用）および他の使用例が当業者にとって明らかであ
る。それ故に本発明はこの特別な記述に限定されること
なく添付した請求項に基づいて判断されるべきである。
給することによりターンオフすることができ、Ｐ+ベー
ス１１６をＰ+カソード１２０に接続したＰチャネルＭ
ＯＳＦＥＴを形成することができる。ＭＯＳゲート１２
４の下の過剰電荷の不在により、この構造において反転
Ｐチャネルの形成がより容易になる。考えうる本構造の
レイアウトを図１３に示す。本構造の変形およびそのレ
イアウトを図１４および１５にそれぞれ示す。本発明
は、その特別な具体例との関係において示されたが、多
く他の変形（例えば図１２に示すようにトレンチゲート
の使用）および他の使用例が当業者にとって明らかであ
る。それ故に本発明はこの特別な記述に限定されること
なく添付した請求項に基づいて判断されるべきである。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
にかかるサイリスタ構造によれば、高い最大制御電流密
度、低いラッチ電流が実現できるとともに、良好なプロ
セス制御性を有し、容易にデバイスの製造を行うことが
可能となる。
にかかるサイリスタ構造によれば、高い最大制御電流密
度、低いラッチ電流が実現できるとともに、良好なプロ
セス制御性を有し、容易にデバイスの製造を行うことが
可能となる。
【図１】 図２の１−１切断面の沿った断面図であり、
従来技術のＢＲＴデバイスを示す。
従来技術のＢＲＴデバイスを示す。
【図２】 従来技術のＢＲＴのセル状レイアウトを示す
図１の上面の断面図である。
図１の上面の断面図である。
【図３】 図１に示す従来のＢＲＴデバイスの等価回路
ダイヤグラムを示す。
ダイヤグラムを示す。
【図４】 （Ａ） 本発明に従って形成された変形ＢＲ
Ｔ構造の３次元図を示す。 （Ｂ） 図５の４−４切断面に沿った断面図であり、Ｎ
++セルおよびＰ+セルの間をつなぐＰ-領域を備えた本発
明の変形されたＢＲＴデバイスを示す。
Ｔ構造の３次元図を示す。 （Ｂ） 図５の４−４切断面に沿った断面図であり、Ｎ
++セルおよびＰ+セルの間をつなぐＰ-領域を備えた本発
明の変形されたＢＲＴデバイスを示す。
【図５】 （Ａ） 本発明の等価回路ダイヤグラムを示
す。 （Ｂ） 図４の断面上面図であり、Ｎ++セルおよびＰ+
セルをつなぐＰ-領域を備えた本発明に従って形成され
た変形ＢＲＴデバイスのセル状のレイアウトを示す。
す。 （Ｂ） 図４の断面上面図であり、Ｎ++セルおよびＰ+
セルをつなぐＰ-領域を備えた本発明に従って形成され
た変形ＢＲＴデバイスのセル状のレイアウトを示す。
【図６】 チップの端部における本発明のレイアウトを
示す。
示す。
【図７】 デバイスシュミレーションにより得られた本
発明の単位セルにおけるオン状態の電流流れ図を示す。
発明の単位セルにおけるオン状態の電流流れ図を示す。
【図８】 （Ａ） 本発明のデバイスの電子濃度のオン
状態の概略図を示す。 （Ｂ） 本発明のデバイスのホール濃度のオン状態の概
略図を示す。
状態の概略図を示す。 （Ｂ） 本発明のデバイスのホール濃度のオン状態の概
略図を示す。
【図９】 横実装により提供される本発明のデバイスの
断面図を示す。
断面図を示す。
【図１０】 本発明の具体例のＢＲＴ構造であって、ゲ
ートがＮ++エミッタの全端部に重ならない構造を示す。
ートがＮ++エミッタの全端部に重ならない構造を示す。
【図１１】 図１０の構造の好ましいレイアウトを示
す。
す。
【図１２】 本発明の他の具体例のデバイス構造を示
す。
す。
【図１３】 図１２の構造の好ましいレイアウトを示
す。
す。
【図１４】 更に本発明の他の好ましいデバイス構造を
示す。
示す。
【図１５】 図１４の構造の好ましいレイアウトを示
す。
す。
【図１６】 新しいデバイス構造のトレンチゲートの具
体例を示す。
体例を示す。
１０はＮ層、１２はＰ++層、１４はＮ-エピタキシャル
層、１６はＰベース層、２０はＰ+領域、２４は多結晶
シリコン層、２６は酸化膜、３０は金属層、４０はＮ++
層を示す。
層、１６はＰベース層、２０はＰ+領域、２４は多結晶
シリコン層、２６は酸化膜、３０は金属層、４０はＮ++
層を示す。
Claims (28)
- 【請求項１】 シリコンチップを含む絶縁ゲートサイリ
スタであって、上記シリコンチップが、 Ｐ+濃度のボトム層と、 上記ボトム層上に配置されたＮ濃度層と、 上記Ｎ+層上に配置されたＮ-層と、 上記Ｎ-層の表面区域上に対称的に分配され、間隔をお
いた複数のＮ++セルとを有し、該Ｎ++セルが、夫々のチ
ャネルを形成するためにＰ型のセル状ベース領域内に、
その端部から間隔をおいて配置されたＮ++エミッタ領域
を夫々含み、 更に、上記Ｎ-表面区域上に対称的に分配され、間隔を
おいて配置された複数のＰ+セルと、 隣接するＮ++セルおよびＰ+セルの間に延びる複数のＰ-
拡散層とを有することを特徴とする絶縁ゲートサイリス
タ。 - 【請求項２】 上記Ｎ++セルが、上記Ｐ+セルとともに
チェッカーボード状に分散され、これにより上記Ｎ++セ
ルの各々が、上記Ｐ+セル部分により囲まれ、そこに上
記Ｐ-拡散層部分により接続されることを特徴とする請
求項１に記載の絶縁ゲートサイリスタ。 - 【請求項３】 更に、上記Ｎ++セルのチャネル上に、か
つ上記隣接したＮ++セルおよびＰ+セルの間に配置され
たゲート手段を含むことを特徴とする請求項２に記載の
絶縁ゲートサイリスタ。 - 【請求項４】 更に、上記Ｐ+セルおよび上記Ｎ++エミ
ッタ領域に接続されたカソードコンタクトを含むことを
特徴とする請求項３に記載の絶縁ゲートサイリスタ。 - 【請求項５】 更に、上記ボトムＰ++層に接続されたア
ノードコンタクトを含むことを特徴とする請求項４に記
載の絶縁ゲートサイリスタ。 - 【請求項６】 上記カソードコンタクトが、上記Ｐ+セ
ルおよび上記Ｎ++エミッタ領域の隣接した部分の第１の
グループに接続され、更に、上記Ｐ+セルおよび上記Ｎ
++エミッタ領域の隣接した部分の第２のグループに接続
されたアノードコンタクトを含み、上記アノードコンタ
クトが上記カソードコンタクトに対して横並びの関係で
上記チップ上に配置され、隣接したＰ+セルおよびＮ++
エミッタ領域の第１および第２のグループの夫々が、分
割した夫々の上記ゲート手段部分を有し、隣接したＰ+
セルおよびＮ++エミッタ領域の上記第１のグループの上
記ゲート手段を、隣接したＰ+セルおよびＮ++エミッタ
領域の上記第２のグループの上記ゲート手段と逆位相の
関係で作動させることを特徴とする請求項４に記載の絶
縁ゲートサイリスタ。 - 【請求項７】 更に、上記チップの外方周辺に配置され
た複数の隣接したＰ+セルを含むことを特徴とする請求
項２に記載の絶縁ゲートサイリスタ。 - 【請求項８】 シリコンチップを含む絶縁ゲートサイリ
スタであって、上記シリコンチップが、 Ｐ+濃度のボトム層と、 上記ボトム層上に配置されたＮ濃度層と、 上記Ｎ+層上に配置されたＮ-層と、 上記Ｎ-層の表面区域上に対称的に分配され、間隔をお
いた複数のＮ++セルとを有し、該Ｎ++セルが、デバイス
の選択された区域に、夫々のチャネルを形成するために
Ｐ型のセル状ベース領域内に、その端部から間隔をおい
て配置されたＮ++エミッタ領域を夫々含み、 更に、上記Ｎ-表面区域上に対称的に分配され、間隔を
おいて配置された複数のＰ+セルと、 隣接するＮ++セルおよびＰ+セルの間に延びる複数のＰ-
拡散層とを有することを特徴とする絶縁ゲートサイリス
タ。 - 【請求項９】 上記Ｎ++セルが、上記Ｐ+セルとともに
チェッカーボード状に分散され、これにより上記Ｎ++セ
ルの各々が、上記Ｐ+セル部分により囲まれ、そこに上
記Ｐ-拡散層部分により接続されることを特徴とする請
求項８に記載の絶縁ゲートサイリスタ。 - 【請求項１０】 更に、上記Ｎ++セルのチャネル上に、
かつ上記隣接したＮ++セルおよびＰ+セルの間に配置さ
れたゲート手段を含むことを特徴とする請求項９に記載
の絶縁ゲートサイリスタ。 - 【請求項１１】 更に、上記Ｐ+セルおよび上記Ｎ++エ
ミッタ領域に接続されたカソードコンタクトを含むこと
を特徴とする請求項１０に記載の絶縁ゲートサイリス
タ。 - 【請求項１２】 更に、上記ボトムＰ++層に接続された
アノードコンタクトを含むことを特徴とする請求項１１
に記載の絶縁ゲートサイリスタ。 - 【請求項１３】 上記カソードコンタクトが、上記Ｐ+
セルおよび上記Ｎ++エミッタ領域の隣接した部分の第１
のグループに接続され、更に、上記Ｐ+セルおよび上記
Ｎ++エミッタ領域の隣接した部分の第２のグループに接
続されたアノードコンタクトを含み、上記アノードコン
タクトが上記カソードコンタクトに対して横並びの関係
で上記チップ上に配置され、隣接したＰ+セルおよびＮ
++エミッタ領域の第１および第２のグループの夫々が、
分割した夫々の上記ゲート手段部分を有し、隣接したＰ
+セルおよびＮ++エミッタ領域の上記第１のグループの
上記ゲート手段を、隣接したＰ+セルおよびＮ++エミッ
タ領域の上記第２のグループの上記ゲート手段と逆位相
の関係で作動させることを特徴とする請求項１１に記載
の絶縁ゲートサイリスタ。 - 【請求項１４】 更に、上記チップの外方周辺に配置さ
れた複数の隣接したＰ+セルを含むことを特徴とする請
求項９に記載の絶縁ゲートサイリスタ。 - 【請求項１５】 シリコンチップを含む絶縁ゲートサイ
リスタであって、上記シリコンチップが、 Ｐ+濃度のボトム層と、 上記ボトム層上に配置されたＮ濃度層と、 上記Ｎ+層上に配置されたＮ-層と、 上記Ｎ-層の表面区域上に対称的に分配され、間隔をお
いた複数のサイリスタを有し、該サイリスタセルが、Ｐ
型のセル状ベース領域内に、その端部から間隔をおいて
配置されたＮ++エミッタ領域を夫々含み、更に、上記サ
イリスタセルが、１の端部でコンタクトプラグによりＰ
型ベースに短絡し、夫々のチャネルを形成するためにＰ
型ベースの端部から間隔をおいて配置されたＮ++ソース
領域を含み、 更に、上記Ｎ-層の表面区域上に対称的に分配され、間
隔をおいた複数のＰ+セルとを有することを特徴とする
絶縁ゲートサイリスタ。 - 【請求項１６】 上記サイリスタセルが、上記Ｐ+セル
とともにチェッカーボード状に分散され、これにより上
記サイリスタセルの各々が、上記Ｐ+セル部分により囲
まれることを特徴とする請求項１５に記載の絶縁ゲート
サイリスタ。 - 【請求項１７】 更に、上記サイリスタセルのチャネル
上に、かつ上記隣接したサイリスタセルおよびＰ+セル
の間に配置されたゲート手段を含むことを特徴とする請
求項１６に記載の絶縁ゲートサイリスタ。 - 【請求項１８】 更に、上記Ｐ+セルおよび上記Ｎ++エ
ミッタ領域に接続されたカソードコンタクトを含むこと
を特徴とする請求項１７に記載の絶縁ゲートサイリス
タ。 - 【請求項１９】 更に、上記ボトムＰ++層に接続された
アノードコンタクトを含むことを特徴とする請求項１８
に記載の絶縁ゲートサイリスタ。 - 【請求項２０】 上記カソードコンタクトが、上記Ｐ+
セルおよび上記Ｎ++エミッタ領域の隣接した部分の第１
のグループに接続され、更に、上記Ｐ+セルおよび上記
Ｎ++エミッタ領域の隣接した部分の第２のグループに接
続されたアノードコンタクトを含み、上記アノードコン
タクトが上記カソードコンタクトに対して横並びの関係
で上記チップ上に配置され、隣接したＰ+セルおよびＮ
++エミッタ領域の第１および第２のグループの夫々が、
分割した夫々の上記ゲート手段部分を有し、隣接したＰ
+セルおよびＮ++エミッタ領域の上記第１のグループの
上記ゲート手段を、隣接したＰ+セルおよびＮ++エミッ
タ領域の上記第２のグループの上記ゲート手段と逆位相
の関係で作動させることを特徴とする請求項１８に記載
の絶縁ゲートサイリスタ。 - 【請求項２１】 更に、上記チップの外方周辺に配置さ
れた複数の隣接したＰ+セルを含むことを特徴とする請
求項１６に記載の絶縁ゲートサイリスタ。 - 【請求項２２】 シリコンチップを含む絶縁ゲートサイ
リスタであって、上記シリコンチップが、 Ｐ+濃度のボトム層と、 上記ボトム層上に配置されたＮ濃度層と、 上記Ｎ+層上に配置されたＮ-層と、 上記Ｎ-層の表面区域上に対称的に分配され、間隔をお
いた複数のサイリスタとを有し、該サイリスタセルが、
Ｐ型のセル状ベース領域内に含まれ、その端部から間隔
をおいて配置されたＮ++エミッタ領域を夫々含み、 更に、上記Ｎ-層の表面区域上に対称的に分配され、間
隔をおいた複数のＰ+セルとを有し、該Ｐ+セルが、夫々
のチャネルを形成するためにＰ型ベースの端部から間隔
をおいて配置されたＮ++ソース領域を含み、 更に、上記Ｎ++ソース領域が、浮遊電位の金属ストラッ
プにより、上記Ｐ型のベース領域に接続されることを特
徴とする絶縁ゲートサイリスタ。 - 【請求項２３】 上記サイリスタセルが、上記Ｐ+セル
とともにチェッカーボード状に分散され、これにより上
記サイリスタセルの各々が上記Ｐ+セル部分により囲ま
れることを特徴とする請求項２２に記載の絶縁ゲートサ
イリスタ。 - 【請求項２４】 更に、上記Ｎ++セルのチャネル上に、
かつ上記隣接したＮ++セルおよびＰ+セルの間に配置さ
れたゲート手段を含むことを特徴とする請求項２３に記
載の絶縁ゲートサイリスタ。 - 【請求項２５】 更に、上記Ｐ+セルおよび上記Ｎ++エ
ミッタ領域に接続されたカソードコンタクトを含むこと
を特徴とする請求項２４に記載の絶縁ゲートサイリス
タ。 - 【請求項２６】 更に、上記ボトムＰ++層に接続された
アノードコンタクトを含むことを特徴とする請求項２５
に記載の絶縁ゲートサイリスタ。 - 【請求項２７】 上記カソードコンタクトが、上記Ｐ+
セルおよび上記Ｎ++エミッタ領域の隣接した部分の第１
のグループに接続され、更に、上記Ｐ+セルおよび上記
Ｎ++エミッタ領域の隣接した部分の第２のグループに接
続されたアノードコンタクトを含み、上記アノードコン
タクトが上記カソードコンタクトに対して横並びの関係
で上記チップ上に配置され、隣接したＰ+セルおよびＮ
++エミッタ領域の第１および第２のグループの夫々が、
分割した夫々の上記ゲート手段部分を有し、隣接したＰ
+セルおよびＮ++エミッタ領域の上記第１のグループの
上記ゲート手段を、隣接したＰ+セルおよびＮ++エミッ
タ領域の上記第２のグループの上記ゲート手段と逆位相
の関係で作動させることを特徴とする請求項１８に記載
の絶縁ゲートサイリスタ。 - 【請求項２８】 更に、上記チップの外方周辺に配置さ
れた複数の隣接したＰ+セルを含むことを特徴とする請
求項２３に記載の絶縁ゲートサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/533,768 US5793066A (en) | 1995-09-26 | 1995-09-26 | Base resistance controlled thyristor structure with high-density layout for increased current capacity |
| US08/533768 | 1995-09-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116134A true JPH09116134A (ja) | 1997-05-02 |
Family
ID=24127372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8254683A Pending JPH09116134A (ja) | 1995-09-26 | 1996-09-26 | 増加した電流容量のための高密度レイアウトを備えたベース抵抗制御サイリスタ構造 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5793066A (ja) |
| JP (1) | JPH09116134A (ja) |
| DE (1) | DE19638381A1 (ja) |
| FR (1) | FR2739224A1 (ja) |
| GB (1) | GB2305777A (ja) |
| IT (1) | IT1285221B1 (ja) |
| SG (1) | SG47177A1 (ja) |
| TW (1) | TW318964B (ja) |
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|---|---|---|---|---|
| US6859074B2 (en) | 2001-01-09 | 2005-02-22 | Broadcom Corporation | I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off |
| US7138836B2 (en) | 2001-12-03 | 2006-11-21 | Broadcom Corporation | Hot carrier injection suppression circuit |
| JP2014531772A (ja) * | 2011-09-29 | 2014-11-27 | パカル テクノロジーズ エルエルシー | ベース幅決定式ラッチおよび非ラッチ状態を伴うｍｃｔ素子 |
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| US7327541B1 (en) | 1998-06-19 | 2008-02-05 | National Semiconductor Corporation | Operation of dual-directional electrostatic discharge protection device |
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| KR100709396B1 (ko) * | 2005-02-14 | 2007-04-18 | 주식회사 케이이씨 | 전력용 반도체 소자 |
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| CN108054207A (zh) * | 2017-12-11 | 2018-05-18 | 电子科技大学 | 一种双沟道mos栅控晶闸管及其制造方法 |
| CN113437135B (zh) * | 2021-06-25 | 2022-04-08 | 电子科技大学 | 一种压控型发射极关断晶闸管器件及其制造方法 |
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| JPH06204463A (ja) * | 1993-01-04 | 1994-07-22 | Toyota Autom Loom Works Ltd | 半導体装置 |
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-
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- 1995-09-26 US US08/533,768 patent/US5793066A/en not_active Expired - Fee Related
-
1996
- 1996-09-18 GB GB9619451A patent/GB2305777A/en not_active Withdrawn
- 1996-09-19 DE DE19638381A patent/DE19638381A1/de not_active Withdrawn
- 1996-09-20 SG SG1996010650A patent/SG47177A1/en unknown
- 1996-09-24 TW TW085111659A patent/TW318964B/zh active
- 1996-09-25 IT IT96MI001965A patent/IT1285221B1/it active IP Right Grant
- 1996-09-26 JP JP8254683A patent/JPH09116134A/ja active Pending
- 1996-09-26 FR FR9611722A patent/FR2739224A1/fr not_active Withdrawn
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|---|---|
| ITMI961965A1 (it) | 1998-03-25 |
| DE19638381A1 (de) | 1997-06-12 |
| FR2739224A1 (fr) | 1997-03-28 |
| GB9619451D0 (en) | 1996-10-30 |
| US5793066A (en) | 1998-08-11 |
| TW318964B (ja) | 1997-11-01 |
| IT1285221B1 (it) | 1998-06-03 |
| GB2305777A (en) | 1997-04-16 |
| SG47177A1 (en) | 1998-03-20 |
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