KR100709396B1 - 전력용 반도체 소자 - Google Patents

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Abstract

본 발명은 전력용 반도체 소자에 관한 것으로서, 해결하고자 하는 기술적 과제는 게이트 신호가 평면상 상하좌우 모든 방향에서 전달되도록 하여 게이트 신호 전달 속도 및 임피던스 편차를 줄이는데 있다.
이를 위해 본 발명에 의한 해결 방법의 요지는 도전 가능한 저농도 에피텍셜층과, 상기 에피텍셜층의 표면에 일정 간격을 가지며 직선 형태로 다수의 제1도전층이 형성되고, 상기 각 제1도전층의 끝단과 소정 거리 이격된 동시에 일정 간격을 가지며 직선 형태로 다수의 제2도전층이 형성된 제1도전 영역과, 상기 각각의 제1도전층 및 제2도전층에 채널이 형성될 수 있도록, 상기 제1,2도전층의 폭보다 작은 폭을 가지며 형성된 제2도전 영역과, 상기 에피텍셜층의 표면에 상기 각 제1도전층의 폭보다 작은 폭을 갖는 제1윈도우가 형성되고, 상기 제2도전층의 폭보다 작은 폭을 갖는 제2윈도우가 형성된 게이트 옥사이드와, 상기 게이트 옥사이드 위에 형성된 게이트 폴리실리콘을 포함하여 이루어진 전력용 반도체 소자가 개시된다.
반도체, 에피텍셜층, 도전층, 게이트 폴리실리콘, 스트라이프

Description

전력용 반도체 소자{Power semiconductor device}
도 1a는 종래 클로즈드 셀 타입의 전력용 반도체 소자를 도시한 일부 평면도이고, 도 1b는 1-1선 단면도이며, 도 1c는 2-2선 단면도이고, 도 1d는 소자 반도체 부분의 상층부만을 도시한 평면도이다.
도 2a는 종래 스트라이프 타입의 전력용 반도체 소자를 도시한 일부 평면도이고, 도 2b는 3-3선 단면도이며, 도 2c는 4-4선 단면도이고, 도 2d는 소자 반도체 부분의 상층부만을 도시한 평면도이다.
도 3a는 본 발명에 의한 전력용 반도체 소자를 도시한 일부 평면도이고, 도 3b는 5-5선 단면도이며, 도 3c는 6-6선 단면도이고, 도 3d는 소자 반도체 부분의 상층부만을 도시한 평면도이다.
도 4는 본 발명에 의한 전력용 반도체 소자에서 소스 메탈 및 드레인 메탈이 형성된 상태를 도시한 단면도이다.
도 5a는 본 발명의 다른 실시예에 의한 전력용 반도체 소자를 도시한 일부 평면도이고, 도 5b는 소자 반도체 부분의 상층부만을 도시한 평면도이다.
도 6은 본 발명의 또다른 실시예에 의한 전력용 반도체 소자를 도시한 단면도이다.
도 7a 내지 도 7d는 본 발명에 의한 전력용 반도체 소자의 제조 방법을 도시 한 순차 설명도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 본 발명에 의한 전력용 반도체 소자
110; 반도체 기판 120; 에피텍셜층
130; 제1도전 영역 131; 제1도전층
132; 제2도전층 140; 제2도전 영역
150; 게이트 옥사이드 160; 게이트 폴리실리콘
170; 절연막 180; 소스 메탈
190; 드레인 메탈
본 발명은 전력용 반도체 소자에 관한 것으로서, 보다 상세히는 게이트 신호가 평면상 상하좌우 모든 방향에서 전달되도록 하여 게이트 신호 전달 속도 및 임피던스 편차가 작은 전력용 반도체 소자에 관한 것이다.
일반적으로 전력용 반도체 소자(예를 들면 Power MOSFET, 또는 IGBT)는 주로 트렌치 또는 평면 형태로 제조되고 있다. 상기 평면 형태의 전력용 반도체 소자는 스위칭 모드 파워 서플라이, DC-DC 컨버터, 형광등용 전자식 안정기, 전동기용 인버터 등에 사용되며 작은 스위칭 손실과 도통 손실을 가지며 충분히 높은 항복 전압을 갖는 것이 요구되고 있고, 이들 소자를 사용함으로써, 에너지 효율이 높아지 고 발열이 작아짐에 따라 최종적인 제품의 크기를 줄일 수 있어 자원 절약을 이룰 수 있다. 한편, 상기 평면 형태의 전력용 반도체 소자는 다시 클로즈드 셀(closed cell) 형태와 스트라이프(stripe) 형태로 구별되고 있다.
상기 클로즈드 셀 형태의 전력용 반도체 소자는 도 1a 내지 도 1d에 도시된 바와 같이, N형 에피텍셜층(120')의 표면에서 다수의 P형 제1도전 영역(130')이 낱개의 셀 형태로 일정 거리 이격되어 형성되어 있고, 또한 상기 각각의 제1도전 영역(130')에는 N형 제2도전 영역(140')이 역시 셀 형태로 형성되어 있다. 또한, 상기 N형 에피텍셜층(120')의 표면에는 상기 P형 제1도전 영역(130')내에서 윈도우(151')를 갖도록 게이트 옥사이드(150') 및 게이트 폴리실리콘(160')이 일정 두께로 형성되어 있다. 물론, 도시되어 있지는 않지만 상기 게이트 폴리실리콘(160')은 게이트 패드라고 불리는 소자의 특정 부위에서 게이트 메탈이 연결되며, P형 제1도전 영역(130') 및 N형 제2도전 영역(140')에는 소스 메탈(180')이, 상기 N형 에피텔셜층(120') 아래(즉, N형 반도체 기판의 아래)에는 드레인 메탈이 형성된다. 이러한 구조의 클로즈드 셀 형태의 전력용 반도체 소자는 게이트 폴리실리콘(160')에 소정 전압이 인가되면 N형 제2도전 영역(140')과, N형 에피텍셜층(120') 사이인 P형 제1도전 영역(130')에 수평 채널이 형성됨으로써, 드레인에서 소스 방향으로 전류의 흐름이 가능해진다.
이러한 클로즈드 셀 형태의 반도체 소자는 P형 제1도전 영역(130')과 N형 에피텍셜층(120') 사이의 접합면(junction) 형태가 구면(sphere surface)과 비슷하기 때문에 활성 영역의 아발란치 브레이크 다운(Avalanche break-down) 전압이 낮아지 는 단점이 있다. 더욱이, 게이트 폴리실리콘(160')과 N형 에피텍셜층(120')(드레인쪽의 드리프트(drift) 영역)의 마주보는 영역이 넓어서 밀러 캐패시턴스(Miller capacitance)가 크고, 따라서 스위칭 속도가 낮을 뿐만 아니라 높은 dVDS/dt가 인가될 때 오동작이 일어나기 쉬운 단점이 있다.
계속해서, 스트라이프 형태의 전력용 반도체 소자는 도 2a 내지 도 2d에 도시된 바와 같이, N형 에피텍셜층(220')의 표면에서 다수의 P형 제1도전 영역(230')이 스트라이프 형태로 일정 거리 이격되어 형성되어 있고, 또한 각각의 P형 제1도전 영역(230')에는 N형 제2도전 영역(240')이 역시 스트라이프 형태로 일정 깊이 형성되어 있다. 또한, 상기 N형 에피텍셜층(220')의 표면에는 상기 P형 제1도전 영역(230')내에서 스트라이프 형태의 윈도우(251')를 갖도록 게이트 옥사이드(250') 및 게이트 폴리실리콘(260')이 일정 두께로 형성되어 있다. 물론, 도시되어 있지는 않지만 상기 게이트 폴리실리콘(260')은 게이트 패드라고 불리는 소자의 특정 부위에서 게이트 메탈이 연결되며, P형 제1도전 영역(230') 및 N형 제2도전 영역(240')에는 소스 메탈이, 상기 N형 에피텍셜층(220') 아래에는 드레인 메탈이 형성된다. 이러한 구조의 스트라이프 형태의 전력용 반도체 소자 역시 게이트에 소정 전압이 인가되면 N형 제2도전 영역(240')과, N형 에피텍셜층(220') 사이인 P형 제1도전 영역(230')에 수평 방향의 채널이 형성됨으로써, 드레인에서 소스 방향으로 전류의 흐름이 가능해진다.
이러한 스트라이프 형태의 전력용 반도체 소자는 P형 제1도전 영역(230')과 N형 에피텍셜층(220') 사이의 접합면(junction) 형태가 원통면(cylinder surface)과 비슷하기 때문에 활성 영역의 아발란치 브레이크 다운 전압을 높일 수 있고, 또한 게이트 폴리실리콘(260')과 N형 에피텍셜층(220')(드레인쪽의 드리프트 영역)의 마주보는 영역이 좁기 때문에 밀러 캐패시턴스가 작아 스위칭 속도가 빠른 장점이 있다. 또한 높은 dVDS/dt가 인가될 때 오동작이 일어날 가능성이 작기 때문에, 최근에는 이러한 스트라이프 형태의 전력용 반도체 소자가 주로 제조, 판매 및 이용되고 있다.
한편, 클로즈드 셀 형태의 경우에는 도 1a를 참조하여 볼 때 게이트 신호가 도면상 상하좌우의 모든 방향에서 제1도전 영역(130') 및 제2도전 영역(140')으로 모두 전달됨을 알 수 있다. 그런데, 스트라이프 형태의 경우에는 도 2a를 참조하여 볼 때 게이트 신호가 도면상 상하방향에서 폴리실리콘(260')으로 전달되는 구조이기 때문에, 소자 전체에서 부위에 따라 게이트 신호의 전달 속도와 게이트 드라이버 회로까지의 임피던스(impedance)에 편차가 많은 문제가 있다.
따라서, 상기 스트라이프 형태의 전력용 반도체 소자의 경우에는 도시되어 있지는 않지만, 반도체 소자의 중간 중간에 소스 메탈과 같은 재질로 다수의 게이트 폴리실리콘(260')을 연결하는 게이트 버스 라인을 만들어 주어야 하는 불편한 문제가 있다. 또한, 이와 같은 다수의 게이트 버스 라인으로 인해 그에 따른 면적 손실이 발생하고, 또한 소스 전류까지 원할하게 흐르지 못하게 됨으로써, 소자 특 성이 저하되는 문제가 있다.
한편, 이상의 설명은 주로 N형의 반도체 소자(즉, N-type MOSFET)에 대하여 설명하였으나, 이러한 문제는 P형의 반도체 소자(즉, P-type MOSFET)에서도 비슷하게 일어나므로 P형의 반도체 소자에 대한 구조 및 문제는 그 설명을 생략하기로 한다.
따라서, 본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 P형 제1도전 영역 영역이 스트라이프 형태로 형성되면서도 게이트 신호가 평면상 상하좌우 모든 방향에서 전달되어 게이트 신호 전달 속도 및 임피던스 편차가 작은 전력용 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 전기장(electric field) 집중 현상을 방지하는 동시에, 채널 폭이 넓어지도록 하여 드레인-소스간 저항(Rds(ON))을 감소시킬 수 있는 전력용 반도체 소자를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 전력용 반도체 소자는 도전 가능한 저농도 에피텍셜층과, 상기 에피텍셜층의 표면에 일정 간격 및 깊이를 가지며 직선 형태로 다수의 제1도전층이 형성되고, 상기 각 제1도전층의 끝단과 소정 거리 이격된 동시에 일정 간격을 가지며 직선 형태로 다수의 제2도전층이 형성된 제1도전 영역과, 상기 각각의 제1도전층 및 제2도전층에 채널이 형성될 수 있도록, 상기 제1,2도전층의 폭 및 깊이보다 작은 폭 및 깊이를 가지며 형성된 제2도전 영역과, 상기 에피텍셜층의 표면에 상기 각 제1도전층의 폭보다 작은 폭을 갖는 제1윈도우가 형성되고, 상기 제2도전층의 폭보다 작은 폭을 갖는 제2윈도우가 형성된 게이트 옥사이드와, 상기 게이트 옥사이드 위에 형성된 게이트 폴리실리콘을 포함한다.
여기서, 상기 에피텍셜층은 N-형 또는 P-형중 선택된 어느 하나일 수 있다.
또한, 상기 제1도전 영역은 P형 또는 N형중 선택된 어느 하나일 수 있다.
또한, 상기 제2도전 영역은 N형 또는 P형중 선택된 어느 하나일 수 있다.
또한, 상기 에피텍셜층의 하부에는 N형 또는 P형중 선택된 어느 하나의 반도체 기판이 위치되어 있고, 상기 N형 또는 P형 반도체 기판의 하면에는 드레인 메탈이 증착될 수 있다.
또한, 상기 게이트 옥사이드 및 게이트 폴리실리콘 표면에는 절연막이 형성되고, 상기 절연막을 통해 노출된 제1도전 영역 및 제2도전 영역에는 소스 메탈이 증착될 수 있다.
또한, 상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리게 마주보는 형태로 형성될 수 있다.
또한, 상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리는 동시에 상기 끝단이 서로 다른 일직선상에서 정렬될 수 있다.
또한, 상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리는 동시에 상기 끝단이 일직선상에서 모두 정렬될 수 있다.
또한, 상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리는 동시에 상기 끝 단이 일직선상에서 일정 길이 오버랩(over lap)될 수 있다.
또한, 상기 제1도전층과 제2도전층은 서로 엇갈리게 마주보는 끝단이 평면상 반원 형태로 형성될 수 있다.
또한, 상기 게이트 폴리실리콘은 제1윈도우 및 제2윈도우에 의해 평면상 "S"자 형태로 형성될 수 있다.
또한, 상기 제1윈도우 및 제2윈도우는 끝단이 서로 엇갈리게 마주보는 동시에 각각의 끝단이 서로 다른 일직선상에서 정렬될 수 있다.
또한, 상기 제1윈도우 및 제2윈도우는 끝단이 서로 엇갈리게 마주보는 동시에 상기 끝단이 일직선상에서 모두 정렬될 수 있다.
또한, 상기 제1윈도우 및 제2윈도우는 끝단이 서로 엇갈리게 마주보는 동시에 상기 끝단이 일직선상에서 일정 길이 오버랩(over lap)될 수 있다.
또한, 상기 에피텍셜층은 P++형 반도체 기판 위에 N+형 반도체 및 N-형 반도체가 순차적으로 성장되어 형성될 수 있다.
또한, 상기 에피텍셜층은 N++형 반도체 기판 위에 P+형 반도체 및 P-형 반도체가 순차적으로 성장되어 형성될 수 있다.
상기와 같이 하여 본 발명에 의한 전력용 반도체 소자는 제1도전 영역이 제1도전층과 제2도전층으로 구별되고, 상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리며 마주보는 형태를 함으로써, 게이트 신호가 평면상 모든 방향에서 전달된다. 따라서, 게이트 신호 전달 속도가 향상되고, 또한 외부 게이트 구동 회로까지의 임피던스 편차도 작게 된다.
또한, 본 발명에 의한 전력용 반도체 소자는 제1도전 영역을 중심으로 제2도전 영역과 에피텍셜층(드리프트 영역)의 상호 마주보는 영역이 비교적 일정하므로 전류가 특정 영역에 집중되지 않고 균일하여 소자의 열화 현상을 억제한다.
또한, 본 발명에 의한 전력용 반도체 소자는 채널 폭이 구형 접합면(sphere junction)과 게이트 옥사이드가 마주하는 부위에서 대략 1.5배 정도 더 커지기 때문에 전체적인 RDS(ON)이 작아지게 된다.
또한, 본 발명에 의한 전력용 반도체 소자는 게이트 폴리실리콘이 대략 "S"자 형태로 각 제1도전 영역 사이를 통과함으로써, 불필요한 게이트 버스 라인의 개수를 최소화할 수 있고, 이에 따라 면적 손실을 최소화하며 또한 소스 전류의 흐름도 개선할 수 있게 된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 3a를 참조하면 본 발명에 의한 전력용 반도체 소자의 일부 평면도가 도시되어 있고, 도 3b를 참조하면 5-5선 단면도가 도시되어 있으며, 도 3c를 참조하면 6-6선 단면도가 도시되어 있고, 도 3d를 참조하면, 소자의 반도체 영역 상층부만이 평면도로서 도시되어 있다.
도시된 바와 같이 본 발명에 의한 전력용 반도체 소자(100)는 에피텍셜층 (120)과, 상기 에피텍셜층(120)의 표면에 일정 간격을 가지며 형성된 다수의 제1도전 영역(130)과, 상기 각 제1도전 영역(130)에 형성된 제2도전 영역(140)과, 상기 각각의 제1도전 영역(130)에 윈도우가 형성되도록 에피텍셜층(120) 표면에 형성된 게이트 옥사이드(150)와, 상기 게이트 옥사이드(150) 위에 형성된 게이트 폴리실리콘(160)을 포함한다.
먼저 상기 에피텍셜층(120)은 도시되어 있지는 않지만 반도체 기판 위에 일정 두께로 형성되어 있다. 상기 반도체 기판은 고농도의 N형 또는 P형 불순물이 주입된 실리콘 기판일 수 있으며, 두께는 대략 50~400㎛ 정도일 수 있다. 또한, 상기 에피텍셜층(120)은 저농도의 N형 또는 P형 불순물이 주입된 실리콘층일수 있으며, 두께는 대략 3~150㎛ 정도일 수 있다.
상기 제1도전 영역(130)은 상기 에피텍셜층(120)의 표면에 일정 간격을 가지며 직선 형태로 형성된 다수의 제1도전층(131)과 제2도전층(132)으로 이루어져 있다. 좀더 구체적으로 설명하면, 상기 제1도전층(131)과 제2도전층(132)은 서로 같은 간격으로 배열된 동시에, 서로 엇갈리게 배열되어 있다. 즉, 제1도전층(131)이 갖는 피치의 중앙에 제2도전층(132)의 연장선이 위치되도록, 또는 제2도전층(132)이 갖는 피치의 중앙에 제1도전층(131)의 연장선이 위치되도록(즉, 제2도전층(132)은 제1도전층(131)이 갖는 피치에 대하여 대략 1/2씩 쉬프트(shift)됨) 되어 있다. 다른 말로, 어느 하나의 제1도전층(131)만 놓고 본다면 그 끝단의 양쪽 사선 방향에 각각 제2도전층(132)이 형성된 형태를 한다. 더욱이, 상기 제1도전층(131)과 제2도전층(132)은 끝단이 서로 엇갈리는 동시에, 상기 끝단이 가상의 직선(P) 상에 모두 정렬된다. 더욱이, 상기 제1도전층(131)과 제2도전층(132)은 서로 엇갈리게 마주보는 끝단이 평면상 반원 형태로 형성됨으로써, 소자 동작시 전류가 어느 한 영역으로 집중되지 않도록 되어 있다. 물론, 상기 제1도전층(131)과 제2도전층(132)은 끝단을 제외한 부분이 입체적으로 대략 반원통 형태를 하고, 또한 그 끝단은 대략 1/4 구체 형태를 한다.
더불어, 비록 도 3d에서는 상기 제1도전층(131)과 제2도전층(132)의 끝단이 공통의 가상 직선(P) 상에 정렬된 것으로 도시되어 있으나, 이외에도 상기 끝단은 서로 다른 두개의 가상 직선 상에 각각 정렬되거나(도시되지 않음), 또는 공통의 가상 직선(P)을 통과하여 서로 오버랩(over lap)되는 형태(도 5b 참조)로 정렬될 수도 있다.
이러한 제1도전층(131) 및 제2도전층(132)은 P형 또는 N형 불순물이 주입되어 형성될 수 있으며, 깊이는 대략 1~5㎛ 정도일 수 있으나, 이러한 수치로 본 발명을 한정하는 것은 아니다. 더욱이, 상기 제1도전층(131) 및 제2도전층(132)은 대략 중앙 부분은 고농도이고, 대략 그 둘레 부분은 상대적으로 저농도일 수 있다.
상기 제2도전 영역(140)은 상기 제1도전층(131) 및 제2도전층(132)에 각각 일정 깊이로 형성되어 있다. 물론, 상기 제2도전 영역(140)의 폭 및 깊이는 상기 제1도전층(131) 및 제2도전층(132)이 갖는 폭 및 깊이보다 작게 형성되어 있다.
또한, 이러한 제2도전 영역(140)은 고농도의 N형 또는 P형 불순물이 주입되어 형성될 수 있으며, 깊이는 대략 1㎛ 이하일 수 있지만, 이러한 수치로 본 발명을 한정하는 것은 아니다.
이러한 구조에 의해 상기 제2도전 영역(140)의 외주연인 제1도전 영역(130)의 표면에 캐리어(예를 들면, 전자)가 통과할 수 있는 채널이 형성될 수 있다.
상기 게이트 옥사이드(150)는 전체적으로 상기 에피텍셜층(120)의 표면에 형성되어 있으며, 이는 각 제1도전층(131)의 폭보다 작은 폭을 갖도록 제1윈도우(151a)가 형성되고, 또한 상기 제2도전층(132)의 폭보다 작은 폭을 갖는 제2윈도우(151b)가 형성되어 있다. 좀더 구체적으로, 상기 제1윈도우(151a)는 제1도전층(131)의 안쪽에 형성된 제2도전 영역(140)의 일부를 덮고, 또한 상기 제2윈도우(152b)는 제2도전층(132)의 안쪽에 형성된 제2도전 영역(140)의 일부를 덮는다. 이러한 게이트 옥사이드(150)는 대략 200~1000Å 정도의 두께로 형성될 수 있으나, 이러한 수치로 본 발명을 한정하는 것은 아니다.
상기 게이트 폴리실리콘(160)은 상기 게이트 옥사이드(150) 위에 형성되어 있다. 물론, 이러한 게이트 폴리실리콘(160) 역시 게이트 옥사이드(150) 위에만 형성됨으로써, 상기와 같은 제1윈도우(151a) 및 제2윈도우(151b)를 통하여 제2도전 영역(140)이 외측으로 노출된다. 더욱이, 이러한 게이트 폴리실리콘(160)은 게이트로 작용하도록 도전성 불순물(예를 들면, N형 또는 P형 불순물)이 도핑되어 있다.
한편, 상기 게이트 폴리실리콘(160)은 상기 제1윈도우(151a) 및 제2윈도우(151b)의 배열 모양에 의해 평면상 대략 "S"자 형태로 형성된다. 즉, 상기 제1도전층(131) 및 제2도전층(132)은 그 끝단이 동일한 하나의 가상 직선상에 정렬되지만, 그 위에 형성되는 제1윈도우(151a) 및 제2윈도우(151b)는 동일한 직선이 아닌 서로 다른 두 개의 가상 직선(P') 상에 끝단이 일치하기 때문이다. 다른 말로 하면, 상 기 제1윈도우(151a) 및 제2윈도우(151b) 사이로 게이트 폴리실리콘(160)이 지나가므로 대략 "S"형태를 한다.
더불어, 비록 도 3a에서는 상기 제1윈도우(151a) 및 제2윈도우(151b)의 끝단이 두개의 가상 직선(P')을 따라 각각 정렬된 것으로 도시되어 있으나, 이외에도 상기 끝단은 동일한 직선(P') 상에 각각 정렬되거나(도 5a 참조), 또는 공통의 가상 직선을 통과하여 서로 오버랩(over lap)되는 형태(도시되지 않음)로 정렬될 수도 있다.
더욱이, 상술한 도면에서는 제1도전 영역(130) 및 제2도전 영역(140)이 비록 작은 개수로 도시되어 있으나, 이러한 제1도전 영역(130) 및 제2도전 영역(140)은 수백에서 수십만개가 하나의 반도체 다이에 집적됨은 당연하다.
따라서, 본 발명은 종래와 같이 상하 방향으로 떨어진 게이트 폴리실리콘을 연결하기 위한 별도의 게이트 버스 라인없이 상술한 제1도전 영역(130) 즉, 제1도전층(131) 및 제2도전층(132)에 평면상 상하좌우 모든 방향에서 게이트 신호를 인가할 수 있게 된다. 즉, 평면상 제1도전층(131) 및 제2도전층(132) 사이로 대략 "S"자 형태로 게이트 폴리실리콘(160)이 지나가기 때문에, 각 제1도전층(131) 및 제2도전층(132)은 상하좌우 모든 방향에서 게이트 신호를 인가받을 수 있게 된다.
또한, 본 발명은 제2도전 영역(140)에서 제1도전 영역(130)(즉, 제1도전층(131) 또는 제2도전층(132))의 밖으로 보이는 에피텍셜층(120)(드리프트 영역)이 비교적 넓게 보이고, 또한 비교적 일정함으로 소자 동작시 전류 집중 현상이 없어진다. 더욱이, 제2도전 영역(140)의 바깥인 제1도전 영역(130)(즉, 제1도전층(131) 또는 제2도전층(132))의 표면에 형성된 채널폭도 끝단의 구형 접합면과 게이트 옥사이드가 마주보는 부분에서 원통형 접합면에 비해 대략 1.5배 커지기 때문에, 전체적인 RDS(ON) 또는 VCE(SAT)에서 유리해진다.
도 4를 참조하면, 본 발명에 의한 전력용 반도체 소자에서 소스 메탈 및 드레인 메탈이 형성된 상태가 단면도로서 도시되어 있으며, 이를 참조하여 소자의 작동 상태를 간단히 설명하기로 한다.
도시된 바와 같이 상면에 에피텍셜층(120)이 형성된 반도체 기판(110)의 하면에는 알루미늄 또는 그 등가 금속에 의해 드레인 메탈(190)이 형성되어 있다. 또한, 게이트 폴리실리콘(160)의 표면에는 절연막(170)이 일정 두께로 형성되어 있으며, 이는 상기 게이트 옥사이드(150) 및 게이트 폴리실리콘(160)의 측면도 덮는 상태로 되어 있다. 더불어, 상기 절연막(170)을 통해 노출되는 제2도전 영역(140)의 표면에는 알루미늄 또는 그 등가 금속에 의해 일정 두께의 소스 메탈(180)이 형성되어 있다. 물론, 이러한 소스 메탈(180)은 모든 제2도전 영역(140)을 함께 연결한다. 더욱이, 도면에는 도시되어 있지 않지만 상기 게이트 폴리실리콘(160)은 게이트 메탈이라고 불리는 소자의 특정 부위에서 연결되어 있다.
이러한 상태에서 상기 게이트 메탈(도시되지 않음)에 일정 값 이상의 전압을 인가하고, 또한 소스 메탈(180)과 드레인 메탈(190) 사이에도 전압을 인가하게 되면, 드레인 메탈(190)에서 소스 메탈(180)쪽으로 일정량의 전류가 흐르게 된다. 즉, 게이트 메탈에 인가된 전압으로 인하여 제2도전 영역(140)의 외측인 제1도전 영 역(130)의 표면에 채널이 형성됨으로써, 소스 메탈(180)로부터의 전자가 제2도전 영역(140), 제1도전 영역(130)에 형성된 채널, 에피텍셜층(120)(드리프트 영역) 및 반도체 기판(110)을 통하여 드레인 메탈(190)까지 흐르게 된다.
여기서, 상술한 설명 및 도면에서와 같이 반도체 소자가 N+형 반도체 기판, N-형 에피텍셜층, P형 제1도전 영역, N형 제2도전 영역으로 이루어진 것을 N형 MOSFET이라고도 하는데, 본 발명은 이러한 N형 MOSFET 외에도 P형 MOSFET에도 그대로 적용 가능하다. 즉, P형 반도체 기판, P-형 에피텍셜층, N형 제1도전 영역, P형 제2도전 영역으로 이루어진 P형 MOSFET에도 본 발명을 그대로 적용할 수 있다.
한편, 본 발명은 이러한 MOSFET외에도 IGBT에도 그대로 적용 가능하다.
즉, 본 발명은 도 6에 도시된 바와 같이 P+형 반도체 기판(110), N+형 에피텍셜층(121), N-형 에피텍셜층(122), P형 제1도전 영역(130), N형 제2도전 영역(140)을 포함하는 N 채널 IGBT에도 상술한 바와 같은 제1도전 영역 및 윈도우의 배열 형태가 그대로 적용될 수 있다.
더불어 본 발명은 도면에 도시되어 있지는 않지만 N+형 반도체 기판, P+형 에피텍셜층, P-형 에피텍셜층, N형 제1도전 영역, P형 제2도전 영역을 포함하는 P 채널 IGBT에도 상술한 바와 같은 제1도전 영역 및 윈도우의 배열 형태가 그대로 적용될 수 있다.
도 7a 내지 도 7d를 참조하면, 본 발명에 의한 전력용 반도체 소자의 제조 방법이 순차적으로 도시되어 있다.
먼저 도 7a에 도시된 바와 같이 반도체 기판(110) 위에 일정 두께의 에피텍 셜층(120)을 형성하고, 상기 에피텍셜층(120)에는 순차적으로 게이트 옥사이드(150) 및 게이트 폴리실리콘(160)을 일정 두께로 형성한다. 물론, 이러한 막 형성후에는 사진 식각 방법을 이용하여 대략 직선 형태로 다수의 윈도우(151a)를 형성하여, 에피텍셜층(120)의 표면이 외부로 노출되도록 한다. 이러한 윈도우(151a)의 평면적인 배열 형태는 아래에서 설명하기로 한다.
여기서, 상기 반도체 기판(110)은 고농도의 N형 불순물이 주입된 실리콘 기판일 수 있으며, 그 두께는 대략 50~400㎛ 정도일 수 있고, 또한, 상기 에피텍셜층(120)은 저농도의 N형 불순물이 주입된 실리콘일 수 있으며, 두께는 대략 3~150㎛ 정도일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이어서 도 7b에 도시된 바와 같이 상기 게이트 옥사이드(150) 및 게이트 폴리실리콘(160)의 에칭에 의해 형성된 윈도우는 크게 제1윈도우(151a)와 제2윈도우(151b)로 구별될 수 있다. 이러한 제1윈도우(151a) 및 제2윈도우(151b)는 대략 직선 형태로 다수가 형성될 수 있으며, 서로 엇갈리면서 마주보는 끝단은 평면상 대략 반원 형태로 형성된다. 또한, 상기 다수의 제1윈도우(151a)는 가상의 한 직선(P1)에 끝단이 모두 정렬되고, 또한 상기 다수의 제2윈도우(151b)도 또다른 가상의 다른 직선(P2)에 끝단이 모두 정렬된다. 더욱이, 상기 제1윈도우(151a) 및 제2윈도우(151b)는 각각 거의 같은 피치를 가지며 배열되는데, 상기 제1윈도우(151a)가 갖는 피치 중앙에 제2윈도우(151b)의 연장선이 대략 일치한다. 즉, 상기 제2윈도우(151b)는 제1윈도우(151a)가 갖는 피치의 대략 1/2씩 쉬프트되어 있다.
이어서 도 7c에 도시된 바와 같이, 상기 윈도우(151)를 통해 노출된 에피텍 셜층(120)에는 일정 깊이의 제1도전 영역(130) 및 제2도전 영역(140)을 순차적으로 형성한다. 예를 들어, 상기 제1도전 영역(130)은 윈도우(151)를 통해 셀프 얼라인(self-align) 기법으로 P형 불순물인 붕소(B) 등을 이온주입한 후, 대략 1100℃ 이상에서 열처리하여 형성한다. 더불어, 별도의 마스크를 써서 제1도전 영역(130)의 중앙 부위에 P형 불순물을 보강 이온 주입하여 차후 소스 메탈과 오믹 접촉이 되게 한다. 또한, 상기 제2도전 영역(140)은 N형 불순물인 비소(As) 등을 이온 주입한 후, 대략 900℃ 이상에서 열처리한다. 이러한 공정에 의해 상기 제1도전 영역(130)은 깊이가 대략 1~5㎛ 정도가 되도록 하고, 상기 제2도전 영역(140)은 깊이가 대략 1㎛ 이하가 되도록 한다.
이어서 도 7d에 도시된 바와 같이 절연막 형성 및 에칭후, 금속 증착 공정을 수행한다. 즉, 상기 게이트 폴리실리콘(160)의 상면 및 측면에 일정 두께의 절연막(170)을 형성하고, 상기 절연막(170)을 통해 노출된 제2도전 영역(140)에 알루미늄 또는 그 등가물을 이용하여 소스 메탈(180)을 형성한다. 또한, 반도체 기판(110)의 하면에도 바나듐 등의 금속을 이용하여 드레인 메탈(190)을 형성한다.
더욱이, 도시되어 있지는 않지만, 상기 게이트 폴리실리콘(160)에도 전압 인가를 위해 게이트 패드라고 불리우는 소자의 특정 부위에 알루미늄 또는 그 등가물을 이용하여 게이트 메탈을 형성한다. 이와 같이 완성된 전력용 반도체 소자(100)는 리드프레임 등에 탑재된 후, 와이어본딩 및 몰딩 공정을 통해서 하나의 반도체 패키지로 완성된다. 물론, 상기 드레인 메탈(190)은 직접 리드프레임의 다이 패들에 솔더 등에 의해 접속되고, 상기 소스 메탈(180) 및 게이트 메탈은 와이어에 의 해 리드프레임의 리드에 각각 본딩된다.
상술한 바와 같이 하여, 본 발명에 따른 전력용 반도체 소자는 제1도전 영역이 제1도전층과 제2도전층으로 구별되고, 상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리며 마주보는 형태를 함으로써, 게이트 신호가 평면상 모든 방향에서 전달된다. 따라서, 각각의 제1도전 영역에 대한 게이트 신호 전달 속도가 향상되고, 또한 외부 게이트 구동 회로까지의 임피던스 편차도 작아진다.
또한, 본 발명에 의한 전력용 반도체 소자는 제1도전 영역을 중심으로 제2도전 영역과 에피텍셜층(드리프트 영역)의 상호 마주보는 영역이 비교적 일정하므로 전류가 특정 영역에 집중되지 않고 균일하여 소자의 열화 현상이 억제된다.
또한, 본 발명에 의한 전력용 반도체 소자는 채널 폭이 구형 접합면(sphere junction)과 게이트 옥사이드가 마주하는 부위에서 대략 1.5배 정도 더 커지기 때문에 전체적인 RDS(ON)이 작아지게 된다.
또한, 본 발명에 의한 전력용 반도체 소자는 게이트 폴리실리콘이 대략 "S"자 형태로 각 제1도전 영역 사이를 통과함으로써, 게이트 버스 라인의 개수를 최소화할 수 있고, 이에 따라 면적 손실을 최소화하며 또한 소스 전류의 흐름도 개선할 수 있게 된다.
이상에서 설명한 것은 본 발명에 따른 전력용 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이 하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (17)

  1. 도전 가능한 저농도 에피텍셜층과,
    상기 에피텍셜층의 표면에 일정 간격 및 깊이를 가지며 직선 형태로 다수의 제1도전층이 형성되고, 상기 각 제1도전층의 끝단과 소정 거리 이격된 동시에 일정 간격을 가지며 직선 형태로 다수의 제2도전층이 형성된 제1도전 영역과,
    상기 각각의 제1도전층 및 제2도전층에 채널이 형성될 수 있도록, 상기 제1,2도전층의 폭 및 깊이보다 작은 폭 및 깊이를 가지며 형성된 제2도전 영역과,
    상기 에피텍셜층의 표면에 상기 각 제1도전층의 폭보다 작은 폭을 갖는 제1윈도우가 형성되고, 상기 제2도전층의 폭보다 작은 폭을 갖는 제2윈도우가 형성된 게이트 옥사이드와,
    상기 게이트 옥사이드 위에 형성된 게이트 폴리실리콘을 포함하고,
    상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리게 마주보는 형태로 형성된 것을 특징으로 하는 전력용 반도체 소자.
  2. 제 1 항에 있어서, 상기 에피텍셜층은 N-형 또는 P-형중 선택된 어느 하나인 것을 인 것을 특징으로 하는 전력용 반도체 소자.
  3. 제 1 항에 있어서, 상기 제1도전 영역은 P형 또는 N형중 선택된 어느 하나인 것을 특징으로 하는 전력용 반도체 소자.
  4. 제 1 항에 있어서, 상기 제2도전 영역은 N형 또는 P형중 선택된 어느 하나인 것을 특징으로 하는 전력용 반도체 소자.
  5. 제 1 항에 있어서, 상기 에피텍셜층의 하부에는 N형 또는 P형중 선택된 어느 하나의 반도체 기판이 위치되어 있고, 상기 N형 또는 P형 반도체 기판의 하면에는 드레인 메탈이 증착된 것을 특징으로 하는 전력용 반도체 소자.
  6. 제 1 항에 있어서, 상기 게이트 옥사이드 및 게이트 폴리실리콘 표면에는 절연막이 형성되고, 상기 절연막을 통해 노출된 제1도전 영역 및 제2도전 영역에는 소스 메탈이 증착된 것을 특징으로 하는 전력용 반도체 소자.
  7. 삭제
  8. 제 1 항에 있어서, 상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리게 마주보는 동시에 상기 끝단이 서로 다른 일직선상에서 정렬됨을 특징으로 하는 전력용 반도체 소자.
  9. 제 1 항에 있어서, 상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리게 마주보는 동시에 상기 끝단이 일직선상에서 모두 정렬됨을 특징으로 하는 전력용 반도체 소자.
  10. 제 1 항에 있어서, 상기 제1도전층과 제2도전층은 끝단이 서로 엇갈리게 마주보는 동시에 상기 끝단이 일직선상에서 일정 길이 오버랩(over lap)됨을 특징으로 하는 전력용 반도체 소자.
  11. 제 1 항에 있어서, 상기 제1도전층과 제2도전층은 서로 엇갈리게 마주보는 끝단이 평면상 반원 형태로 형성된 것을 특징으로 하는 전력용 반도체 소자.
  12. 제 1 항에 있어서, 상기 게이트 폴리실리콘은 제1윈도우 및 제2윈도우에 의해 평면상 "S"자 형태로 형성된 것을 특징으로 하는 전력용 반도체 소자.
  13. 제 1 항에 있어서, 상기 제1윈도우 및 제2윈도우는 끝단이 서로 엇갈리게 마주보는 동시에 각각의 끝단이 서로 다른 일직선상에서 정렬됨을 특징으로 하는 전력용 반도체 소자.
  14. 제 1 항에 있어서, 상기 제1윈도우 및 제2윈도우는 끝단이 서로 엇갈리게 마주보는 동시에 상기 끝단이 일직선상에서 모두 정렬됨을 특징으로 하는 전력용 반도체 소자.
  15. 제 1 항에 있어서, 상기 제1윈도우 및 제2윈도우는 끝단이 서로 엇갈리게 마 주보는 동시에 상기 끝단이 일직선상에서 일정 길이 오버랩(over lap)됨을 특징으로 하는 전력용 반도체 소자.
  16. 제 1 항에 있어서, 상기 에피텍셜층은 P++형 반도체 기판 위에 N+형 반도체 및 N-형 반도체가 순차적으로 성장되어 형성된 것을 특징으로 하는 전력용 반도체 소자.
  17. 제 1 항에 있어서, 상기 에피텍셜층은 N++형 반도체 기판 위에 P+형 반도체 및 P-형 반도체가 순차적으로 성장되어 형성된 것을 특징으로 하는 전력용 반도체 소자.
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