TW318964B - - Google Patents

Download PDF

Info

Publication number
TW318964B
TW318964B TW085111659A TW85111659A TW318964B TW 318964 B TW318964 B TW 318964B TW 085111659 A TW085111659 A TW 085111659A TW 85111659 A TW85111659 A TW 85111659A TW 318964 B TW318964 B TW 318964B
Authority
TW
Taiwan
Prior art keywords
cell
region
cells
layer
adjacent
Prior art date
Application number
TW085111659A
Other languages
English (en)
Original Assignee
Int Rectifier Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Int Rectifier Corp filed Critical Int Rectifier Corp
Application granted granted Critical
Publication of TW318964B publication Critical patent/TW318964B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/74Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1012Base regions of thyristors
    • H01L29/102Cathode base regions of thyristors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/74Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744Gate-turn-off devices
    • H01L29/745Gate-turn-off devices with turn-off by field effect
    • H01L29/7455Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thyristors (AREA)
  • Electronic Switches (AREA)

Description

經濟部中央標準局貝工消费合作社印装 018964 at ____------------ 、發明説明() ' 本發明係有關於一種具絶緣閘極的半導體間流* g1 其是一種藉高密度佈局以提高電流容量的基控的絶緣開 極的半導體閘流管,簡稱基控閘流管。 對於高電壓電力開關應用而言,絶緣閘極半導體rf 2; 管爲一項很引人入勝的設計。一般絶緣閘極半導體、閉^ 了 的操作原理包括允許開啓狀態電流流經半導體閉流* ^, 域,其可經由加到MOS結構的閘極加以關閉,該MOS=構 整合在半導體閘流管結構中,此一觀念的優點爲具有較低 的導通壓降,且易於控制。此種裝置結構的例子爲應用 MOS控制的半導體閘流管("MCT"),如V.A.K. Temple中所 提出之"MOS-Controlled Thyristors (MCTs)" ’ 見於 1984年 11月在舊金山所發表的IEEE Electron Device Meeting (IEDM) Technical Digest第282-285頁,及可用基極電阻控 制的半導體閘流管("BRT"),如M. Nandakumar等人在1991 年所發表的 Proceeding of the ISPES’ 第 138-141 頁’標題 爲"The Base Resistance Controlled Thyristor (BRT) : A New Mos Gated Power Thyristor"及美國專利申請案案號 5,381,023 ° 在MCT及BRT兩者中,Ρ通道M0SFET用於轉換半導體 閘流管電流至P+區域而關掉半導體閘流管。MCT具三層 之擴散結構,且關掉的P通道MOSFET整合於N射極區域, 而使得此一裝置很難製造。BRT具雙層擴散結構,且關閉 P通道MOSFET整合於1ST基極區域。 在MCT及BRT中的最大可控制電流主要由關掉 MOSFET的電阻決;^。爲了達到高度最大可控制電流密 度,必需要增加關掉的P通道密度。可經由減少與總晶胞 區域相關之N+射極區域的成份而達成此項設計。在習知技 術的BRT中,鎖住電流密度(Jlateh)視N+射極(LN++)的長度 而定,兩者間的關係爲: r J ^ 一 一' _ 2 "**~· latch (X pnp ^sh , phase ^ N + + ----------ft------tT------^ I (請先閱讀背面之注意事項再填寫本頁) 318964 A7 經濟部中央標準局員工消費合作社印製 B7歹、發明説明() 對於將鎖住的半導體閘流管結構,鎖住電流密度應 低於用於NPN電晶體的基極驅動電流密度,該NPN電晶體 可由該結構所供應。可經由考量崩潰電壓而決定P基極中 的電荷,及P基極(Psh,pbase)的薄板電阻,且薄板電阻値的 增加不會超過某一値。因此,爲了具有一較低的鎖住電流 密度,必需要增加射極的長度。此又增加了 N+射極的比 例,且降低與總晶胞區域面積相關之MOS通道的成份,因 此減低了最大可控制電流。所以只有犧牲可能的最大可控 制電流才能達成BRT結構中低鎖住電流。此一問題限制了 BRT結構所可達成的最大可控制電流。 所以,有必要提供一種裝置,此裝置具有下列功能: 1) 具高度的最大可控制電流密度; 2) 具低鎖住電流;以及 3) 易於在良好的製程控制之下加以製造。 本發明的目的係經由提供一絶緣閘極半導體閘流管 而達到上述目的,尤其是應用簡化高密度MOS通道的佈局 修改BRT,而產生高度可控制的電流能力。 尤有甚者,本發明由矽晶片形成,此矽晶片具有多個 相間隔的N++區胞及P+區胞,在晶片的上表面區域上形成 棋盤形式之分佈,.因此各N++區胞爲P+區胞中之一P+所包 圍。一對應的P·擴散層延伸於相鄰的N++區胞及P+區胞之 間,且與之連接。 N++區胞均包含一 N++射極區域,與P型區胞基極區域的 端邊相間隔而形成對應的通道。一多晶矽閘極配置在N++ 區胞之通道上方,且在相鄰N++區胞及P+區胞之間的間隔 之上方。 一陰極接點連接P+區域及N++射極區域(但不與P基極 區域相連接)。一接點連接底部P++層。P基極區域連接陰 極接點,其間只經由高電阻P_擴散。此使其可得到低鎖住 電流密度而不會增加N++射極長度。在此結構中的鎖住電 5 (請先閲讀背面之注意事項再填寫本頁)
、1T
R 本紙張尺度適用中國國家標準(CNS ) Α4規格(2Η)Χ297公釐)
I C ϋ/ 發明説明( 流爲: latch
V be pnp L Ν + ζ Ν + ρsh 高度ΐΐϋ/ϋ低的鎖住電流,且同時對此結構得到 Ρ+區明的側向導電實施例中,陰極接點連接 相ί u'i域ϋ關:系’第-及第二群 ί第ί癱Sif /+區域及n++射極區域的閘極在操作上 ^ θ 、相鄰p區域及n++射極區域形成反相位關係。 爲了防止在關掉期間所產生的電流冠,多個相 鄰的P+區胞配置在晶片的外圍。 ^本發明中’經由上述結構達到較高的MOS通道密 =,係因本發明之裝置的ρ基極區域不同於習知技術本 ,明的裝置只經由ρ-區域裝置陰極,其中該ρ·區域之電阻 爲MOS閘極電壓所調製。連接N++區胞及p+區胞的ρ·區域 當正偏壓加到閘極時將提供一較高的基極電阻。當一負偏 壓加到閘極時,P-區域提供一低電阻關閉電流路徑。在晶 胞間所如入的MOS閘極控制基極電阻可用於較小的尺寸 加以設計’而不會影響N++區胞的鎖住能力。 (請先閲讀背面之注意事項再填寫本頁) -訂 丨· 經濟部中央標準局貝工消费合作社印製 圖式之簡單説明 〆圖1爲沿圖2之分割線1-1所視之圖2的截面圖,且顯示 習知技術中的BRT裝置。 圖2爲圖1的頂視截面圖,其顯示習知技術之brt的區 胞佈局。 ^圖3爲圖1及2中習知技術BRT的等效電路圖 β 4A爲依據本發明製作之修改BRT結構的三維視 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公嫠)
◊会4B爲沿圖5中热么士,&彳、 J n r jw 〇 >4C示本發明的等效電路圖 V 圃 C ;国 >1 JV 》 ^8364 五、發明説明( 圖。 據本發明所製作之你、線4-4所示之截面圖,且顯示依 間跨有一 改的贿’且在N1胞及P+區胞之 改b R? im:: d顯示,本發日月製作之修 有一P-區域。 町师局,且在N區胞及P+區胞之間跨 ^6顯示本發明晶片之邊緣佈局。 狀態1^^。裝置模擬説明的本發明之單位區胞中的開啓 洞的ίΓίΓ。爲本發明之裝置之對應開啓狀態電子及電 j 9爲在侧向配置中所提供本發明裝置的截面圖。 射極ί 3 ί ί明實施例中而結構’其中閉極不與N++ 圖11爲圖10結構中的較佳佈局。 4 12爲本發明另一實施例之裝置的結構。 ^ 13爲圖12之結構的較佳佈局。 ^ 14爲本發明另一實施例之裝置的結構。 1 5爲圖14之結構的較佳佈局。 _16示新裝置結構中的渠道(trench)閘極實施例。 現在請參考圖卜其中示習知技術之BRT裝置之結構。 BRT包括寻一半導體閘流管區域,在半導體閘流管區域中 有一 P通道MOSFET4與其相鄰。尤其是,如圖1所示,在 包括N層10,一下層P++層12,及一上層N·外延層14。一提 供環形N++區域18及不含N++區域的P+區域20的P基極區域 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本耳} -訂. 經濟部中央標準局負工消费合作社印製 經濟部中央標準局貝工消費合作社印製 ^18964 1、發明説明() 在外延層14内擴散。 BRT爲與絶緣閘择雙極電晶體(IGBT)與四層Ρ-Ν-Ρ-Ν 相似的裝置。如同IGBT,基本上BRT係由雙擴散 MOS(DMOS)程序製造,且置於如圖2所示的區胞配置中。 但是,與IGBT不同,在BRT的上表面上只有一半的P區域 包括N++區域。BRT亦不同於IGBT,使用包括N++區域1 8 的P基極區域16之掺雜度較低,因此基極區域的電阻高於 BRT約一階(order)之大小(所以稱爲”基極電阻控制的半導 體閘流管)。如下文所説明者,此增加了半導體閘流管之 PNP電晶體的增益,且提升了鎖上功能(一般在IGBT中避 免此一現象)。 請持續參考圖1,N++區域18與P基極16之側向端呈向 内的控向間隔而形成N通道區域22。一多晶石夕層2 4霜苔通 道區域22,及N_外延層14之部位23,層14向上延伸至P基 極區域16及P基極區域20間的矽晶圓之頂表面。多晶矽層 24由矽晶圓的上表面經由閘極氧化物之薄層所隔間。一頂 金屬層28連接各N++區域18, P基極區域16及P+區域20至共 同陰極節點K。多晶矽閘極層24延伸至裝置的表面上,而 各晶胞包括一開口(對源極,形成體擴散而接觸),因此形 成連接閘極節點G1的共同閘極。一不可中斷金屬層30於 裝置的底面上而形成底面陽極A。 現請再參考圖2的頂視圖,由圖中可看P區域16的區胞 (含N++區域18之區胞)及P+區域20的區胞(不含N++區域18 的區胞)均配置成方形,且配置成不同的棋盤形式。但是 圖中顯示方形結構,BRT可爲其他多角形的結構,如八邊 形,可參見美國專利申請案案號5,381,025。 現在請參考圖3,其中示BRT裝置的等效電路。各含 N++區域18的BRT區胞包括N通道MOSFET32,一 PNP電晶 體34,一 NPN電晶體36及一電阻Rb(基極區域之電阻)。各 不含N++區域18的區胞包括一垂直一 PNP電晶體38。P通道 中的MOSFET4連接兩不同的區胞。 8 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------A,衣-------訂------A I r (請先閱讀背面之注意事項再填寫本頁) 經濟部中央搮準局貝工消費合作社印製 A7 B7 f、發明説明() … PNP電晶體34具由P++層12形成的射極,由N層10及N_ 外延層14形成的基極,及由P基極16形成的集極。PNP電 晶體38之射極爲P++層12所形成,其基極由N層10及N·外延 層14形成,且其S極由P+區域形成。P通道MOSFET4之源 極由P基極形成,其潙極由P+區減2〇彬成_,且其通道區域 由在多晶矽閘極24下的N++外延層14形成。 在圖1 -3之習知技術的BTR之操作中,當正電壓加到閘 極24時,N通道MOSFET32打開,允許半導體閘流管電流 流過圖1所示的裝置。在低電流準位時,此裝置顯示與IGBT 相似的特性。在此狀態中,保持電流側向流過P基極區域 16至射極的短路路徑(陰極),因此產生電壓降,此電譽降 前向偏壓射極-基極接點。在較南的電流準位處,此電壓 降足以使來自N++射極18的電子接點鎖住半導體閘流管。 決定基極電阻之射極的長度控制裝置的觸發及保留 電流,一當半導體閘流管鎖住時,可除去閘極偏壓,且在 陰極區域中應用低的前向落差而使開啓狀態的電流持續 流動。 、 關掉BRT4亦同時加上負偏壓至棚·極24,且打開在 漂移區域的表面P通道MOSFET4。電洞從半導體閘流管的 P基極區域16向連接陰極之相鄰P+區域20轉換。因此p通道 MOSFET4建立低電阻通道電流。此等於減低基極電阻 Rb,因此導致操作電流準位之上半導體閘流管保留電流上 升。在射極.基極接點處的前向偏壓降低,中斷再生動作, 且使半導體閘流管關掉。一當開始關掉後,在有限的時間 中,依據來自漂移區之微載體儲存電荷之移動而決定其衰 減率。 如上所述’在BRT中的最大可控制電流主要係依據打 開MOSFET通道的電阻再加以決定。本發明經由增加通道 密度而使骑掉P通道MOSFET4之開電阻達到最小。且係在 多晶矽閘極24下的某一區域中由連接p基極區域與p-區域 至P+陰極而完成。 ’ 9 本紙张尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁)
A 訂 經濟部中央標準局貝工消费合作社印裝 f、發明説明() 現在請參考圖4,其中示本發明修正BRT設計的截面, 其中(與圖1習知技術之結構)相似的元件以同一標示號碼 表示。在圖5中,如同習知技術的BRT,本發明之修正BRT 在N++區胞及P+方格之棋盤圖樣中具多區胞佈局。 有意義的是,不似圖1 -3之習知技術中的BRT ’在本發 明中P基極區域16與陰極射極28不相接觸;即本發明具一 固態N++區域40(在圖4, 5之實施例中的固體方格中),而 非爲陰極所接觸包園P基極一部份的環狀區域。在本發明 中,P+基極連接陰極,其間只經過一P-區域42,此區域42 之電阻爲MOS閘極所控制,如圖4及5中所示者。此使得區 胞的尺寸可較小,且達到高MOS通道密度。 在閘極耗乏P·區域42上予以正偏壓以達到高基極電 阻,且鎖住半導體閘流管。爲了關掉電晶體,在區胞間的 N-對角區域中亦形成電洞之反轉層。此減低了形成低電阻 路徑的基極電阻,該電阻路徑轉換電洞而使半導體閘流管 離開鎖存態。在此設計中,用於關掉P通道MOSFET的低 通道電阻產生可控制的高密度電流密度。 在晶粒的邊界區中,由於在半導體閘流管結構之開啓 狀態期間,由於載體電漿的側向分佈,而在關掉期間產生 高電流密度,此與MCT相似,如H. Lendenmann等的報告 "Approaching homogeneous switching of MCT device : Experiment and Simulation”,Proceeding of ISPSD,第 66 頁至70頁,.於1993年出版。結果,如圖6所示,本發明之 裝置的端區胞,最好均爲P+區胞以防止在關掉期間的電流 群(current crowding),因此對於較大的晶粒可達到較高的 可控制電流。 圖7示從本發明之裝置中模擬得到的開啓狀態電流線 路。由圖中可看到大部份的電流流過半導體閘流管區域, 而只有一小部份的電流流過PNP區域。圖8八及88示在該装 置中電子及電洞的濃度分佈。由圖中可看到在距裝置之表 面2“ m的深度處,整個N·漂移區域的導電度受到調製, 10 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇><297公I ) (請先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 五、發明説明() 且幾乎整個N-漂移區域最好用於使電流導通。 使用雙擴散DMOS處理製造本發明的裝置。第一罩用 於形成裝置的主動區。在50KeV於1.5el2crrr2的劑量下, 需要植入N增強之嶙。然後使用光阻罩而在於3〇KeV時, 植入5e 12cm·2的蝴劑量,而形成p-植入區域。此係在閘極 氧化物成長之後(50nm)執行。所形成的p區基極區域及p+ 區域經由在50KeV下植入2*1014/cm2的硼而自行與多晶 矽對齊。使用下一罩形成N++射極區域。此係在低溫氧化 物沉積’且使用第五罩而使接點窗口打開之後執行。然 後’沉積金屬(铭),且使用第六罩上圖樣。裝置沉積純化 金屬’且使用第七罩上圖樣。處理的最後階段包括背側基 體的研磨部位,且沉積背面金屬。 但是爲了簡化及便於説明起見,在本發明中使用方形 的區胞配置説明本發明,但須知,對於熟習本技術者,如 BRT及其他功率半導體裝置,本發明可使用多角形加以配 置。實際上,如上所述,裝置模擬顯示幾乎使用整個N漂 移區域作爲導引電流之用,甚至當N++射極只佔聲個主動 區域的50%時仍一樣。此意謂著n++的大小可更進一步降 低,而不需要增加電壓降,以增加p+區胞瘙域/通道密度, 進而增加最大可控制電流。一與美國專利申請號 5,008,725中提出的區胞類似的六角形區胞(此申請案乂内 容藉由拄明其申請資料而加入本申請案案中),各^^‘二區胞 爲六個Ρ+區胞所包園(Ρ+與Ν++區胞的比例爲3 : 1},此Ν++ 區胞將增加方形區胞設計中的停止電流密度。 在圖4及5的裝置中,一代表性的設計爲區胞間隙約 8微米,及一寬约3微米的聚合線《最好ρ+基極及ρ+區的 深度介於1.0至1.5微米之間,且Ν++區域的深度約〇 3微 米。 . 現在請參考圖9,圖中示圖4及5中之裝置的側而部 位,其中Ν_層114接收多個相間隔的ρ基極區域i丨丨至丨丨4, 遑些間隔區域分配在晶片的整個表面上,p+區域丨15,ιΐ6 11 F紙琅尺度適用中國國家標準(CNS ) A4規格(210X297公着) ----.---^---i 裝-------訂------( (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準扃身工消费合作社印«. 經濟部中央橾準局貝工消費合作社印裝 Α7 / B7 五、發明説明() 置於對應的P+基極區域111-112及113-114之間,且經由對 應的P-區域117-1 18及119-1 12加以連接。P+基極區域111 至114接收對應的N++源極區域121 -124。 如圖所示多晶矽閘極區段位在栅極氧化物層上,且用 於在P基極區域中形成通道的全部閘極均在端點G1處連 接在一起。同樣地,用於在P基極區域113中形成之通道的 多晶石夕閘極均在閘極G2處連接在一起。 第一鋁接點130放在p基極區域ill,112及接點N++區 域121,122和P+區域115的通道上方。經由適當的層間氧 化物形成多晶矽閘極中絶緣接點13 〇。同樣地,第二鋁接 點131位在P基極區域113及114及接點N++區域123,124和 P+區域116中表面的通道上方。 圖9之裝置的操作與圖4及5之裝置操作相類似。因 此’端點ΤΙ ’ T2對應圖4中的端點K及A。但是’在圖9中 電洞將侧向移動,例如在操作期間從p基極區域丨以向?基 極區域113及116移動。而且,栅極(31及G2呈反相關係, 而達成雙向的半導體閘流管動作β因此,打開圖9的裝置, 閘極G1爲負,且閘極G2爲正。爲了關掉該裝置,則令閘 極G1爲正,且閘極G2爲負。 在習知技術的BRT及上述本發明的實施例中,有一在 結構中本質存在的侧向ΡΝΡ電晶體,其中以ρ+基極作爲射 ,,Ν區域作爲基極,且ρ+陰極作爲集極。此侧向ρΝρ電 晶體驅動的基極爲來自Ν++射極的電子所提供。此侧向ΡΝρ 電晶體產生兩項並不必要的效應,其爲: 1) 用於ΝΡΝ電晶體之基極驅動並連部份增加在裝置中 的開始狀態之電壓降。 2) ^吏得載體極度渗入晶胞擴散之Ν-區域中。而在表面 之=區域中載體的濃度相當高,因此很難耗竭這些 電荷,而_無法使用MOS閘極形成反相ρ通道。囡此降 低了裝置的電流關閉能力。側向ΡΝρ電晶體的效應可 在如圖ίο所示的某些區域中從多閘極(p〇iy gate)中 (請先閲讀背面之注意事項再填寫本頁} -訂
經濟部中央標準局員工消費合作社印製 516964 ab77 五、發明説明() 向内帶入N++射極而降低。圖1 1示此結構之佈局。 圖12中示一更改的結構,其中經由一金屬條狀體N通 道DMOS而將P基極偏壓至一在開啓狀態的更高電壓。在 此結構中,在PNP電晶體之前NPN電晶體打開。應用一正 閘極電壓脈衝完成此開始動作。對閘極124加上正電壓而 使N通道DMOS打開,此DMOS連接P基極116經一金屬條 狀體(接點插座142)及N通道DMOS至陽極。當陽極電壓增 加時,P基極116的電位增加,且當P基極電壓變爲0.7V時, NPN電晶體打開,將電子注入N-漂移區域114。這些電子 使基極驅動PNP電晶體,動作PNP電晶體,結果鎖住半導 體閘流管。注意在此裝置的結構中,靠近MOS閘極之P基 極/N·漂移區域接點被反向偏壓,且沒有電流在此方向注 入0 由加入負閘極脈衝而形成連接P陰基極116至P+陰極 120的P通道MOSFET,因此關掉圖12的裝置。在MOS閘極 124之下缺乏多餘的載體將使得此結構中反轉P通道的形 成較容易。圖13示此種結構中的一可能之佈局。圖14及15 對應地顯示此結構及其佈局之更改例。 但是文中已應用特定實施例説明本發明,對於熟習本 技術者可對上述實施例進行多種變動(例如,如圖12所示 使用渠道栅極)。因此,最好本發明可不受上述特定説明 所限制,而僅受限於下列申請專利範圍。 (請先閲讀背面之注意事項再填寫本頁) 訂 成丨· 13 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. 4 6 Ο 5 1 3 ABCD
    經濟部中央揉準局男工消费合作社印«. 申請專利範圍 一種包括矽晶片的絶緣閘極半導體閘 一 P+型底層; 一 N型層,位在該底層上方; 一 N_層,位在該N+層上方; 複數個栢間隔的N++區胞,在該N-層之表面區域上面 呈對稱配置,該N++區胞均包括一N++射極區域,其配 置在一p型區胞基極區域之端邊内且與之相間隔,而 形成對應的通道; 複數個相間隔的P+區胞,在該N_層的表面區域上5 對稱分佈; "" 以及複數個P·擴散層’在相鄰的N++區胞及P+區胞之 間延伸。 V如申請專利範園第1項所述之包括矽晶片的絶緣閘極 半導體閘流管裝置,其中該N++區胞與p+區胞形成棋盤 散佈方式之配置,各該N++區胞爲該p+區胞之一^包 園,且由該P-擴散層之一相連接。 ^如申請專利範圍第2項所述之包括矽晶片的絶緣閘極 半導體閘流管裝置’更包括配置在該N++區胞之通道上 的閘極機構,且位在該相鄰N++區胞及p+區胞之間的間 隔之頂部。 ^如申請專利範圍第3項所述之包括矽晶片的絶緣閘極 半導體閘流管裝置,更包括一與該P區胞及該射極 區域相連接的陰極接點。 β如申請專利範圍第4項所述之包括矽晶片的絶緣閘極 半導體閘泥管裝置,更包括一與該底部Ρ++層相連接的 陽極接點。 私·^申請專利範圍第4項所述之包括矽晶片的絶緣閘極 半導體閘流管裝置,其中該陰極接點連接該ρ+區胞内 相鄰之區胞中的第一群及該Ν++射極區域,且更包括連 'V
    包含有 _ :Jki-- (請先閲讀背面之注意事項再填寫本頁) -訂— 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) 經濟部中央棣準局貝工消費合作社印製 A8 B8 C8 D8 六、申考十利範圍 接該P+區胞内相鄰之晶胞中的第二群及N++射極區 域,該陽極接點置於該晶片的頂端,且配置上與該陰 、極接點形成側向關係’該第一及第二群p+區胞及N++ 射極區域均在該閘極機構中具有分開的對應機構,該 第一群相鄰的P+區胞及N++射極區域中的該閘極機構 在操作上與該第二群相鄰的P+區胞及N++射極區域的 閘極機構形成反相位關係。 〆如申請專利範園第2項所述之包括矽晶片的絶緣閘極 半導體閘流管裝置’更包括多個相鄰的P+區此區 胞配置在該晶片的外圍。 一種包括矽晶片的絶緣閘極半導體閘流^^有: 一 P+型底層; Ά 一N型層,位在該底層上方; 一 N·層,位在該N+層上方; 複數個相間隔的N++區胞,在該N-層之表面區域上面 呈對稱配置,該N++區胞均包括一 N++射極區域,其配 置在一 P型區胞基極區域之端邊内且與之相間隔,而 形成對應的通道,該對應通道在該裝置的選擇區域 中; 複數個相間隔的P+區胞,在該N-層的表面區域上呈 對稱分佈; 以及複數個P·擴散層,在相鄰的N++區胞及區胞之 間延伸。 i如申請專利範圍第8項所述之包括石夕晶片的絶緣閘極 半導體閘流管裝置,其中該N++區胞與P+區胞形成棋盤 散佈方式之配置,其中各該N++區胞爲該p+區胞之二所 包圍,且由該P-擴散層之一相連接。 W 申請專利範圍第9項所述之包括矽晶片的絶緣間極 半導體閘流管裝置,更包括配置在該N++區胞之通道上 的閘極機構,且位在該相鄰N++區胞及p+區胞之間的間 衣紙張尺度適用中國國家標準(CNS ) A4規格(21〇χ297公釐) enem* 1^1^1 ^ —^n m^i a^in —^ϋ ^1J (請先閲讀背面之注意事項再填寫本f) A8 B8 C8 D8 經濟部中央揉準局貝工消費合作社印製 r、申請專利範圍 隔之頂部。 认如申請專利範圍第1 〇項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,更包括一與該P+區胞及該N++ 射極區域相連接的陰極接點。 β如申請專利範圍第丨〗項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,更包栝一與該底部P++層相連接 的陽極接點。 如申請專利範園第11項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,其中該陰極接點連接該P+區胞 内相鄰之區胞中的第一群及該N++射極區域,且更包括 連接該P+區胞内相鄰之區胞中的第二群及N++射極區 域,該陽極接點置於該晶片的頂端,且配置上與該陰 極接點形成側向關係,該第一及第二群P+區胞及N++ 射極區域均在該閘極機構中具有分開的對應機構,該 第一群相鄰的P+區胞及N++射極區域中的該閘極機構 在操作上與該第二群相鄰的P+區胞及N++射極區域的 閘極機構形成反相位關係。 /如申請專利範圍第9項所述之包括矽晶片的絶緣閘極 半導體閘流管裝置,更包括多個相鄰的P+辱袭,此區 胞配置在該晶片的外園。 / 一種包括矽晶片的絶緣閘極半導體有: 一P+型底層;一N型層,位在該底; 一N-層, 位在該N+層上方;複數個相間隔的半導體閘流管區 胞,在該N-層的表面區域上形成對稱之分佈,該半導 體閘流管區胞均勻配置在P型晶胞基極區域之端邊内 且與之相間隔的N++射極區域,該半導體閘流管區胞 更包括一 N++源極區,此N++源極區經一接點插座而與p 型基極短路,且與P型基極的一端相間隔而形成對廣 的通道;以及複數個相間隔的P+區胞,在該N-層的1 面區域上形成對應之分佈。 如申請專利範園第.1 5項所述之包括矽晶片的絶緣 閘 (請先閲讀背面之注意事項再填寫本頁) 裝 訂---- 16 — A8 B8 C8 D8 經濟部中央樣準局員工消费合作社印製 •、申請專利範圍 極半導體閘流管裝置,其中該半導體閘流管區胞與p+ 區胞形成棋盤散佈方式之''配置,其中各該半導體閘流 管晶胞爲該P+區胞之一所包圍,且由該P·擴散層之一 相連接。 /如申請專利範圍第16項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,更包括配置在該半導體閘流管 區胞之通道上的閘極機構,且位在該相鄰半導體閘流 管區胞及P+區胞之間的間隔之頂部。 i如申請專利範圍第17項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,更包括一與該P+區胞及該N++ 射極區域相連接的陰極接點。 ΐϋ申請專利範園第18項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,更包括一與該底部ρ++層相連接 的陽極接.點。 乂.如申請專利範圍第1 8項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,其中該陰極接點連接該Ρ+區胞 内相鄰之晶胞中的第一群及該Ν++射極區域,且更包括 連接該Ρ+區胞内相鄰之區胞中的第二群及Ν++射極區 域,該陽極接點置於該晶片的頂端,且配置上與該陰 極接點形成側向關係,該第一及第二群ρ+區胞及Ν++ 射極區域均在該閘極機構中具有分開的對應機構,咳 第一群相鄰的Ρ +區胞及Ν++射極區域中的^閘極機^ 在操作上與該第二群相鄰的Ρ+區胞及Ν++射極區域的 閘極機構形成反相位關係》 — 如申請專利範圍第16項所述之包括矽晶片的絶緣 極半導體閘流管裝置,更包括多個相鄰的Ρ+區胞,此 區胞配置在該晶片的外園。 一壁_包括矽晶片的絶緣閘極半導體 一 ρ+型底層;一 Ν型層,位在該底層1方;一比層 =在,Ν+層上方;複數個相間隔的半導體閘流管 胞’在該Ν-層的表面區域上形成對稱之分佈,該半導
    (請先聞讀背面之注意事項再填寫本頁) 、裝 訂---- 17 A8 B8 C8 D8 申請專利範圍 體閘流管區巧均句配置在P型區胞基極區域之端邊内 且與之相間隔的N++射極區域;複數個相間隔的p+區胞 在該N-層的表面區域上呈對稱分佈,該p+區胞包括一 N++源極區域,與P型基極的端邊相間隔而形成對應的 通道,其中該N++源極區域經由一電位漂移金屬帶 連接該P型基極區域。 、 " 乂.如申請專利範圍第22項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,其中該半導體閘流管晶胞與1>+ 區胞形成棋盤散佈方式之配置,其中各該半導體閘流 管晶胞爲該P+區胞之一所包圍,且由該p-擴散層之一 相連接。 2^·如申請專利範圍第23項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,更包括配置在該半導體閉流管 區胞之通道上的閘極機構,且位在該相鄰半導體閘流 管區胞及p+區胞之間的間隔之頂部。 a 乂.如申請專利範圍第24項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置’更包括一與該Ρ+區胞及該Ν++ 射極區域相連接的陰極接點。 如申請專利範園第25項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置’更包括一與該底部ρ++層相連接 的陽極接點。 胃 經濟部十央標準局貝工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 如申請專利範圍第25項所述之包括矽晶片的絶緣閉 極半導體閘流管裝置,其中該陰極接點連接該Ρ+區胞 内相鄰之晶胞中的第一群及該Ν++射極區域,且更包括 連接該Ρ+區胞内相鄰之區胞中的第二群及Ν++射極區 域’该陽極接點置於該晶片的頂端,且配置上與該陰 極接點形成侧向關係’該第一及弟二群ρ+區胞及Ν++ 射極區域均在該閘箍機構中具有分開的對應機構,該 第一群相鄰的Ρ+區胞及Ν++射極區域中的該閘極機 在操作上與該第二群相鄰的削及“ 閘極機構形成反相位關係。 本紙張尺度適用中國國家標準(CNS ) Α4現格(210X297公嫠) 經濟部中央橾準局貝工消費合作社印裝 318864 六、申請專利範圍 2/如申請專利範圍第23項所述之包括矽晶片的絶緣閘 極半導體閘流管裝置,更包括多個相鄰的P+區胞,此 區胞配置在該晶片的外圍。 本紙張尺度適用中國國家標準(CNS ) Μ規格(210X297公釐) -----!m---/ 装------訂-- (請先閲讀背面之注意事項再填寫本頁)
TW085111659A 1995-09-26 1996-09-24 TW318964B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/533,768 US5793066A (en) 1995-09-26 1995-09-26 Base resistance controlled thyristor structure with high-density layout for increased current capacity

Publications (1)

Publication Number Publication Date
TW318964B true TW318964B (zh) 1997-11-01

Family

ID=24127372

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085111659A TW318964B (zh) 1995-09-26 1996-09-24

Country Status (8)

Country Link
US (1) US5793066A (zh)
JP (1) JPH09116134A (zh)
DE (1) DE19638381A1 (zh)
FR (1) FR2739224A1 (zh)
GB (1) GB2305777A (zh)
IT (1) IT1285221B1 (zh)
SG (1) SG47177A1 (zh)
TW (1) TW318964B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271061B1 (en) 1997-12-03 2001-08-07 Stmicroelectronics S.R.L. Fabrication of insulated gate bipolar devices
US7327541B1 (en) 1998-06-19 2008-02-05 National Semiconductor Corporation Operation of dual-directional electrostatic discharge protection device
US6365924B1 (en) * 1998-06-19 2002-04-02 National Semiconductor Corporation Dual direction over-voltage and over-current IC protection device and its cell structure
US6859074B2 (en) * 2001-01-09 2005-02-22 Broadcom Corporation I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off
US7138836B2 (en) * 2001-12-03 2006-11-21 Broadcom Corporation Hot carrier injection suppression circuit
JP4176564B2 (ja) * 2003-06-23 2008-11-05 株式会社東芝 ウェハ移載装置及びこれを用いた半導体装置の製造方法
KR100709396B1 (ko) * 2005-02-14 2007-04-18 주식회사 케이이씨 전력용 반도체 소자
US8693148B2 (en) 2009-01-08 2014-04-08 Micron Technology, Inc. Over-limit electrical condition protection circuits for integrated circuits
FR2974685A1 (fr) * 2011-04-27 2012-11-02 St Microelectronics Sa Dispositif semi-conducteur de protection contres des décharges électrostatiques, en particulier du type modèle composant charge (cdm)
US8611058B2 (en) 2011-08-23 2013-12-17 Micron Technology, Inc. Combination ESD protection circuits and methods
US8724268B2 (en) 2011-08-30 2014-05-13 Micron Technology, Inc. Over-limit electrical condition protection circuits and methods
EP2761661B1 (en) * 2011-09-29 2021-04-28 Pakal Technologies, Inc. Mct device with base-width-determined latching and non-latching states
CN107564959B (zh) * 2017-08-30 2020-10-27 电子科技大学 一种mos栅控晶闸管及其制作方法
CN108054207A (zh) * 2017-12-11 2018-05-18 电子科技大学 一种双沟道mos栅控晶闸管及其制造方法
CN113437135B (zh) * 2021-06-25 2022-04-08 电子科技大学 一种压控型发射极关断晶闸管器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5936832B2 (ja) * 1978-03-14 1984-09-06 株式会社日立製作所 半導体スイッチング素子
EP0331892B1 (de) * 1988-03-10 1992-04-01 Asea Brown Boveri Ag Mos-gesteuerter Thyristor (MCT)
JPH04284669A (ja) * 1991-03-14 1992-10-09 Fuji Electric Co Ltd 絶縁ゲート制御サイリスタ
US5198687A (en) * 1992-07-23 1993-03-30 Baliga Bantval J Base resistance controlled thyristor with single-polarity turn-on and turn-off control
JPH06204463A (ja) * 1993-01-04 1994-07-22 Toyota Autom Loom Works Ltd 半導体装置
US5444272A (en) * 1994-07-28 1995-08-22 International Rectifier Corporation Three-terminal thyristor with single MOS-gate controlled characteristics

Also Published As

Publication number Publication date
ITMI961965A1 (it) 1998-03-25
IT1285221B1 (it) 1998-06-03
SG47177A1 (en) 1998-03-20
US5793066A (en) 1998-08-11
JPH09116134A (ja) 1997-05-02
FR2739224A1 (fr) 1997-03-28
DE19638381A1 (de) 1997-06-12
GB2305777A (en) 1997-04-16
GB9619451D0 (en) 1996-10-30

Similar Documents

Publication Publication Date Title
TW318964B (zh)
US5702961A (en) Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby
JP3004077B2 (ja) 非常に深い濃度増加領域を備えたパワートランジスタデバイス
EP0990268B1 (en) Latch-up free power mos-bipolar transistor
KR0143459B1 (ko) 모오스 게이트형 전력 트랜지스터
US5554862A (en) Power semiconductor device
TWI427801B (zh) 一種帶有高基體-汲極擊穿和嵌入式雪崩箝位二極體的橫向超接面元件
JP3413250B2 (ja) 半導体装置及びその製造方法
KR100451450B1 (ko) 바디 영역내에 트렌치 형상의 게이트-전극 및 추가 고도핑 층을 갖는 전계 효과 트랜지스터
JPH06510400A (ja) プラチナでのライフタイム制御を有するigbtの製法とその装置
US4809047A (en) Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short
CN109713037A (zh) 一种绝缘栅双极性晶体管器件及其制备方法
TW201515218A (zh) 雙溝槽閘極絕緣閘雙極電晶體結構
JP2003529209A (ja) トレンチ二重拡散金属酸化膜半導体トランジスタ構造体
JPH05198816A (ja) 半導体装置
TW201944494A (zh) 金屬氧化物半導體閘極式裝置之單元佈線及製造技術之強化
Zhang et al. A U-shaped channel SOI-LIGBT with dual trenches
CN106684073B (zh) Fet-双极晶体管组合
CN105895671A (zh) 超低功耗半导体功率器件及制备方法
US5728593A (en) Power insulated-gate transistor having three terminals and a manufacturing method thereof
Deng et al. A snapback-free reverse conducting insulated-gate bipolar transistor with discontinuous field-stop layer
WO2018000223A1 (zh) 一种绝缘栅双极型晶体管结构及其制造方法
JPH04312977A (ja) 半導体装置
CN109256423B (zh) 一种氧化槽交替隔离型绝缘栅双极晶体管及其制备方法
TW552709B (en) High-speed lateral bipolar device in SOI process and method thereof