JPS62150780A - たて形ｍｏｓｆｅｔ - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は電力制御等に使用される半導体素子、￥ｊにた
て形ＭＯ８ＦＫＴに関する。
て形ＭＯ８ＦＫＴに関する。
たて形ＭＯ３ＦＦ、Ｔの一種である絶縁ゲート形バイポ
ーラトランジスタあるいは工ＧＴ％ Ｃ０ＭＦＥＴ等と
呼ばれている半導体素子は、電力用ＭＯ８ＦＥｉＴの高
速性、制御の容易性等の性質と、サイリスタ等のバイポ
ーラ素子の低ＯＮ抵抗性等の性質を合せ持つ素子として
注目されている。
ーラトランジスタあるいは工ＧＴ％ Ｃ０ＭＦＥＴ等と
呼ばれている半導体素子は、電力用ＭＯ８ＦＥｉＴの高
速性、制御の容易性等の性質と、サイリスタ等のバイポ
ーラ素子の低ＯＮ抵抗性等の性質を合せ持つ素子として
注目されている。
第４図ａ、 ｂは従来の絶縁ゲート形バイポーラトラ
ンジスタの構造例を示すもので、第４図ａは素子の平面
図の一部、第４図すは第４図ａのＡ −Ａ′線に沿う断
面図であり、第４図ａでは電極およびゲート酸化膜は省
略しである。図において１は正孔を注入するためのｐ＋
アノード領域、３はｎ−ドレイン領域、５はｐ基体領域
、６はｎ＋ソース領噴、７はゲート酸化膜、９はゲート
電極で、ドレイン領域３、基体領域５、ソース領域６、
ゲート酸化膜７、ゲート電極９で構成されるたて形ＭＯ
８ＦＥＴＩＣｐ＋アノード領域１を付加した構造になっ
ている。４はラッチアップ防止用の低抵抗ｐ＋領領域２
は薄いｎ＋バッファ領域でＯＦＦ時のパンチスルーを防
止するために設けられている。領域４とソース領域６と
はカソード電極８で短絡されており、アノード領域１、
ドレイン領域３、領域４、基体領域５、ソース領域６に
よりエミッタ短絡形サイリスタと同様の構造を持ってお
り、このサイリスタがラッチアップすることにより素子
の最大電流が制限される。なお第４図では４個のセルが
示されているが、実際の素子ではこのセルが多数並列に
接続されている。
ンジスタの構造例を示すもので、第４図ａは素子の平面
図の一部、第４図すは第４図ａのＡ −Ａ′線に沿う断
面図であり、第４図ａでは電極およびゲート酸化膜は省
略しである。図において１は正孔を注入するためのｐ＋
アノード領域、３はｎ−ドレイン領域、５はｐ基体領域
、６はｎ＋ソース領噴、７はゲート酸化膜、９はゲート
電極で、ドレイン領域３、基体領域５、ソース領域６、
ゲート酸化膜７、ゲート電極９で構成されるたて形ＭＯ
８ＦＥＴＩＣｐ＋アノード領域１を付加した構造になっ
ている。４はラッチアップ防止用の低抵抗ｐ＋領領域２
は薄いｎ＋バッファ領域でＯＦＦ時のパンチスルーを防
止するために設けられている。領域４とソース領域６と
はカソード電極８で短絡されており、アノード領域１、
ドレイン領域３、領域４、基体領域５、ソース領域６に
よりエミッタ短絡形サイリスタと同様の構造を持ってお
り、このサイリスタがラッチアップすることにより素子
の最大電流が制限される。なお第４図では４個のセルが
示されているが、実際の素子ではこのセルが多数並列に
接続されている。
上述の素子の動作を説明すると次のとおりである。すな
わち、順方向阻止時はＭＯＳＦＥＴが導通していないた
め低抵抗ｐ＋領領域、ｐ基体領域５およびｎ−ドレイン
領域３のｐｎ接合が逆方向バイアスされ電流は流れない
。このときゲート電極９にゲートしきい値以上の正電圧
を印加すると、ｐ基体領域５の表面にｎ形反転層が形成
されてＭＯＳＦＥＴが導通し、ｎ−ドレイン領域３に電
子が注入される。このためｎ−ドレイン領域６にｎ＋バ
ッファ領域２全通してｐ＋アノード領域１から正孔が注
入され、ｎ−ドレイン領域ろの電子および正孔密度は熱
平衡より非常に高くなるいわゆる伝導度変調が生じＯＮ
抵抗は非常に低い値となる。
わち、順方向阻止時はＭＯＳＦＥＴが導通していないた
め低抵抗ｐ＋領領域、ｐ基体領域５およびｎ−ドレイン
領域３のｐｎ接合が逆方向バイアスされ電流は流れない
。このときゲート電極９にゲートしきい値以上の正電圧
を印加すると、ｐ基体領域５の表面にｎ形反転層が形成
されてＭＯＳＦＥＴが導通し、ｎ−ドレイン領域３に電
子が注入される。このためｎ−ドレイン領域６にｎ＋バ
ッファ領域２全通してｐ＋アノード領域１から正孔が注
入され、ｎ−ドレイン領域ろの電子および正孔密度は熱
平衡より非常に高くなるいわゆる伝導度変調が生じＯＮ
抵抗は非常に低い値となる。
次にゲート電極９の正電圧を取り去るとｎ−ドレイン領
域３への電子の注入が停止し、ｎ−ドレイン領域３の電
子密度は減少すると共にｐ＋アノード領域１からの正孔
の注入も減少し、素子は再度ＯＦＦする。
域３への電子の注入が停止し、ｎ−ドレイン領域３の電
子密度は減少すると共にｐ＋アノード領域１からの正孔
の注入も減少し、素子は再度ＯＦＦする。
第５図は第４図の低抵抗ｐ＋領領域を設ける理由を説明
するためこの低抵抗ｐ＋領領域がない場合を示し、第４
図と同等部分には同符号が付しである。１１はｎ＋ンー
ス領域６からｐ基体領域５の表面の反転層を通りｎ−ド
レイン領域３へ流れる電子の流れ、１２は電子による引
力のため電子の流れにできるだけ近いパスを通って流れ
る正孔の流れを示す。正孔はＭＯＳＦＥＴのチャネル部
ではゲート電極９の正の電位のために電子の流れのすぐ
下を流れ、ｎ＋ソース領域６の存在する部分ではｎ＋ソ
ース領域６とｐ基体領域５との間のビルトインポテンシ
ャルのためｎ＋ソース領域６に流入できず、ｐ基体領域
５のｎ＋ソース領域６に接している部分付近を流れ、カ
ソード電極８に流入する。１３はこの正孔が流れる領域
の抵抗で、電流が増加するとこの抵抗によりＭＯ８Ｆ］
ＩＧＴのチャネル側のｎ＋ソース領域６とｐ基体領域５
の −境界１５におけるｐ基体領域側の電位が上昇する
。
するためこの低抵抗ｐ＋領領域がない場合を示し、第４
図と同等部分には同符号が付しである。１１はｎ＋ンー
ス領域６からｐ基体領域５の表面の反転層を通りｎ−ド
レイン領域３へ流れる電子の流れ、１２は電子による引
力のため電子の流れにできるだけ近いパスを通って流れ
る正孔の流れを示す。正孔はＭＯＳＦＥＴのチャネル部
ではゲート電極９の正の電位のために電子の流れのすぐ
下を流れ、ｎ＋ソース領域６の存在する部分ではｎ＋ソ
ース領域６とｐ基体領域５との間のビルトインポテンシ
ャルのためｎ＋ソース領域６に流入できず、ｐ基体領域
５のｎ＋ソース領域６に接している部分付近を流れ、カ
ソード電極８に流入する。１３はこの正孔が流れる領域
の抵抗で、電流が増加するとこの抵抗によりＭＯ８Ｆ］
ＩＧＴのチャネル側のｎ＋ソース領域６とｐ基体領域５
の −境界１５におけるｐ基体領域側の電位が上昇する
。
一方ｎ＋ソース領域６は電子の流れ１１によって境界１
５における電位が上昇するが、ｎ＋ ソース領域乙の抵
抗が低いためその値は小さい。この電位の差がｎ＋ソー
ス領域６とｐ基体領域５との間のビルトインポテンシャ
ルに近付くと、ｎ＋ソース領域６からｐ基体領域５に電
子が注入され、ｐ＋アノード領戟５、ｎ−ドレイン領域
３、ｐ基体領域５、ｎ＋ソース領域６で構成されるサイ
リスタがラッチアップする。このため電流はもはやＭＯ
Ｓゲートでは制御不能となる。第４図におけ込ｐ＋領＠
４はｐ基体領域５の抵抗１３を低下させ、ラッチアップ
が発生する電流値を増加させることにより大きな電流ま
でＭＯＳゲート電圧で−ｊ御可能とするためのものであ
る。第６図は第４図すのＭＯＳゲート付近の拡大図で、
ｐ＋領域４はＭＯ６ＦＦ：Ｔのチャネル部にできるだけ
近い位置１６まで達している。これは高抵抗のｐ基体領
域５ρ長さをできるだけ短くすることにより境界１５に
おけるｐ基体領域５の電位の上昇を少なくするためであ
る。
５における電位が上昇するが、ｎ＋ ソース領域乙の抵
抗が低いためその値は小さい。この電位の差がｎ＋ソー
ス領域６とｐ基体領域５との間のビルトインポテンシャ
ルに近付くと、ｎ＋ソース領域６からｐ基体領域５に電
子が注入され、ｐ＋アノード領戟５、ｎ−ドレイン領域
３、ｐ基体領域５、ｎ＋ソース領域６で構成されるサイ
リスタがラッチアップする。このため電流はもはやＭＯ
Ｓゲートでは制御不能となる。第４図におけ込ｐ＋領＠
４はｐ基体領域５の抵抗１３を低下させ、ラッチアップ
が発生する電流値を増加させることにより大きな電流ま
でＭＯＳゲート電圧で−ｊ御可能とするためのものであ
る。第６図は第４図すのＭＯＳゲート付近の拡大図で、
ｐ＋領域４はＭＯ６ＦＦ：Ｔのチャネル部にできるだけ
近い位置１６まで達している。これは高抵抗のｐ基体領
域５ρ長さをできるだけ短くすることにより境界１５に
おけるｐ基体領域５の電位の上昇を少なくするためであ
る。
もし高濃度のｐ＋領域４が破線で示す位ｔｌｔ１６まで
広がりＭＯＳＦＥＴのチャネル部まで達すると、ＭＯＳ
ＦＥＴのゲートしきい値が増大し、電流を制御するため
にゲート電極９に非常に高い電圧を印加する必要が生じ
る。しかも現実にはゲート電圧はゲート酸化膜の耐圧で
制限されるため、ＭＯＳチャネル部をＯＮすることが不
可能になる場合も考えられる。したがってｐ＋領戟４は
ＭＯＳＦＥＴのチャネル部にできるだけ近くしかもチャ
ネル部までとどかない位置まで達することが望ましい。
広がりＭＯＳＦＥＴのチャネル部まで達すると、ＭＯＳ
ＦＥＴのゲートしきい値が増大し、電流を制御するため
にゲート電極９に非常に高い電圧を印加する必要が生じ
る。しかも現実にはゲート電圧はゲート酸化膜の耐圧で
制限されるため、ＭＯＳチャネル部をＯＮすることが不
可能になる場合も考えられる。したがってｐ＋領戟４は
ＭＯＳＦＥＴのチャネル部にできるだけ近くしかもチャ
ネル部までとどかない位置まで達することが望ましい。
・しかしながら、第４図に示す従来の構造では、第７図
に示すように、ｌ領域４の拡散のばらつき（ａの場合〕
や、マスクのずれ（ｂの場合）等があると、正孔密度の
高いｐ＋領領域直列に接続されるため低しきい値のチャ
ネル部が大幅に減少する。このためｐ＋領域４は十分余
裕をもって設計する必要があり、現実にはｐ＋領域４と
ＭＯ８ＦＫＴチャネル部との距離をあまり小さくするこ
と力；できない。したがってラッチアップをおこさず制
御可能な電流値をあまり増大させることができない。
に示すように、ｌ領域４の拡散のばらつき（ａの場合〕
や、マスクのずれ（ｂの場合）等があると、正孔密度の
高いｐ＋領領域直列に接続されるため低しきい値のチャ
ネル部が大幅に減少する。このためｐ＋領域４は十分余
裕をもって設計する必要があり、現実にはｐ＋領域４と
ＭＯ８ＦＫＴチャネル部との距離をあまり小さくするこ
と力；できない。したがってラッチアップをおこさず制
御可能な電流値をあまり増大させることができない。
なお第４図において、ｐ＋＋域４は直接ｎ−ドレイン領
域３に接しているが、この部分での電子による電流は小
さく、したがって正孔密度も低いため、ｎ−ドレイン領
域３からｐ＋＋域４に直接流れ込む正孔の量は非常に少
なく、あまりラッチアンプする電流を増加させる役割を
果さない。
域３に接しているが、この部分での電子による電流は小
さく、したがって正孔密度も低いため、ｎ−ドレイン領
域３からｐ＋＋域４に直接流れ込む正孔の量は非常に少
なく、あまりラッチアンプする電流を増加させる役割を
果さない。
本発明は、寄生サイリスタのラッチアップを防止して大
電流をゲートにより面制御可能とし、低抵抗領域と他の
部分とのマスクのずれ、拡散のばらつき等が生じた場合
にも低しきい値のチャネル部を持つゲート長が大幅に減
少することのない素子を提供すること？目的とする。
電流をゲートにより面制御可能とし、低抵抗領域と他の
部分とのマスクのずれ、拡散のばらつき等が生じた場合
にも低しきい値のチャネル部を持つゲート長が大幅に減
少することのない素子を提供すること？目的とする。
本発明は、ソース領域、基体領域、ドレイン領域、ドレ
イン領域と直列に接続されドレイン領域と逆の導電形を
有する領域、およびドレイン領域の電流密度の大きな領
域と接するように形成した低抵抗の領域とを備えること
により、ソース領域、基体領域、ドレイン領域、および
ドレイン領域に接続された領域によって構成される寄生
サイリスタのラッチアップを防止するとともに、低抵抗
の領域の位置ずれが生じた場合でも低しきい値のチャネ
ル部が大幅に減少しないようにしたものである。
イン領域と直列に接続されドレイン領域と逆の導電形を
有する領域、およびドレイン領域の電流密度の大きな領
域と接するように形成した低抵抗の領域とを備えること
により、ソース領域、基体領域、ドレイン領域、および
ドレイン領域に接続された領域によって構成される寄生
サイリスタのラッチアップを防止するとともに、低抵抗
の領域の位置ずれが生じた場合でも低しきい値のチャネ
ル部が大幅に減少しないようにしたものである。
次に本発明の実施例を図面について説明する。
第１図ａは本発明の実施列の平面図、第１図すは第１図
ａのＡ−Ａ″線に沿う断面図、第１図Ｃは第１図ａのＢ
−Ｂ″線に沿う断面図で、第４図と同等部分には同符号
が付しである。なお第１図ａにおいてゲート酸化膜およ
び電極は省略されている。
ａのＡ−Ａ″線に沿う断面図、第１図Ｃは第１図ａのＢ
−Ｂ″線に沿う断面図で、第４図と同等部分には同符号
が付しである。なお第１図ａにおいてゲート酸化膜およ
び電極は省略されている。
第４図の従来のものと異なる点は、低抵抗ｐ＋領−４が
ｎ＋ソース領域６の下および中心部になく、第１図ａで
わかるように４つのｎ＋ソース領１２Ｉｌ！乙に囲まれ
た部分でｐ基体領域５にオーバラップした場所に位置し
ていることである。この低抵抗ｐ＋領戟４はカソード電
極８によってｎ＋ソース領域６と接続されており、等価
回路的にはエミッタ短絡形サイリスタとＭＯＳＦＥＴと
を組み合せた構造で、第４図の例と同等である。しかし
ながら第１図の本発明実施例では低抵抗ｐ＋領領域がｎ
−ドレイン３と接している位置が第４図の従来例と比較
してＭＯＳＦＥＴのチャネルに近く電子の電流密度の高
い、したがって正孔密度の高い部分にあるため、多くの
正孔がこのｐ＋領峨４に流入する。このためＭＯＳＦＥ
Ｔのチャネル部の下を流れる正孔電流は減少し、ｐ基体
領域５とｎ＋ソース領域６におけるｐ基体項域５・−の
電位上昇は減少する。したがってサイリスタがラッチア
ップする’Ｉｔｍ値が増加し、ＭＯＳゲートによって制
御可能な電流の最大値が増加する。また本実施例の、浦
浩ではＤ” 領域４と他の部分のマスクのずれ、拡散の
ばらつき等でｐ＋碩職域３位置が第２図の破線で示すよ
うにずれた場合でも、ＭＯＳＦＥＴのチャネル長を減少
させる割合が少なく、素子の電流密度をあまり低下させ
ない。
ｎ＋ソース領域６の下および中心部になく、第１図ａで
わかるように４つのｎ＋ソース領１２Ｉｌ！乙に囲まれ
た部分でｐ基体領域５にオーバラップした場所に位置し
ていることである。この低抵抗ｐ＋領戟４はカソード電
極８によってｎ＋ソース領域６と接続されており、等価
回路的にはエミッタ短絡形サイリスタとＭＯＳＦＥＴと
を組み合せた構造で、第４図の例と同等である。しかし
ながら第１図の本発明実施例では低抵抗ｐ＋領領域がｎ
−ドレイン３と接している位置が第４図の従来例と比較
してＭＯＳＦＥＴのチャネルに近く電子の電流密度の高
い、したがって正孔密度の高い部分にあるため、多くの
正孔がこのｐ＋領峨４に流入する。このためＭＯＳＦＥ
Ｔのチャネル部の下を流れる正孔電流は減少し、ｐ基体
領域５とｎ＋ソース領域６におけるｐ基体項域５・−の
電位上昇は減少する。したがってサイリスタがラッチア
ップする’Ｉｔｍ値が増加し、ＭＯＳゲートによって制
御可能な電流の最大値が増加する。また本実施例の、浦
浩ではＤ” 領域４と他の部分のマスクのずれ、拡散の
ばらつき等でｐ＋碩職域３位置が第２図の破線で示すよ
うにずれた場合でも、ＭＯＳＦＥＴのチャネル長を減少
させる割合が少なく、素子の電流密度をあまり低下させ
ない。
第３図ａは本発明の異なる実施例の平面図、第６図すは
第３図ａのＡ−Ａ’線に沿う断面図、第３図Ｃは第３図
ａのＢ−Ｂ″線に沿う断面図で、第１図と同等部分には
同符号を付しである。この実施例が第１図のものと異な
っている点は、ｐ＋領械４をｐ基体領域５と接しない状
態ですべて連結したら・ヒである。この実施例では電子
電流密度が高く、したがって正孔密度がさらに高いＭＯ
Ｓチャネル部に沿った位置にｐ＋領戒が存在するため、
さらに多くの正孔がｐ＋領峨４に流入する。このためさ
らに高い電ｍＶで寄生サイリスタのラッチアップを発生
させることな（ＭＯＳゲートによって制御可能となるも
のである。
第３図ａのＡ−Ａ’線に沿う断面図、第３図Ｃは第３図
ａのＢ−Ｂ″線に沿う断面図で、第１図と同等部分には
同符号を付しである。この実施例が第１図のものと異な
っている点は、ｐ＋領械４をｐ基体領域５と接しない状
態ですべて連結したら・ヒである。この実施例では電子
電流密度が高く、したがって正孔密度がさらに高いＭＯ
Ｓチャネル部に沿った位置にｐ＋領戒が存在するため、
さらに多くの正孔がｐ＋領峨４に流入する。このためさ
らに高い電ｍＶで寄生サイリスタのラッチアップを発生
させることな（ＭＯＳゲートによって制御可能となるも
のである。
本発明によれば、低抵抗の頭１２ｊ！金ＭＯ８ＦＫＴの
ドレイン領域の電流密度の高い領域に直接接する構造と
したため、寄生サイリスタがランチアップする電流が増
加し、大電流までゲート電圧で制御可能となり、また低
抵抗の領域の位置がずれた場合にも低しきい値を持つチ
ャネルのゲート長を大幅に減少させることがないから、
素子のばらつきが少なく歩留りを向上させることができ
る。
ドレイン領域の電流密度の高い領域に直接接する構造と
したため、寄生サイリスタがランチアップする電流が増
加し、大電流までゲート電圧で制御可能となり、また低
抵抗の領域の位置がずれた場合にも低しきい値を持つチ
ャネルのゲート長を大幅に減少させることがないから、
素子のばらつきが少なく歩留りを向上させることができ
る。
面図、第２図は第１図ａの低抵抗の領域の位置がずれた
状標の部分平面図、第３図ａは本発明の異なる実施例の
平面図、第３図す、 ｃは第３図ａのそれぞれＡ −
Ａ’線％ Ｂ−Ｂ’線に沿う断面図、第４図ａは従来の
ものの平面図、第４図すは第４図ａのＡ−Ａ’線に沿う
断面図、第５図、第６図は従来のものの作用を説明する
ためのそれぞれ断面図、第７図ａ、 ｂは従来のもの
の低抵抗の領域の位置がずれた状態の異なる例の部分平
面図である。 １・・・ｐ＋アノード領或、 ３・・ｎ−ドレイン領域
、４・・・低抵抗ｐ＋領領域５・・・基体領域、６・・
・ソース領域。 ５・−°Ｌ （６１１８）代理人プ「理士富村 −１・８立５、′Ｐ 第３区 党４図 （α） 鬼５図
状標の部分平面図、第３図ａは本発明の異なる実施例の
平面図、第３図す、 ｃは第３図ａのそれぞれＡ −
Ａ’線％ Ｂ−Ｂ’線に沿う断面図、第４図ａは従来の
ものの平面図、第４図すは第４図ａのＡ−Ａ’線に沿う
断面図、第５図、第６図は従来のものの作用を説明する
ためのそれぞれ断面図、第７図ａ、 ｂは従来のもの
の低抵抗の領域の位置がずれた状態の異なる例の部分平
面図である。 １・・・ｐ＋アノード領或、 ３・・ｎ−ドレイン領域
、４・・・低抵抗ｐ＋領領域５・・・基体領域、６・・
・ソース領域。 ５・−°Ｌ （６１１８）代理人プ「理士富村 −１・８立５、′Ｐ 第３区 党４図 （α） 鬼５図
Claims (1)
- １）ソース領域、基体領域、ドレイン領域、ドレイン領
域と直列に接続されドレイン領域と逆の導電形を有する
領域、およびドレイン領域の電流密度の大きな領域と接
するように形成した低抵抗の領域とを備えたことを特徴
とするたて形ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29514585A JPS62150780A (ja) | 1985-12-24 | 1985-12-24 | たて形ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29514585A JPS62150780A (ja) | 1985-12-24 | 1985-12-24 | たて形ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150780A true JPS62150780A (ja) | 1987-07-04 |
Family
ID=17816853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29514585A Pending JPS62150780A (ja) | 1985-12-24 | 1985-12-24 | たて形ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150780A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0536668A2 (en) * | 1991-10-07 | 1993-04-14 | Nippondenso Co., Ltd. | Vertical semiconductor device |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
-
1985
- 1985-12-24 JP JP29514585A patent/JPS62150780A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| EP0536668A2 (en) * | 1991-10-07 | 1993-04-14 | Nippondenso Co., Ltd. | Vertical semiconductor device |
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