DE112011102263T5 - Halbleitervorrichtung - Google Patents

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Hiromitsu Tanabe
Kenji Kouno
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Abstract

W3 ≥ ((k2·(Dτ)1/2)2 – L12)^(1/2). W2 ≥ L1/K1/2 wobei K ≥ 2. W2 – W1 ≥ 10 μm. L1 bezeichnet eine Dicke einer Driftschicht (1). D bezeichnet einen Trägerdiffusionskoeffizienten. τ bezeichnet eine Trägerlebensdauer. k1 bezeichnet einen ersten Parameter, der von einem IGBT (100) und einer FWD (200) abhängt. k2 bezeichnet einen zweiten Parameter, der von einer Wannenschicht abhängt. K bezeichnet einen Wert, der durch Multiplizieren des ersten Parameters k1 mit einem Verhältnis einer Snapback-Spannung zu einem eingebauten Potenzial zwischen der Wannenschicht und der Driftschicht (1) berechnet wird. W1 bezeichnet einen Abstand von einer Grenze zwischen einem Kathodenbereich (3) und einem Kollektorbereich (2) zu einer Position, bei der ein umfangsbereichsseitiges Ende der Wannenschicht auf eine Rückseite der Driftschicht projiziert ist. W2 bezeichnet einen Abstand von einer Grenze zwischen dem IGBT und der FWD in einem Basisbereich (4) zu dem umfangsbereichsseitigen Ende der Quellenschicht. W3 bezeichnet einen Abstand von der Grenze zwischen dem Kathodenbereich und dem Kollektorbereich zu einer Position, bei der eine Grenze zwischen dem Basisbereich und der Quellenschicht auf die Rückseite projiziert ist.

Description

  • QUERVERWEIS AUF BETREFFENDE ANMELDUNG
  • Diese Anmeldung basiert auf der japanischen Patentanmeldung Nr. 2010-151235 , die am 1. Juli 2010 eingereicht wurde, und der japanischen Patentanmeldung Nr. 2011-139567 , die am 23. Juni 2011 eingereicht wurde, so dass deren Inhalte hiermit durch Bezugnahme darauf enthalten sind.
  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem Bipolartransistor mit isoliertem Gate (im Folgenden auch als IGBT bezeichnet), der als ein Schaltelement dient, und einer Freilaufdiode (im Folgenden auch als FWD bezeichnet), die in einem Chip integriert sind.
  • STAND DER TECHNIK
  • In der Vergangenheit wurde eine Halbleitervorrichtung, die einen IGBT, der als ein Schaltelement dient, und eine FWD aufweist, die in einem Chip integriert sind, in einer Inverterschaltung oder Ähnlichem verwendet, die eine Gleich-nach-Wechselstromwandlung durchführt. Die Gleich-nach-Wechselstromwandlung wird durch Einschalten und Ausschalten des IGBT durchgeführt. Wenn der IGBT ausgeschaltet ist, wird ein Strom, der in eine Last (beispielsweise einen Motor) fließt, durch die FWD zurückgeführt.
  • In einer FWD, die in einer derartigen Halbleitervorrichtung verwendet wird, ist eine Eigenschaft bzw. Kennlinie eines Vorwärtsstromes If in Bezug auf eine Vorwärtsspannung Vf (im Folgenden als Vf-If-Eigenschaft bzw. -kennlinie bezeichnet) in dem Fall, in dem der IGBT ausgeschaltet bleibt, linear. Die Vf-If-Kennlinie weist jedoch zu dem Zeitpunkt, zu dem der IGBT eingeschaltet ist, aufgrund eines Effektes einer Snapback-Spannung (Zurückschnappspannnung) einen nichtlinearen Bereich auf. 6 ist ein Diagramm, das die Vf-If-Kennlinie der FWD zeigt. Wie es in der Zeichnung gezeigt ist, schwankt die Vorwärtsspannung Vf, wenn der IGBT eingeschaltet ist, im Vergleich zu einem Fall, in dem der IGBT ausgeschaltet ist. Außerdem gibt es einen Bereich, in dem Snapback-Spannung erzeugt wird. Daher wird keine Linearität erzielt.
  • Insbesondere kann unter der Annahme, dass eine Halbleitervorrichtung einen IGBT und eine FWD aufweist, die in einem Chip ausgebildet sind, ein Ersatzschaltbild für den Fall, in dem der IGBT eingeschaltet ist, wie in 7 gezeigt dargestellt werden. Das heißt, es sind ein Kanalwiderstand Ra eines IGBT 100 und ein Innenwiderstand Rb eines Kanals zu einem pn-Übergang (einem unteren Teil einer tiefen Wannenschicht 13 vom p-Typ) einer FWD 200, die mit der tiefen Wannenschicht 13 vom p-Typ und einer Driftschicht 1 vom n–-Typ aufgebaut ist, parallel zu der FWD 200 geschaltet. Außerdem sind ein Innenwiderstand Rc der Driftschicht 1 vom n–-Typ in dem unteren Teil der tiefen Wannenschicht 13 vom p-Typ und ein Innenwiderstand Rd einer Feldstoppschicht 1a (im Folgenden als FS bezeichnet) in Serie zu dem Kanalwiderstand Ra und dem Innenwiderstand Rb geschaltet. Bei dieser Art von Schaltung fließt, wenn der IGBT 100 eingeschaltet ist, aufgrund eines kleinen Innenwiderstands Rb ein Strom zu dem Kanal des IGBT 100 anstatt zu der Diode. Daher tritt keine Leitfähigkeitsmodulation auf, so dass sich die Vorwärtsspannung Vf erhöhen kann.
  • Daher wird in der Halbleitervorrichtung, die den IGBT 100 und die FWD 200 enthält, eine Gate-Steuerung derart durchgeführt, dass keine Gate-Spannung während eines Betriebs der FWD 200 an den IGBT 100 angelegt wird. Um den Betrieb der FWD 200 zu bestimmen, wird eine Diodenerfassung durchgeführt. Für eine genaue Erfassung ist eine lineare Vf-If-Kennlinie notwendig. Daher besteht die Notwendigkeit, die Diodenerfassung durch Vermeiden eines nichtlinearen Bereiches, der für die Snapback-Spannung empfänglich ist, durchzuführen. Das heißt, die Erfassung kann nur in einem Bereich durchgeführt werden, in dem die Vorwärtsspannung Vf groß ist.
  • Das Patentdokument 1 schlägt ein Verfahren zum Verringern einer Erhöhung von Vf durch Erhöhen der Breite eines Basisbereiches 4 vom p-Typ, der keine Gate-Struktur aufweist, vor.
  • DOKUMENT DES STANDS DER TECHNIK
  • PATENTDOKUMENT
    • Patentdokument 1: JP-A-2008-53648
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Wenn jedoch ein Bereich, der als die FWD 200 dient, verbreitert wird, verringert sich der Bereich des IGBT 100. Dieses führt zu dem Problem, dass sich die Durchlassverlustleistung des IGBT 100 erhöht.
  • Im Hinblick dessen ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zum Verringern einer Durchlassverlustleistung eines IGBT zu schaffen, wobei gleichzeitig die Linearität der Vf-If-Kennlinie einer FWD verbessert wird.
  • Um die obige Aufgabe zu lösen, werden ein Abstand W1, ein Abstand W2 und ein Abstand W3 jeweils derart festgelegt, dass Folgendes gilt: W3 ≥ ((k2·(Dτ)1/2)2 – L12)^(1/2), W2 ≥ L1/K1/2, wobei K ≥ 2,5 und W2 – W1 ≥ 10 μm gilt. Der Abstand W1 bezeichnet auf eine Rückseite einer Driftschicht projiziert einen Abstand von einer Grenze zwischen einem Kathodenbereich und einem Kollektorbereich zu einem umfangsbereichsseitiges Ende einer tiefen Wannenschicht. Der Abstand W2 bezeichnet einen Abstand von einer Grenze zwischen einem Bipolartransistor mit isoliertem Gate und einer Freilaufdiode (200) in einem Basisbereich zu dem umfangsbereichsseitigen Ende der tiefen Wannenschicht. Der Abstand W3 bezeichnet auf die Rückseite der Driftschicht projiziert einen Abstand von der Grenze zwischen dem Kathodenbereich und dem Kollektorbereich zu einer Grenze zwischen dem Basisbereich und der tiefen Wannenschicht. L1 bezeichnet eine Dicke der Driftschicht. D bezeichnet einen Trägerdiffusionskoeffizienten in der Driftschicht. τ bezeichnet eine Trägerlebensdauer. k1 bezeichnet einen ersten Parameter, der von Strukturen des Bipolartransistors mit isoliertem Gate und der Freilaufdiode abhängt. k2 bezeichnet einen zweiten Parameter, der von einer Struktur der tiefen Wannenschicht abhängt. K bezeichnet einen Wert, der durch Multiplizieren des ersten Parameters k1 mit einem Verhältnis einer Snapback-Spannung (VSB) zu einem eingebauten Potenzial (VAK(th)) zwischen der tiefen Wannenschicht und der Driftschicht berechnet wird.
  • Wie es oben beschrieben wurde, werden der Abstand W1, der Abstand W2 und der Abstand W3 derart festgelegt, dass die obigen drei Formeln erfüllt sind. Bei einem derartigen Ansatz können die Löcher, die von einem Abschnitt der tiefen Wannenschicht in der Nähe der Außenkante eines Zellenbereiches injiziert werden, erreichen, während eine Verringerung der Toleranz der FWD aufgrund einer Erhöhung der Menge an Löchern, die von der tiefen Wannenschicht 13 vom p-Typ injiziert werden und die auftreten, wenn die tiefe Wannenschicht als eine Anode dient, verringert wird. Somit kann eine Verringerung des Bereiches, der im Wesentlichen als eine Anode dient, verringert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Ausführungsform ist es vorteilhaft, wenn die Abstände W1 bis W3 derart festgelegt werden, dass Folgendes erfüllt ist: W3 = ((k2·(Dτ)1/2)2 – L12)^(1/2), W2 = L1/K1/2, und W2 – W1 = 10 μm.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung kann die vorliegende Erfindung für eine Halbleitervorrichtung verwendet werden, bei der eine Feldstoppschicht eines ersten Leitungstyps, deren Verunreinigungskonzentration größer als diejenige einer Driftschicht ist, auf der Rückseite der Driftschicht des ersten Leitungstyps in einem Zellenbereich und einem Umfangsbereich angeordnet ist und ein Kollektorbereich und ein Kathodenbereich auf dem Oberflächenteil in der Feldstoppschicht ausgebildet sind.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird die vorliegende Erfindung vorzugsweise für eine Halbleitervorrichtung verwendet, die eine Grabengatestruktur aufweist, bei der mehrere Gräben, die jeweils eine Längsrichtung aufweisen, einen Basisbereich durchdringen und mit einem vorbestimmten Intervall angeordnet sind, enthalten sind und ein Gateisolierfilm und eine Gateelektrode in jedem Graben ausgebildet sind.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung werden sogar an einem Ende der Gate-Struktur in der Längsrichtung der Abstand W1, der Abstand W2 und der Abstand W3 derart festgelegt, dass Folgendes gilt: W3 ≥ ((k2·(Dτ)1/2)2 – L12)^(1/2), W2 ≥ L1/K1/2, mit K ≥ 2,5 und W2 – W1 ≥ 10 μm.
  • Bei einem derartigen Ansatz können sogar an dem Ende einer Gate-Struktur in der Längsrichtung die Löcher, die von dem Abschnitt der tiefen Wannenschicht in der Nähe der Außenkante des Zellenbereiches injiziert werden, erreichen, während eine Verringerung der Toleranz der FWD aufgrund einer Erhöhung der Menge an Löchern, die von der tiefen Wannenschicht 13 vom p-Typ injiziert werden und die auftreten, wenn die tiefe Wannenschicht als eine Anode dient, verringert wird. Somit kann eine Verringerung des Bereiches, der im Wesentlichen als eine Anode dient, verringert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist die Gate-Struktur mehrere Gate-Strukturen auf. Der Emitterbereich ist in mindestens einem Bereich zwischen den Gate-Strukturen nicht ausgebildet, so dass ein erster Bereich und ein zweiter Bereich definiert werden. Der Emitterbereich ist in dem ersten Bereich ausgebildet, so dass der erste Bereich als der IGBT dient. Der Emitterbereich ist nicht in dem zweiten Bereich ausgebildet, so dass der zweite Bereich als die FWD dient. Ein Abschnitt, der den IGBT umgibt, ist als ein dritter Bereich definiert, der als die FWD dient. Der erste Bereich und der zweite Bereich weisen jeweils eine Längsrichtung parallel zu der Längsrichtung der Gate-Struktur auf.
  • Wie es oben erwähnt wurde, wird der Bereich, der bei Ausübung einer Gatespannung als die FWD dient, vergrößert, da der zweite Bereich als die FWD dient, so dass eine Snapback-Spannung verringert werden kann.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist es vorteilhaft, wenn die Breite des zweiten Bereiches 20 μm oder mehr beträgt. Wenn die Breite des zweiten Bereiches 20 μm oder mehr beträgt, kann eine Durchlassspannung der FWD verringert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist der Kathodenbereich eine Längsrichtung parallel zu der Längsrichtung des ersten Bereiches auf und erstreckt sich jenseits eines Endes des ersten Bereiches in der Längsrichtung. Der Kathodenbereich ist in der Längsrichtung unterteilt.
  • Bei einer derartigen Struktur kann ein IGBT, der mit dem Kollektorbereich zwischen den Teil-Kathodenbereichen ausgebildet ist, eine IGBT-Tätigkeit durchführen, so dass ein Strom fließt und sich die Stromdichte erhöht. Dementsprechend können IGBTs in anderen Abschnitten eine IGBT-Tätigkeit durchführen. Dieses macht es möglich, eine Snapback-Spannung des IGBT zu verringern. Somit können sowohl eine Verringerung der Snapback-Spannung aufgrund einer Vergrößerung des Bereiches der FWD als auch eine Verringerung der Snapback-Spannung aufgrund einer Erleichterung der IGBT-Tätigkeit erzielt werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist der erste Bereich in der Längsrichtung unterteilt. In diesem Fall kann ein Bereich zwischen den ersten Teil-Bereichen mit dem Basisbereich gefüllt werden, um als die FWD zu dienen. Bei einem derartigen Ansatz wird eine in 12(c) gezeigte Breite W4 des Bereiches der FWD erhöht werden, und dieser Bereich kann eine Hilfsrolle für den dritten Bereich spielen. Schließlich kann eine Snapback-Spannung verringert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist der Kathodenbereich eine Längsrichtung parallel zu der Längsrichtung des ersten Bereiches auf, und der erste Bereich erstreckt sich jenseits eines Endes des Kathodenbereiches in der Längsrichtung.
  • Wenn der Kathodenbereich eine Längsrichtung parallel zu der Längsrichtung des ersten Bereiches aufweist und der erste Bereich in der Längsrichtung unterteilt ist, besteht die Möglichkeit, dass sich die Snapback-Spannung in den Teil-Bereichen erhöht. Wenn sich jedoch der erste Bereich jenseits des Endes des Kathodenbereiches in der Längsrichtung erstreckt, wird in diesem Bereich ein IGBT ausgebildet. Daher tritt eine IGBT-Tätigkeit in diesem Bereich auf, so dass ein Strom fließen und die Stromdichte erhöht werden kann. Dementsprechend kann ein IGBT in anderen Abschnitten eine IGBT-Tätigkeit durchführen. Schließlich kann die Snapback-Spannung des IGBT verringert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Abstand zwischen den ersten Teil-Bereichen zwei- oder mehrfach so groß wie der Abstand W2.
  • Wenn der Abstand zwischen den ersten Teil-Bereichen zweifach oder mehrfach so groß wie der Abstand W2 ist, kann dieser Bereich anstelle eines dritten Bereiches verwendet werden, der an jedem Ende der Grabengatestruktur angeordnet ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist der erste Teil-Bereich in der Längsrichtung weiter unterteilt. Ein Bereich zwischen den ersten weiter geteilten Bereichen bzw. ersten Teil-Teil-Bereichen weist keinen Emitterbereich auf und dient somit als die FWD. Der Kathodenbereich ist an einer Position, die dem Bereich zwischen den ersten Teil-Teil-Bereichen entspricht, breiter als an einer Position, die dem ersten Teil-Teil-Bereich entspricht.
  • Bei einer derartigen Struktur wird der Bereich der FWD zwischen den ersten Teil-Bereichen vergrößert, und dieser Bereich kann eine Hilfsrolle für den dritten Bereich spielen. Somit kann eine Snapback-Spannung weiter verringert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist der erste Bereich mehrere ausgerichtete erste Bereiche auf, und gegenüberliegende Seiten benachbarter erster Bereiche sind teilweise eingeschnitten, um einen Einschnittsbereich auszubilden, der als die FWD dient.
  • Wenn die Breite des Bereiches, der als die FWD dient, erhöht wird, führt die FWD auf einfache Weise eine Diodentätigkeit durch. Somit wird der Bereich der FWD erhöht, und dieser Bereich kann eine Hilfsrolle für den dritten Bereich spielen. Somit kann eine Snapback-Spannung der gesamten Halbleitervorrichtung verringert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist der Kathodenbereich eine Längsrichtung parallel zu der Längsrichtung des ersten Bereiches auf, und der Kathodenbereich weist dieselbe Breite wie der Vertiefungsbereich auf und ist diesem gegenüberliegend angeordnet.
  • Bei einer derartigen Struktur kann der verbreiterte Bereich, der als die FWD dient, gegenüber dem Kathodenbereich bzw. zu diesem zeigend angeordnet werden. Somit kann der Abschnitt wirksam eine Diodentätigkeit durchführen. Daher kann die Snapback-Spannung der FWD weiter verringert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist der Kathodenbereich einen Bereich auf, der an einer Position angeordnet ist, die dem zweiten Bereich entspricht, und weist außerdem einen Bereich auf, der an einer Position angeordnet ist, die dem ersten Bereich entspricht, und der schmaler als der Bereich ist, der an der Position angeordnet ist, die dem zweiten Bereich entspricht.
  • Bei einer derartigen Struktur führt der Kathodenbereich, der an der Position angeordnet ist, die dem zweiten Bereich entspricht, eine Diodentätigkeit durch, und der Kathodenbereich, der an der Position angeordnet ist, die dem ersten Bereich entspricht, führt eine MOS-Tätigkeit durch. Somit kann ein Schaltverlust verringert werden. Die Wirkung der Verringerung des Schaltverlustes ist bei einer Anwendung nützlich, bei der häufig geschaltet wird, beispielsweise bei einer Anwendung, bei der die Halbleitervorrichtung verwendet wird, um einen Inverter anzusteuern.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Mischbereich auf der Rückseite der Driftschicht an der Außenkante des Zellenbereiches angeordnet, und der Mischbereich weist sowohl den Kollektorbereich als auch den Kathodenbereich auf.
  • Wenn ein derartiger Mischbereich auf der Rückseite der Driftschicht an der Außenkante des Zellenbereiches angeordnet ist, ist es weniger wahrscheinlich, dass ein parasitärer Transistor eingeschaltet wird. Somit kann die Toleranz der Halbleitervorrichtung verbessert werden. Außerdem wird eine Neuinjizierung von Trägern verringert, so dass eine Schaltverlustleistung verringert werden kann.
  • Die obigen Einrichtungen, die mit Bezugszeichen in Klammern versehen sind, weisen eine Entsprechung zu konkreten Einrichtungen in später beschriebenen Ausführungsformen auf.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Querschnittsdiagramm einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 ist ein oberes Layoutdiagramm der Halbleitervorrichtung der 1;
  • 3 ist ein Querschnittsdiagramm einer Halbleitervorrichtung, bei der eine Beziehung zwischen einer Trägerlebensdauer τ und einem Abstand von einer tiefen Wannenschicht 13 vom p-Typ zu einem Verunreinigungsbereich 3 vom n+-Typ gezeigt ist;
  • 4 ist ein Querschnittsdiagramm, bei dem ein Ersatzschaltbild für den Fall dargestellt ist, bei dem eine Diode der Halbleitervorrichtung der 1 betrieben wird;
  • 5 ist ein Diagramm, das eine Kennlinie der Halbleitervorrichtung der 1 eines Vorwärtsstromes If in Bezug auf eine Anoden-Kathoden-Spannung VAK (im Folgenden als VAK-If-Kennlinie bezeichnet) zeigt;
  • 6 ist ein Diagramm, das eine Vf-If-Kennlinie einer FWD zeigt;
  • 7 ein Ersatzschaltbild für einen Fall, bei dem ein IGBT in einer Halbleitervorrichtung eingeschaltet ist, die den IGBT und eine FWD, die in einem Chip ausgebildet sind, aufweist;
  • 8 ist ein Diagramm, das ein Ergebnis einer Sim-Analyse einer Beziehung zwischen einer Snapback-Spannung VSB und einem Abstand W2 zeigt;
  • 9 ist ein Diagramm, das ein Ergebnis einer Sim-Analyse einer Beziehung zwischen der Snapback-Spannung VSB und einem Abstand W2 – W1 zeigt;
  • 10 ist ein Diagramm, das ein Ergebnis einer Messung zeigt, bei der eine Vice-If-Kennlinie der Halbleitervorrichtung der 1 bei einer Bedingung gemessen wurde, bei der ein Elektronenstrahl mit 60 kGy abgestrahlt wurde;
  • 11(a) ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, und 11(b) ist ein teilweise vergrößertes Diagramm eines Bereiches XIB in 11(a);
  • 12(a)–12(c) sind Querschnittsdiagramme entlang der Linien XIIA-XIIA, XIIB-XIIB und XIIC-XIIC der 11(b);
  • 13 ist eine Grafik, die eine Beziehung zwischen einer Breite W4 einer FWD 200 in einem zweiten Bereich und einer Spannung VF (entsprechend einer Snapback-Spannung VSB), bei der ein Einschalten der FWD 200 beginnt, zeigt;
  • 14 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 15 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • 16 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
  • 17 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;
  • 18 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung;
  • 19 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer echten Ausführungsform der vorliegenden Erfindung;
  • 20 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer neunten Ausführungsform der vorliegenden Erfindung;
  • 21 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer zehnten Ausführungsform der vorliegenden Erfindung;
  • 22 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer elften Ausführungsform der vorliegenden Erfindung;
  • 23 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer zwölften Ausführungsform der vorliegenden Erfindung;
  • 24 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung;
  • 25 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung;
  • 26 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung;
  • 27 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer sechzehnten Ausführungsform der vorliegenden Erfindung;
  • 28 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer siebzehnten Ausführungsform der vorliegenden Erfindung;
  • 29 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer achtzehnten Ausführungsform der vorliegenden Erfindung;
  • 30(a) ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß einer Ausführungsform, und 30(b) ist ein teilweise vergrößertes Diagramm eines Bereiches, der in 30(a) durch eine Linie mit abwechselnd einem langen und zwei kurzen Strichen umschlossen ist;
  • 31 ist ein Diagramm einer Vice-Ic-Kennlinie der Halbleitervorrichtung der 30(a);
  • 32 ist eine Grafik, die ein Ergebnis einer Messung einer Beziehung zwischen einem Abstand Lc und einer Snapback-Spannung VSB eines IGBT 100 zeigt;
  • 33(a)–33(c) sind Diagramme, die andere Layouts eines Bereiches 3b zeigen;
  • 34 ist ein Layoutdiagramm einer Halbleitervorrichtung für den Fall, bei dem ein Verunreinigungsbereich 3 vom n+-Typ eine andere Struktur aufweist;
  • 35 ist ein Layoutdiagramm einer Halbleitervorrichtung für den Fall, bei dem der Verunreinigungsbereich 3 vom n+-Typ eine andere Struktur aufweist;
  • 36 ist ein Layoutdiagramm einer Halbleitervorrichtung für den Fall, bei dem der Verunreinigungsbereich 3 vom n+-Typ eine andere Struktur aufweist;
  • 37(a) ist ein Diagramm, das ein Layout einer Rückseite eines Substrats in einem Zellenbereich zeigt, und 37(b) ist ein teilweise vergrößertes Diagramm der 37(a);
  • 38 ist ein erläuterndes Diagramm, das ein Prinzip des Falls zeigt, bei dem eine Halbleitervorrichtung durchbrochen wird;
  • 39(a) ist ein Diagramm, das ein Layout einer Rückseite eines Substrats in einem Zellenbereich zeigt, und 39(b) ist ein teilweise vergrößertes Diagramm der 39(a);
  • 40(a) ist ein Diagramm, das ein Layout einer Rückseite eines Substrats in einem Zellenbereich zeigt, und 40(b) ist ein teilweise vergrößertes Diagramm der 40(a);
  • 41 ist ein Diagramm, das ein Layout einer Rückseite eines Substrats in einem Zellenbereich zeigt; und
  • 42(a)–42(c) sind Querschnittsansichten, die Beispiele einer Zellenstruktur von ersten Bereichen und einer Zellenstruktur von zweiten und dritten Bereichen zeigen.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Diagramme beschrieben.
  • (Erste Ausführungsform)
  • Im Folgenden wird eine erste Ausführungsform der vorliegenden Erfindung beschrieben. 1 ist ein Querschnittsdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, und 2 ist ein oberes Layoutdiagramm der Halbleitervorrichtung der 1. 1 entspricht einem Querschnittsdiagramm entlang der Linie I-I der 2. Mit Bezug auf diese Diagramme wird im Folgenden die Halbleitervorrichtung der vorliegenden Ausführungsform beschrieben.
  • Wie es in 1 gezeigt ist, sind in der Halbleitervorrichtung der vorliegenden Ausführungsform ein IGBT 100 und eine FWD 200 in einem Halbleitersubstrat ausgebildet, das eine Driftschicht 1 vom n–-Typ bereitstellt, die eine Verunreinigungskonzentration von beispielsweise zwischen 1 × 1013 bis 1 × 1014 cm–3 aufweist. Wie es in den 1 und 2 gezeigt ist, sind ein IGBT-Ausbildungsbereich, in dem der IGBT 100 ausgebildet ist, und ein Diodenausbildungsbereich, in dem die FWD 200 ausgebildet ist, in einem Zellenbereich enthalten, und ein Umfangsbereich ist an dem Umfang des Zellenbereiches angeordnet. Wie es in 2 gezeigt ist, ist der IGBT-Ausbildungsbereich in der Mitte eines Chips als der Halbleitervorrichtung angeordnet, und der Diodenausbildungsbereich ist derart angeordnet, dass er den IGBT-Ausbildungsbereich umgibt, wodurch der Zellenbereich aufgebaut wird. Der Umfangsbereich umgibt den Umfang des Zellenbereiches.
  • In dem IGBT-Ausbildungsbereich und dem Diodenausbildungsbereich in dem Zellenbereich ist eine FS-Schicht 1a in einem Oberflächenteil einer Driftschicht 1 vom n–-Typ auf der Rückseite der Driftschicht 1 des n–-Typs ausgebildet. Die FS-Schicht 1a ist eine Schicht vom n-Typ und weist eine Verunreinigungskonzentration auf, die größer als diejenige der Driftschicht 1 vom n–-Typ ist. Die FS-Schicht 1 verbessert die dielektrischen Festigkeit und den Verlust in einem stabilen Zustand durch Verhindern einer Spreizung einer Verarmungsschicht und steuert außerdem die Menge an Löchern, die von der Rückseite des Substrats injiziert werden.
  • Außerdem sind in dem IGBT-Ausbildungsbereich und dem Diodenausbildungsbereich in dem Zellenbereich ein Verunreinigungsbereich 2 vom p+-Typ, der einem Kollektorbereich entspricht, und ein Verunreinigungsbereich 3 vom n+-Typ, der einem Kathodenbereich entspricht, in dem Oberflächenteil der FS-Schicht 1a auf der Rückseite der Driftschicht 1 vom n–-Typ ausgebildet. Eine Verunreinigung vom p-Typ wie beispielsweise Bor ist in den Verunreinigungsbereich 2 vom p+-Typ injiziert. Der Verunreinigungsbereich 2 vom p+-Typ weist beispielsweise eine Verunreinigungskonzentration zwischen 1 × 1017 bis 1 × 1020 cm–3 auf. Eine Verunreinigung vom n-Typ wie beispielsweise Phosphor ist in den Verunreinigungsbereich 3 vom n+-Typ injiziert. Der Verunreinigungsbereich 3 vom n+-Typ weist beispielsweise eine Verunreinigungskonzentration zwischen 1 × 1019 bis 1 × 1021 cm–3 auf. Die Rückseite der Driftschicht 1 vom n–-Typ ist nahezu vollständig von dem Verunreinigungsbereich 2 vom p+-Typ und teilweise von dem Verunreinigungsbereich 3 vom n+-Typ belegt.
  • Ein in 2 mit einer durchgezogenen Linie schräg gestrichelter Bereich repräsentiert einen Bereich, in dem der Verunreinigungsbereich 3 vom n+-Typ ausgebildet ist. Der andere Bereich repräsentiert einen Bereich, in dem der Verunreinigungsbereich 2 vom p+-Typ ausgebildet ist. Ein in 2 mit einer gestrichelten Linie schräg gestrichelter Bereich repräsentiert einen Bereich, in dem eine tiefe Wannenschicht 13 vom p-Typ ausgebildet ist.
  • Wie es in 2 gezeigt ist, wird die Rückseite der Driftschicht 1 vom n–-Typ nahezu vollständig von dem Verunreinigungsbereich 2 vom p+-Typ und teilweise von dem Verunreinigungsbereich 3 vom n+-Typ belegt. Gemäß der vorliegenden Ausführungsform sind mehrere Verunreinigungsbereiche 3 vom n+-Typ, die jeweils eine Streifengestalt aufweisen, in dem Zellenbereich in einem Streifenmuster angeordnet. 2 zeigt fünf Verunreinigungsbereiche 3 vom n+-Typ, die jeweils in einer vertikalen Richtung zweigeteilt sind. In der Praxis sind jedoch mehr Verunreinigungsbereiche 3 vom n+-Typ ausgebildet.
  • In dem IGBT-Ausbildungsbereich in dem Zellenbereich ist ein Basisbereich 4 vom p-Typ, der eine vorbestimmte Dicke aufweist, in dem Oberflächenteil der Driftschicht 1 vom n–-Typ ausgebildet. Mehrere Gräben 6 durchdringen den Basisbereich 4 vom p-Typ und erreichen die Driftschicht 1 vom n–-Typ, so dass der Basisbereich 4 vom p-Typ durch die Gräben 6 in mehrere Abschnitte unterteilt wird. Insbesondere sind die Gräben 6 mit einem vorbestimmten Versatz (Abstand) ausgebildet. Die Gräben 6 erstrecken sich parallel zueinander in einer Tiefenrichtung der 1 (einer Richtung senkrecht zu dem Papier), um eine Streifenstruktur auszubilden. Enden der sich erstreckenden Gräben 6 können miteinander verbunden sein, um eine Ringstruktur auszubilden. In dem Fall einer Ringstruktur sind mehrere Ringstrukturen, die durch die Gräben 6 ausgebildet werden, als Satz gruppiert, um eine Mehrfachringstruktur auszubilden. Benachbarte Mehrfachringstrukturen sind parallel zueinander in ihrer Längsrichtung angeordnet.
  • Der Basisbereich 4 vom p-Typ ist durch benachbarte Gräben 6 in mehrere Abschnitte unterteilt. Mindestens ein Teil der Teil-Abschnitte dient als eine p-Kanalschicht 4a, die einen Kanalbereich bereitstellt. Ein Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, ist in dem Oberflächenteil der p-Kanalschicht 4a ausgebildet. Gemäß der vorliegenden Ausführungsform dient jeder der Teil-Abschnitte des Basisbereiches 4 vom p-Typ als die p-Kanalschicht 4a. Alternativ kann eine Struktur (im Folgenden als Abstandsstruktur bezeichnet), bei der Anzahl der Abschnitte, die als IGBTs dienen, verringert ist, durch Nichtausbilden des Verunreinigungsbereiches 5 vom n+-Typ in einigen der Teil-Abschnitte des Basisbereiches 4 vom p-Typ erzielt werden.
  • Der Verunreinigungsbereich 5 vom n+-Typ weist eine größere Verunreinigungskonzentration als die Driftschicht 1 vom n–-Typ auf und ist innerhalb des Basisbereiches 4 vom p-Typ abgeschlossen. Außerdem weist der Verunreinigungsbereich 5 vom n+-Typ einen Kontakt zu einer Seitenfläche des Grabens 6 auf.
  • Jeder Graben 6 ist mit einem Gateisolierfilm 7 und einer Gateelektrode 8 gefüllt. Der Gateisolierfilm 7 ist auf einer Innenwandfläche des Grabens 6 ausgebildet. Die Gateelektrode 8 ist auf einer Oberfläche des Gateisolierfilms 7 ausgebildet und besteht aus dotiertem Polysilicium oder Ähnlichem. Die Gateelektroden 8 sind an einem Querschnitt, der sich von demjenigen der 1 unterscheidet, miteinander verbunden, so dass dieselbe Gatespannung an die Gateelektroden 8 angelegt werden kann. Auf diese Weise wird eine Grabengatestruktur ausgebildet.
  • Außerdem sind der Verunreinigungsbereich 5 vom n+-Typ und die p-Kanalschicht 4a mit einer oberen Elektrode 10 über ein Kontaktloch 9a, das in einem Zwischenisolierfilm 9 ausgebildet ist, elektrisch verbunden. Die obere Elektrode 10 entspricht einer Emitterelektrode. Die obere Elektrode 10 und eine Verdrahtung werden durch einen Schutzfilm 11 geschützt. Eine untere Elektrode 12 ist auf der Rückseite des Verunreinigungsbereiches 2 vom p+-Typ ausgebildet, so dass der IGBT 100 aufgebaut wird.
  • Ähnlich wie in dem IGBT-Ausbildungsbereich ist in dem Diodenausbildungsbereich in dem Zellenbereich der Basisbereich 4 vom p-Typ, der eine vorbestimmte Dicke aufweist, in dem Oberflächenteil der Driftschicht 1 vom n–-Typ ausgebildet. Außerdem ist eine tiefe Wannenschicht 13 vom p-Typ, deren Übergangsdichte größer als diejenige des Basisbereiches 4 vom p-Typ ist, derart ausgebildet, dass sie den Basisbereich 4 vom p-Typ umgibt. Die tiefe Wannenschicht 13 vom p-Typ weist eine größere Verunreinigungskonzentration als der Basisbereich 4 vom p-Typ auf. Die Verunreinigungskonzentration der tiefen Wannenschicht 13 reicht beispielsweise von 1 × 1018 bis 1 × 1019 cm–3.
  • Der Basisbereich 4 vom p-Typ und die tiefe Wannenschicht 13 vom p-Typ stellen eine Anode bereit. Die Driftschicht 1 vom n-Typ und ein Verunreinigungsbereich 3 vom n+-Typ stellen eine Kathode bereit, die einen PN-Übergang mit der Anode ausbildet. Auf diese Weise wird die FWD 200, die eine Diodenstruktur aufweist, ausgebildet. In der FWD 200 ist die obere Elektrode 10 als eine Anodenelektrode mit der tiefen Wannenschicht 13 vom p-Typ elektrisch verbunden, und die untere Elektrode 12 ist als eine Kathodenelektrode mit dem Verunreinigungsbereich 3 vom n+-Typ elektrisch verbunden.
  • Somit sind der IGBT 100 und die FWD 200 in einem Chip derart parallel zueinander geschaltet, dass der Emitter mit der Anode elektrisch verbunden ist und der Kollektor mit der Kathode elektrisch verbunden ist.
  • In dem Umfangsbereich ist, auch wenn es in den Zeichnungen nicht gezeigt ist, eine Diffusionsschicht vom p-Typ, die tiefer als der Basisbereich 4 vom p-Typ ist, in dem Oberflächenteil der Driftschicht 1 vom n–-Typ derart ausgebildet, dass sie den Umfang des Zellenbereiches umgibt. Außerdem ist eine Schutzringschicht vom p-Typ als eine Mehrfachringstruktur derart ausgebildet, dass sie den Umfang der Diffusionsschicht vom p-Typ umgibt. Somit wird eine Umfangsstruktur mit dielektrischer Festigkeit in dem Umfangsbereich ausgebildet. Die Umfangsstruktur mit dielektrischer Festigkeit ermöglicht die Ausbildung eines einheitlichen elektrischen Feldes, so dass die dielektrische Festigkeit der Halbleitervorrichtung verbessert werden kann.
  • Wie es oben beschrieben wurde, sind gemäß der vorliegenden Ausführungsform der IGBT 100 und die FWD 200 in derselben Halbleitervorrichtung integriert. Die Halbleitervorrichtung wird beispielsweise in einer Schaltschaltung wie beispielsweise einer Inverterschaltung verwendet, die eine Gleich-nach-Wechselstromwandlung durchführt. Der IGBT 100 dient als ein Schaltelement, und die FWD 200 dient als ein Zirkulationselement, das einen Zirkulationsstrom zurückführt, wenn der IGBT 100 ausgeschaltet ist.
  • Der Basisbereich 4 vom p-Typ und die tiefe Wannenschicht 13 vom p-Typ in dem Diodenausbildungsbereich dienen als eine Anode, so dass die FWD 200 als eine Diode betrieben werden kann. Da jedoch die tiefe Wannenschicht 13 vom p-Typ, die als die Anode dient, tief ist, besteht die Möglichkeit, dass sich die Menge an Löchern, die von der tiefen Wannenschicht 13 vom p-Typ injiziert werden, erhöht. Als Ergebnis kann sich die Toleranz der FWD 200 verschlechtern.
  • Wie es anhand des Querschnittsdiagramms der Halbleitervorrichtung der 3 zu sehen ist, können, wenn ein Abstand von der tiefen Wannenschicht 13 vom p-Typ zu dem Verunreinigungsbereich 3 vom n+-Typ groß ist, Löcher, die von einem Zellenabschlussteil injiziert werden, das heißt, Löcher, die von einem Abschnitt der tiefen Wannenschicht 13 vom p-Typ in der Nähe der Außenkante des Zellenbereiches injiziert werden, die Trägerlebensdauer τ nicht erreichen. Demzufolge wird der Bereich, der im Wesentlichen als Anode dient, verkleinert. Daher sind die Komponenten derart ausgelegt, dass der Bereich, der im Wesentlichen als die Anode dient, vergrößert werden kann, während die Toleranz der FWD 200 durch Begrenzen der Anzahl von Löchern, die von der tiefen Wannenschicht 13 vom p-Typ injiziert werden, aufrechterhalten wird. Die Anordnung wird im Folgenden beschrieben.
  • 4 ist ein Querschnittsdiagramm, bei dem ein Ersatzschaltbild schematisch für den Fall dargestellt ist, bei dem die Halbleitervorrichtung der 1 eine Diodentätigkeit durchführt. 5 ist ein Diagramm, das eine VAK-If-Kennlinie der Halbleitervorrichtung der 1 zeigt. Die Anoden-Kathoden-Spannung VAK ist äquivalent zu einer Vorwärtsspannung Vf der FWD 200. Daher entspricht die Kennlinie, die in 5 gezeigt ist, der Vf-If-Kennlinie der FWD 200.
  • Das Ersatzschaltbild für den IGBT 100 und die FWD 200 ist in 4 gezeigt. Insbesondere ist ein Innenwiderstand R1 (spezifischer elektrischer Widerstand ρ1) der Driftschicht 1 vom n–-Typ in seiner seitlichen Richtung mit dem Kollektor des IGBT 100 verbunden. Der Innenwiderstand R1 und ein Knoten zwischen dem Emitter und dem Kollektor des IGBT 100 sind parallel zu der FWD 200 geschaltet. Außerdem ist ein Innenwiderstand R2 (spezifischer elektrischer Widerstand ρ1) der Driftschicht 1a vom n–-Typ in der Längsrichtung und ein Innenwiderstand R3 (spezifischer elektrischer Widerstand ρ2) der FS-Schicht 1a in der seitlichen Richtung in Serie zu der FWD 200 geschaltet. W1 ist als ein Abstand von einer Grenze zwischen dem Verunreinigungsbereich 3 vom n+-Typ und dem Verunreinigungsbereich 2 vom p+-Typ zu einer Position definiert, bei der ein umfangsbereichsseitiges Ende der tiefen Wannenschicht 13 auf die Rückseite der Driftschicht 1 vom n–-Typ projiziert ist. W2 ist als ein Abstand von einem Ende des Basisbereiches 4 vom p-Typ, der als die FWD 200 dient (eine Grenze zwischen dem IGBT 100 und der FWD 200 innerhalb des Basisbereiches 4 vom p-Typ (die Seitenwand des äußersten Grabens 5)) zu dem umfangsbereichsseitigen Ende der tiefen Wannenschicht 13 definiert. W3 ist als ein Abstand von der Grenze zwischen dem Verunreinigungsbereich 3 vom n+-Typ und dem Verunreinigungsbereich 2 vom p+-Typ zu einer Position definiert, bei der eine Grenze zwischen dem Basisbereich 4 vom p-Typ und der tiefen Wannenschicht 13 vom p-Typ auf die Rückseite projiziert ist. L1 ist als eine Dicke der Driftschicht 1 vom n–-Typ definiert. L2 ist als eine Dicke der FS-Schicht 1a definiert.
  • In der VAK-If-Kennlinie, die in 5 gezeigt ist, ist VAK1 als die Anoden-Kathoden-Spannung VAK definiert, wenn eine Snapback-Spannung einen Peak erreicht, und VAK2 ist als die Anoden-Kathoden-Spannung VAK definiert, wenn die FWD 200 mit einer Diodentätigkeit beginnt. Ein Schnittpunkt, der sich ergibt, wenn eine gerade Linie von einem Punkt, bei dem die VAK-If-Kennlinie linear wird, aus gezeichnet wird, gibt ein eingebautes Potenzial zwischen der tiefen Wannenschicht 13 vom p-Typ und der Driftschicht 1 vom n–-Typ an, das heißt, gibt eine theoretische Spannung an, die für die Diodentätigkeit benötigt wird. VAK(th) ist als das eingebaute Potenzial definiert.
  • Auf der Grundlage des Obigen wird die folgende Beziehung errichtet. Wie es durch die Formel 1 angegeben ist, wird die Snapback-Spannung VSB als eine Differenz zwischen VAK1 und VAK2 ausgedrückt. VSB = VAK1 – VAK2 (Formel 1)
  • Hinsichtlich VAK1, bei der die Snapback-Spannung VSB einen Peak erreicht, ist es notwendig, dass die FWD 200 eine Diodentätigkeit durchführt. Daher können die folgenden Formeln auf der Grundlage des Potenzials an dem Punkt X der 4 hergeleitet werden. In den unten angegebenen Formeln bezeichnet I einen Strom, der von dem IGBT 100 durch die Innenwiderstände R1 und R2 der Driftschicht 1 vom n–-Typ und den Innenwiderstand R3 der FS-Schicht 1a fließt. In den unten angegebenen Formeln wird ein Kanalwiderstand des IGBT 100 ignoriert, da dieser sehr klein ist. Vth = I·R1 (Formel 2) I = VAK1·(R1/(R1 + R2 + R3)) (Formel 3) VAK1 = VAK(th)·((R1 + R2 + R3)/R1) (Formel 4)
  • Das eingebaute Potenzial VAK(th) zwischen der tiefen Wannenschicht 13 vom p-Typ und der Driftschicht 1 vom n–-Typ wird durch die folgende Formel angegeben, da diese nahezu gleich der Spannung VAK2 in dem Fall ist, in dem die FWD 200 ihre Diodentätigkeit beginnt. VAK2 ≈ VAK(th) (Formel 5)
  • Die folgende Formel kann durch Einsetzen der Formel 5 und der Formel 4 in die Formel 1 erhalten werden. VSB ≈ ((R2 + R3)/R1)·VAK(th) (Formel 6)
  • Da R1 bis R3 jeweils als R1 = W2·ρ1/L1, R2 = ρ1·L1/W2 und R3 = W1·ρ2/L2 ausgedrückt werden, kann die Formel 6 in die folgende Formel umgeschrieben werden. VSB ≈ ((L1·ρ1/W2 + W1·ρ2/L2)/(W2·ρ1/L1))VAK(th) (Formel 7)
  • Hier wird angenommen, dass k1 einen ersten Parameter bezeichnet, der von den Strukturen des IGBT 100 und der FWD 200, beispielsweise deren Gestalten oder Konzentrationen in Bezug auf VSB/VAK(th), abhängt, und K einen Wert (= k1·VSB/VAK(th)) bezeichnet, der durch Multiplizieren von VSB/VAK(th), das das Verhältnis der Snapback-Spannung VSB zu dem eingebauten Potenzial VAK(th) ist, mit dem ersten Parameter erhalten wird. Das eingebaute Potenzial VAK(th) ist ein konstanter Wert. Wenn die Snapback-Spannung VSB kleiner wird, wird die Nichtlinearität kleiner, so dass die Linearität weiter verbessert werden kann. Daher kann, wenn K kleiner wird, die Linearität weiter verbessert werden. Aus diesem Grund kann die Linearität verbessert werden, wenn eine Beziehung, die durch die folgende Formel angegeben wird, erfüllt ist. K ≥ ((L1·ρ1/W2 + W1·ρ2/L2)/(W2·ρ1/L1)) (Formel 8)
  • Eine Bedingung für W2, die für das umfangsbereichsseitige Ende der tiefen Wannenschicht 13 vom p-Typ benötigt wird, um als Diode zu dienen, die für eine Vorspannung, die an das Gate angelegt wird, nicht empfänglich ist, kann entsprechend der folgenden Formeln 9 und 10 auf der Grundlage der Formel 8 erhalten werden. Da der spezifische elektrische Widerstand ρ2 der FS-Schicht 1a sehr viel kleiner als der spezifische elektrische Widerstand ρ1 der Driftschicht 1 vom n–-Typ ist, wird angenommen, dass W1·ρ2 ≈ 0 gilt. K ≥ ((L1·ρ1/W2)/(W2·ρ1/L1)) = L12/W22 (Formel 9) W2 ≥ L1/K1/2 (Formel 10)
  • Damit die Snapback-Spannung an dem umfangsbereichsseitigen Ende gleich oder kleiner als 0,1 V ist, die in Bezug auf VAK(th) = 0,8 V bei –40°C ignoriert werden kann, muss basierend auf 8 die Ungleichung K ≥ 2,5 gelten, die die Ergebnisse eines Experimentes zeigt. Insbesondere wird, wie es in 8 gezeigt ist, unter der Annahme, dass L1 = 135 μm gilt, die Snapback-Spannung gleich 0,1 V, wenn W = 85 μm gilt. Wenn L1 = 135 μm und W2 = 85 μm in die Formel 9 eingesetzt werden, wird K ≥ 2,5 erhalten. Auf ähnliche Weise wird unter der Annahme, dass L1 = 80 μm gilt, die Snapback-Spannung gleich 0,1 V, wenn W2 = 50 μm gilt. Wenn L1 = 80 μm und W2 = 50 μm in die Formel 9 eingesetzt werden, wird K ≥ 2,56 erhalten. Somit zeigen diese Ergebnisse, dass, wenn K ≥ 2,5 erfüllt ist, die Snapback-Spannung gleich oder kleiner als 0,1 V werden kann. Die Sim-Analyse, die in 8 gezeigt ist, wurde unter der Bedingung durchgeführt, dass W1 = 0 μm, L2 > 0 gelten und W3 auf einen beliebigen Wert festgelegt ist.
  • Sogar wenn W2 die Formel 10 erfüllt, erreichen, wenn W1 groß ist oder die Lebensdauer kurz ist, Löcher, die von dem umfangsbereichsseitigen Ende der tiefen Wannenschicht 13 injiziert werden, nicht die Verunreinigungsbereiche 3 vom n+-Typ, die als eine Kathode dienen. Als Ergebnis wird ein effektiver W2 kurz (R1 wird klein), so dass ein Snapback auftreten kann. Eine Beziehung zwischen W1, W2 und der Snapback-Spannung VSB wurde auf der Grundlage der Annahme untersucht, dass die Lebensdauer 2 μs beträgt. 9 zeigt die Ergebnisse der Sim-Analyse. 10 ist ein Diagramm, das ein Ergebnis einer Messung zeigt, bei der eine Vice-If-Kennlinie der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform bei einer Bedingung gemessen wurde, bei der ein Elektronenstrahl mit 60 kGy abgestrahlt wurde. In der Zeichnung wird ein Abschnitt von Vce, der in einer negativen Richtung überhängt, als eine Snapback-Spannung VSB bezeichnet. Die Snapback-Spannung VSB wurde in der Zeichnung ausgelesen und gemäß 9 aufgezeichnet.
  • Damit die Snapback-Spannung VSB gleich oder kleiner als 0,1 V wird, die in Bezug auf VAK(th) von 0,8 V bei –40°C ignoriert werden kann, wird die folgende Formel anhand der 9 hergeleitet. Das Experiment, das in 9 dargestellt ist, wurde bei einer Bedingung durchgeführt, bei der L1 = 125 μm, W2 = 85 μm und L2 = 1 μm gilt und W3 auf einen beliebigen Wert festgelegt ist. W2 – W1 ≥ 10 μm (Formel 11)
  • Für den Abstand W3 muss, wie es in 3 gezeigt ist, unter der Annahme, dass Löcher in einer schrägen Richtung von der tiefen Wannenschicht 13 vom p-Typ in Richtung der Grenzposition zwischen dem Verunreinigungsbereich 2 vom p+-Typ und dem Verunreinigungsbereich 3 vom n+-Typ injiziert werden, der oben genannte kürzeste Abstand wesentlich größer als eine Diffusionslänge sein, so dass sogar dann, wenn ein Injektionsvolumen groß wird, ein Durchbruch verhindert werden kann. Daher wird die folgende Formel 12 auf der Grundlage des Pythagoras-Theorems mit einer Dreiecksbeziehung, die in 3 gezeigt ist, erstellt. Die Formel 13 kann durch Umschreiben der Formel 12 erhalten werden. D bezeichnet einen Trägerdiffusionskoeffizienten in der Driftschicht 1 vom n–-Typ und k2 bezeichnet einen zweiten Parameter, der von der Struktur der tiefen Wannenschicht 13 wie beispielsweise der Tiefe, der Konzentration, der Toleranz oder Ähnlichem abhängt. W32 + L12 ≥ k2·Dτ1/2 (Formel 12) W3 ≥ ((k2·(Dτ)·1/2)2 – L12)^(1/2) (Formel 13)
  • Für die Abstände W1 bis W3 ist, wenn eine Miniaturisierung der Halbleitervorrichtung betrachtet wird, der kleinste Wert, der die obige Formel erfüllt, bevorzugt. W1 – W3 ist im Hinblick auf die dielektrische Festigkeit vorzugsweise ein großer Wert. Daher sollten die Abstände vorzugsweise eine Beziehung aufweisen, die die Errichtung der folgenden Formeln ermöglicht. W2 = L1/K1/2 W2 – W1 = 10 μm, and W3 = ((k2·(Dτ)1/2)2 – L12)^(1/2) (Formeln 14)
  • In der Halbleitervorrichtung der vorliegenden Ausführungsform werden die Abstände W1, W2 und W3 derart festgelegt, dass die Formeln 14 erfüllt sind.
  • Wie es oben erwähnt wurde, dienen in der Halbleitervorrichtung der vorliegenden Ausführungsform, die den IGBT 100 und die FWD 200 aufweist, der Basisbereich 4 vom p-Typ und die tiefe Wannenschicht 13 vom p-Typ in dem Diodenausbildungsbereich als eine Anode, so dass eine Diodentätigkeit durchgeführt werden kann.
  • Der Abstand W1, der der Abstand von der Grenze zwischen dem Verunreinigungsbereich 3 vom n+-Typ und dem Verunreinigungsbereich 2 vom p+-Typ zu der Position ist, bei der das umfangsbereichsseitige Ende der tiefen Wannenschicht 13 auf die Rückseite der Driftschicht 1 vom n–-Typ projiziert ist, und der Abstand W3, der der Abstand von dem Ende des Basisbereiches 4 vom p-Typ, der als die FWD 200 dient, zu dem umfangsbereichsseitigen Ende der tiefen Wannenschicht 13 vom p-Typ ist, werden jeweils derart festgelegt, dass die Formeln 14 erfüllt sind.
  • Dementsprechend können die Löcher, die von dem Abschnitt der tiefen Wannenschicht 13 vom p-Typ in der Nähe der Außenkante des Zellenbereiches injiziert werden, erreichen, während eine Verringerung der Toleranz der FWD 200 aufgrund der Erhöhung der Menge an Löchern, die von der tiefen Wannenschicht 13 vom p-Typ injiziert werden und die auftreten, wenn die tiefe Wannenschicht 13 vom p-Typ als eine Anode wirkt, verringert wird. Somit kann eine Verringerung des Bereiches, der im Wesentlichen als eine Anode dient, verringert werden.
  • (Zweite Ausführungsform)
  • Im Folgenden wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform verwendet eine Struktur, die es möglich macht, die Vf-If-Kennlinie einer FWD sogar an einem Ort zu verbessern, der sich von dem Ort, der in der ersten Ausführungsform beschrieben wurde, unterscheidet. Das Übrige ist dasselbe wie in der ersten Ausführungsform. Es wird hier nur der Unterschied zu der ersten Ausführungsform beschrieben.
  • 11(a) ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, und 11(b) ist ein teilweise vergrößertes Diagramm eines Bereiches XIB der 11(a). 11(a) und 11(b) sind keine Querschnittsdiagramme, sondern sind zum einfacheren Verständnis teilweise schräg gestrichelt. 12(a) bis 12(c) sind Querschnittsdiagramme entlang der Linien XIIA-XIIA, XIIB-XIIB und XIIC-XIIC der 11(b). Zur Verdeutlichung der Querschnittsstrukturen der Bereiche ist jedoch 12(c) als ein Diagramm vorgesehen, in dem der Querschnitt entlang der Linie XIIC-XIIC der 11(b) weiter ausgedehnt ist, so dass er mehr Zellen enthält. In der Halbleitervorrichtung der vorliegenden Ausführungsform ist ein Kontaktbereich 4b in dem Oberflächenteil eines Kanalbereiches 4a vom p-Typ ausgebildet, und es wird eine elektrische Verbindung zu der oberen Elektrode 10 über den Kontaktbereich 4b erstellt. Die Basisstruktur ist dieselbe wie diejenige der ersten Ausführungsform.
  • Wie es in 11(a) und 11(b) gezeigt ist, enthält die Halbleitervorrichtung der vorliegenden Ausführungsform erste bis dritte Bereiche in dem Umfangsbereich. Der erste Bereich ist als ein Bereich definiert, in dem der Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, auf der Seitenfläche des Grabens 6 ausgebildet ist. Somit dient der erste Bereich als der IGBT 100. Der zweite Bereich ist als ein Bereich definiert, der benachbart zu dem ersten Bereich angeordnet ist. Der Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, ist in dem zweiten Bereich nicht ausgebildet, so dass der zweite Bereich als die FWD 200 dienen kann. Der dritte Bereich ist als ein Bereich definiert, in dem der Verunreinigungsbereich 2 vom p+-Typ ausgebildet ist, und ist an dem Ende der Grabengatestruktur in der Längsrichtung angeordnet (d. h. als ein Bereich an der Außenkante des Zellenbereiches, in dem die FWD 200 ausgebildet ist, definiert). Der dritte Bereich ist näher bei dem Ende der Grabengatestruktur als der Umfangsbereich angeordnet, in dem eine Schutzringschicht 14 vom p-Typ ausgebildet ist.
  • Sogar an dem Ende Gateelektrode 8 ist die Linearität der Vf-If-Kennlinie der FWD 200 ein Thema. Daher werden die Größen der Abschnitte der FWD 200, die mit dem Basisbereich 4 vom p-Typ und der tiefen Wannenschicht 13 vom p-Typ in dem dritten Bereich aufgebaut ist, auf dieselbe Weise wie in der ersten Ausführungsform spezifiziert.
  • Insbesondere bezeichnet sogar in der vorliegenden Ausführungsform, wie es in den 12(a) und 12(b) gezeigt ist, W1 den Abstand von der Grenze zwischen dem Verunreinigungsbereich 3 vom n+-Typ und dem Verunreinigungsbereich 2 vom p+-Typ zu der Position, bei der das umfangsbereichsseitige Ende der tiefen Wannenschicht 13 auf die Rückseite der Driftschicht 1 vom n–-Typ projiziert ist. W2 bezeichnet den Abstand von dem Ende des Basisbereiches 4 vom p-Typ, der als die FWD 200 dient (der Grenze zwischen dem IGBT 100 und der FWD 200 innerhalb des Basisbereiches 4 vom p-Typ (das Ende des Verunreinigungsbereiches 5 vom n+-Typ, der einem Emitterbereich entspricht)) zu dem umfangsbereichsseitigen Ende der tiefen Wannenschicht 13. W3 bezeichnet den Abstand von der Grenze zwischen dem Verunreinigungsbereich 3 vom n+-Typ, der einem Kathodenbereich entspricht, und dem Verunreinigungsbereich 2 vom p+-Typ, der dem Kollektorbereich entspricht, zu der Position, bei der die Grenze zwischen dem Basisbereich 4 vom p-Typ und der tiefen Wannenschicht 13 vom p-Typ auf die Rückseite projiziert ist. L1 bezeichnet die Dicke der Driftschicht 1 vom n–-Typ.
  • Sogar an dem Ende der Grabengatestruktur in der Halbleitervorrichtung sind der Basisbereich 4 vom p-Typ und die tiefe Wannenschicht 13 vom p-Typ möglichst lang ausgebildet, so dass der Innenwiderstand erhöht ist. Wenn sie jedoch zu lang sind, können Löcher, die von der tiefen Wannenschicht 13 vom p-Typ in der Nähe der Außenkante des Zellenbereiches injiziert werden, den Verunreinigungsbereich 3 vom n+-Typ nicht erreichen. Daher werden W1 bis W3 derart festgelegt, dass sie die Beziehung, die durch die Formeln 10, 11 und 13 in der ersten Ausführungsform ausgedrückt wird, erfüllen, oder vorzugsweise, dass die Formeln 14 erfüllt sind, so dass die Linearität der Vf-If-Kennlinie der FWD 200 verbessert werden kann.
  • Wie es in 12(c) gezeigt ist, stellen die ersten und zweiten Bereiche die Abstandsstruktur bereit, bei der der Verunreinigungsbereich 5 vom p+-Typ, der einem Emitterbereich entspricht, nicht ausgebildet ist. Aufgrund der Abstandsstruktur kann der verkleinerte Abschnitt eine Diodentätigkeit durchführen, so dass die FWD 200 zwischen benachbarten Grabengatestrukturen ausgebildet werden kann.
  • In der Abstandsstruktur wird unter der Annahme, dass eine Breite W4 der FWD 200 in dem zweiten Bereich ein Abstand zwischen den äußersten Grabengatestrukturen, zwischen denen nur der Basisbereich 4 vom p-Typ ausgebildet ist, ohne dass der Verunreinigungsbereich 5 vom n+-Typ ausgebildet ist, ist, die Breite W4 derart festgelegt, dass sie W4 ≥ 20 μm erfüllt. 13 ist eine Grafik, die die Beziehung der Breite W4 der FWD 200 in dem zweiten Bereich zu einer Spannung VF (entsprechend einer Snapback-Spannung VSB) angibt, bei der ein Einschalten der FWD 200 beginnt. Wie es in der Zeichnung gezeigt ist, steigt die Spannung VF, bei der ein Einschalten der FWD 200 beginnt, abrupt an, wenn die Breite W4 der FWD 200 in dem zweiten Bereich 20 μm überschreitet. Auf der Grundlage dieses Ergebnisses wird die Breite W4 der FWD 200 in dem zweiten Bereich auf gleich oder größer als 20 μm festgelegt. Dementsprechend kann die Durchlassspannung der FWD 200 verringert werden. Wenn jedoch ein Steuern derart durchgeführt wird, dass eine Spannung an ein Gate unmittelbar vor oder während einer SW-Tätigkeit zum Zwecke der Verringerung einer Wiederherstellungsverlustleistung (SW-Verlustleistung) der FWD angelegt wird, kann die SW-Verlustleistung durch Festlegen der Breite W4 derart, dass W4 < 20 μm erfüllt ist, verringert werden. Sogar in diesem Fall kann, wenn W1 bis W4 derart festgelegt werden, dass die Bedingungen der vorliegenden Ausführungsform erfüllt sind, die Linearität der FWD verbessert werden, und es kann eine abrupte Erhöhung von Vf aufgrund eines Snapback verringert werden.
  • Wie es oben erwähnt wurde, kann die Linearität der Vf-If-Kennlinie der FWD sogar an dem Ende der Grabengatestruktur 200 verbessert werden, wenn W1 bis W3 die Beziehung, die durch die Formeln 10, 11 und 13, die in der ersten Ausführungsform beschrieben wurden, oder vorzugsweise die Formeln 14 erfüllen. Außerdem wird durch Verringern des Abstands zwischen dem dritten Bereich und dem zweiten Bereich eine Stromdichte, die sich erhöht, wenn der dritte Bereich eingeschaltet wird, effizient auf den zweiten Bereich übertragen, so dass die Linearität verbessert werden kann. Wenn die Breite W4 der FWD 200 in den zweiten Bereichen gleich oder größer als 20 μm ist, kann außerdem die Durchlassspannung der FWD 200 verringert werden.
  • (Dritte Ausführungsform)
  • Im Folgenden wird die dritte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform verwendet eine Struktur, bei der die Durchlassverlustleistung des IGBT verringert werden kann, während die Linearität der Vf-If-Kennlinie der FWD an einem Ort verbessert werden kann, der sich von dem Ort, der in der zweiten Ausführungsform beschrieben wurde, unterscheidet. Das Übrige ist dasselbe wie in der zweiten Ausführungsform. Es wird hier nur der Unterschied zu der zweiten Ausführungsform beschrieben.
  • 14 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 14 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, ist der erste Bereich in der Längsrichtung zweigeteilt, das heißt, der Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, ist in der Längsrichtung zweigeteilt. Der Verunreinigungsbereich 5 vom n+-Typ ist zwischen den ersten Teil-Bereichen (Teilbereiche der ersten Bereiche) nicht ausgebildet, und ein Bereich zwischen benachbarten Grabengatestrukturen ist mit dem Basisbereich 4 vom p-Typ gefüllt, so dass die FWD 200 ausgebildet werden kann.
  • Wie es oben erwähnt wurde, kann der erste Bereich in der Längsrichtung zweigeteilt werden, so dass die FWD 200 zwischen den ersten Teil-Bereichen ausgebildet werden kann. Bei einem derartigen Ansatz kann der zweite Bereich, der als eine Diode dient, in der Nähe des Verunreinigungsbereiches 5 vom n+-Typ, der einem Emitterbereich entspricht, ausgebildet werden. Dementsprechend vergrößert sich der Bereich der FWD 200, und dieser Bereich spielt eine Hilfsrolle für den dritten Bereich. Daher kann die Stromdichte der FWD 200 effizient verbessert werden. Schließlich kann eine Snapback-Spannung der gesamten Halbleitervorrichtung verringert werden.
  • Wenn der erste Bereich in der Längsrichtung unterteilt ist, kann der Bereich anstelle des dritten Bereiches an dem Ende der Grabengatestruktur verwendet werden, wenn die Breite W zwischen den ersten Teil-Bereichen zweifach oder mehrfach so groß wie W2 ist, der durch die Formel 10 ausgedrückt wird. In der vorliegenden Ausführungsform ist der erste Bereich in der Längsrichtung zweigeteilt. Alternativ kann der erste Bereich in der Längsrichtung drei- oder mehrgeteilt sein.
  • (Vierte Ausführungsform)
  • Im Folgenden wird die vierte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird durch Modifizieren des Layouts des ersten Bereiches und des zweiten Bereiches der zweiten Ausführungsform bereitgestellt. Das übrige ist dasselbe wie in der zweiten Ausführungsform. Es wird hier nur der Unterschied zu der zweiten Ausführungsform beschrieben.
  • 15 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 15 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, ist ein Teil der ersten ausgerichteten Bereiche derart vorgesehen, dass die gegenüberliegenden Seiten von benachbarten ersten Bereichen teilweise eingeschnitten sind, um einen Einschnittsbereich auszubilden, der durch eine gestrichelte Linie in der Zeichnung umschlossen ist. Der Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, ist in dem Vertiefungsbereich nicht ausgebildet. In der vorliegenden Ausführungsform ist der Vertiefungsbereich als der zweite Bereich ausgebildet. Das heißt, die Breite des zweiten Bereiches ist zwischen den ersten Bereichen im Vergleich zu der zweiten Ausführungsform, bei der jeder erste Bereich dieselbe Breite und jeder zweite Bereich dieselbe Breite aufweist, teilweise vergrößert.
  • Da die Breite W4 des zweiten Bereiches teilweise vergrößert ist, kann somit die FWD 200, die in dem zweiten Bereich ausgebildet wird, auf einfache Weise eine Diodentätigkeit durchführen. Somit vergrößert sich der Bereich der FWD 200, dieser Bereich spielt eine Hilfsrolle für den dritten Bereich, und es kann die Stromdichte der FWD 200 noch effizienter verbessert werden. Schließlich kann eine Snapback-Spannung der gesamten Halbleitervorrichtung verringert werden.
  • (Fünfte Ausführungsform)
  • Im Folgenden wird die fünfte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird ebenfalls durch Modifizieren des Layouts des ersten Bereiches und des zweiten Bereiches der zweiten Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der zweiten Ausführungsform. Es wird hier nur der Unterschied zu der zweiten Ausführungsform beschrieben.
  • 16 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 16 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, ist ein erster Bereich in mehrere Abschnitte in der Auf-und-Ab-Richtung des Papiers unterteilt, das heißt in der Längsrichtung der Grabengatestruktur. Ein Bereich, der nahezu dieselbe Abmessung wie der erste Teil-Bereich aufweist, ist zwischen den ersten Teil-Bereichen angeordnet und dient als der zweite Bereich. Somit sind die ersten Bereiche in der Form einer Matrix angeordnet. Insbesondere sind unter der Annahme, dass die ersten Bereiche in der Längsrichtung der Grabengatestruktur in einer Spalte angeordnet sind, mehrere Spalten der ersten Bereiche parallel angeordnet. Die ersten Bereiche in benachbarten Spalten sind einander gegenüberliegend angeordnet. Sogar bei dieser Struktur kann die FWD 200, die in dem zweiten Bereich zwischen den ersten Teil-Bereichen ausgebildet ist, auf einfache Weise eine Diodentätigkeit durchführen. Da der Bereich der FWD 200 vergrößert ist und dieser Bereich eine Hilfsrolle für den dritten Bereich spielt, kann außerdem die Stromdichte der FWD 200 noch effizienter verbessert werden. Schließlich kann eine Snapback-Spannung der gesamten Halbleitervorrichtung verringert werden.
  • (Sechste Ausführungsform)
  • Im Folgenden wird die sechste Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird durch Modifizieren des Layouts des ersten Bereiches und des zweiten Bereiches der fünften Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der fünften Ausführungsform. Es wird hier nur der Unterschied zu der fünften Ausführungsform beschrieben.
  • 17 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 17 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, ist sogar in der vorliegenden Ausführungsform der erste Bereich in mehrere Abschnitte in der Auf-und-Ab-Richtung des Papiers, das heißt in der Längsrichtung der Grabengatestruktur unterteilt. Ein Bereich, der nahezu dieselbe Abmessung wie der erste Teil-Bereich aufweist, ist zwischen den ersten Teil-Bereichen angeordnet und dient als der zweite Bereich. Unter der Annahme, dass die ersten Bereiche in der Längsrichtung der Grabengatestruktur in einer Spalte angeordnet sind, sind mehrere Spalten der ersten Bereiche parallel angeordnet. Die ersten Bereiche in benachbarten Spalten sind jedoch nicht aneinander ausgerichtet (gegeneinander verschoben). Mit anderen Worten, die ersten Bereiche sind in einem Zickzackmuster angeordnet. Sogar bei dieser Struktur kann die FWD 200, die in dem zweiten Bereich zwischen den ersten Teil-Bereichen ausgebildet ist, auf einfache Weise eine Diodentätigkeit durchführen. Da der Bereich der FWD 200 vergrößert ist und dieser Bereich eine Hilfsrolle für den dritten Bereich spielt, kann außerdem die Stromdichte der FWD 200 effizient verbessert werden. Schließlich kann eine Snapback-Spannung der gesamten Halbleitervorrichtung verringert werden.
  • (Siebte Ausführungsform)
  • Im Folgenden wird die siebte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Erfindung wird durch Modifizieren des Layouts des ersten Bereiches und des zweiten Bereiches der sechsten Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der sechsten Ausführungsform. Es wird hier nur der Unterschied zu der sechsten Ausführungsform beschrieben.
  • 18 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 18 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, ist sogar in der vorliegenden Ausführungsform der erste Bereich in mehrere Abschnitt in der Auf-und-Ab-Richtung des Papiers, das heißt in der Längsrichtung der Grabengatestruktur unterteilt. Ein Intervall, mit dem der erste Bereich unterteilt ist, ist in der vorliegenden Ausführungsform länger als in der sechsten Ausführungsform. Sogar bei dieser Struktur kann die FWD 200, die in den zweiten Bereichen zwischen den ersten Teil-Bereichen ausgebildet ist, auf einfache Weise eine Diodentätigkeit durchführen. Da der Bereich der FWD 200 vergrößert ist und dieser Bereich eine Hilfsrolle für den dritten Bereich spielt, kann außerdem die Stromdichte der FWD 200 noch effizienter verbessert werden. Schließlich kann eine Snapback-Spannung der gesamten Halbleitervorrichtung verringert werden.
  • (Achte Ausführungsform)
  • Im Folgenden wird die achte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird durch Modifizieren des Layouts des ersten Bereiches und des zweiten Bereiches der vierten Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der vierten Ausführungsform. Es wird hier nur der Unterschied zu der vierten Ausführungsform beschrieben.
  • 19 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 19 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, sind sogar in der vorliegenden Ausführungsform die gegenüberliegenden Seiten von benachbarten ersten Bereichen teilweise eingeschnitten, um den zweiten Bereich auszubilden. Im Vergleich zu der vierten Ausführungsform sind jedoch die gegenüberliegenden Seiten der benachbarten ersten Bereiche an unterschiedlichen Positionen eingeschnitten, so dass die zweiten Bereiche abwechselnd angeordnet sind. Sogar bei dieser Struktur kann die FWD 200, die in dem Bereich ausgebildet ist, auf einfache Weise eine Diodentätigkeit durchführen. Da der Bereich der FWD 200 vergrößert ist und dieser Bereich eine Hilfsrolle für den dritten Bereich spielt, kann die Stromdichte der FWD 200 noch effizienter verbessert werden. Schließlich kann eine Snapback-Spannung der gesamten Halbleitervorrichtung verringert werden.
  • (Neunte Ausführungsform)
  • Im Folgenden wird die neunte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird durch Modifizieren des Layouts der ersten bis dritten Bereiche der zweiten Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der zweiten Ausführungsform. Es wird hier nur der Unterschied zu der zweiten Ausführungsform beschrieben.
  • 20 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 20 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, ist in der vorliegenden Ausführungsform der dritte Bereich nicht an der äußeren Kante des Zellenbereiches angeordnet, sondern ist in der Mitte des Zellenbereiches verteilt. Außerdem ist der zweite Bereich derart angeordnet, dass er die dritten Bereiche verbindet.
  • Insbesondere weist jeder dritte Bereich eine kreisförmige Gestalt auf und ist an einer entsprechenden Ecke eines regelmäßigen Hexagons angeordnet. Somit sind die dritten Bereiche in der Form einer Honigwabe angeordnet. Jeder zweite Bereich ist an einer entsprechenden Seite des Hexagons angeordnet, um die dritten Bereiche zu verbinden. Eine gestrichelte Linie in der Zeichnung gibt die Grabengatestruktur an. Es sind mehrere Grabengatestrukturen vorgesehen, und jede Grabengatestruktur weist eine Längsrichtung in der Auf-und-Ab-Richtung des Papiers auf. Die ersten bis dritten Bereiche sind derart ausgebildet, dass die Grabengatestrukturen die Bereiche kreuzen. Der Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, ist auf der Seitenfläche des Grabens 6 der Grabengatestruktur in dem ersten Bereich ausgebildet. Der Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, ist jedoch nicht an der Seitenfläche des Grabens 6 der Grabengatestruktur in dem zweiten Bereich oder dem dritten Bereich ausgebildet.
  • Sogar wenn das Layout der ersten bis dritten Bereiche auf die obige Weise modifiziert wird, können dieselben Vorteile wie in der zweiten Ausführungsform erzielt werden. Da der Abstand zwischen den dritten Bereichen kürzer wird, kann die Stromdichte des zweiten Bereiches noch effizienter verbessert werden. Dementsprechend kann eine Snapback-Spannung der gesamten Halbleitervorrichtung weiter verringert werden.
  • (Zehnte Ausführungsform)
  • Im Folgenden wird die zehnte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird durch Modifizieren des Layouts der ersten bis dritten Bereiche der neunten Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der neunten Ausführungsform. Es wird hier nur der Unterschied zu der neunten Ausführungsform beschrieben.
  • 21 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 21 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, ist sogar in der vorliegenden Ausführungsform der dritte Bereich nicht an der Außenkante des Zellenbereiches angeordnet, sondern ist in der Mitte des Zellenbereiches verstreut. Der zweite Bereich ist derart angeordnet, dass er die dritten Bereiche verbindet. Jeder dritte Bereich weist eine kreisförmige Gestalt auf und ist an einer entsprechenden Ecke eines Quadrats angeordnet. Somit sind die dritten Bereiche in der Form einer Matrix angeordnet. Jeder zweite Bereich ist an einer entsprechenden Seite des Quadrats angeordnet, um die dritten Bereiche zu verbinden.
  • Sogar wenn das Layout der ersten bis dritten Bereiche auf die obige Weise modifiziert wird, können dieselben Vorteile wie in der neunten Ausführungsform erzielt werden.
  • (Elfte Ausführungsform)
  • Im Folgenden wird die elfte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird durch Modifizieren des Layouts der ersten bis dritten Bereiche der neunten Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der neunten Ausführungsform. Es wird hier nur der Unterschied zu der neunten Ausführungsform beschrieben.
  • 22 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 22 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, ist sogar in der vorliegenden Ausführungsform der dritte Bereich nicht an der Außenkante des Zellenbereiches angeordnet, sondern ist in der Mitte des Zellenbereiches verteilt. Der zweite Bereich ist derart angeordnet, dass er die dritten Bereiche verbindet. Jeder dritte Bereich weist eine kreisförmige Gestalt auf und ist an einer entsprechenden Ecke eines Dreiecks angeordnet. Jeder zweite Bereich ist an einer entsprechenden Seite des Dreiecks angeordnet, um die dritten Bereiche zu verbinden.
  • Sogar wenn das Layout der ersten bis dritten Bereiche auf die obige Weise modifiziert wird, können dieselben Vorteile wie in der neunten Ausführungsform erzielt werden.
  • (Zwölften Ausführungsform)
  • Im Folgenden wird die zwölfte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform berücksichtigt das Layout auf der Rückseite des Substrats der Halbleitervorrichtung der zweiten Ausführungsform. Das Übrige ist dasselbe wie in der zweiten Ausführungsform. Es wird hier nur der Unterschied zu der zweiten Ausführungsform beschrieben.
  • 23 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 23 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, erstreckt sich gemäß der vorliegenden Ausführungsform in der Struktur, die mit den ersten bis dritten Bereichen wie in der zweiten Ausführungsform bereitgestellt wird, der Verunreinigungsbereich 3 vom n+-Typ (Bereich, der durch eine Punkt-Strich-Linie in der Zeichnung eingeschlossen ist), der einem Kathodenbereich entspricht, jenseits eines Endes des ersten Bereiches in der Längsrichtung, wie es durch einen Pfeil A1 in der Zeichnung angegeben ist. Bei einer derartigen Struktur besteht die Möglichkeit, dass eine Snapback-Spannung VSB in dem IGBT 100 größer wird. In der vorliegenden Ausführungsform wird, wie es durch einen Pfeil A2 in der Zeichnung angegeben ist, der Verunreinigungsbereich 3 vom n+-Typ in der Längsrichtung unterteilt, so dass der Verunreinigungsbereich 2 vom p+-Typ, der einem Kollektorbereich entspricht, zwischen den geteilten Verunreinigungsbereichen 3 vom n+-Typ angeordnet werden kann. Somit wird der IGBT 100 zwischen den geteilten Verunreinigungsbereichen 3 vom n+-Typ ausgebildet.
  • Bei einem derartigen Ansatz führt der IGBT 100, der mit dem Verunreinigungsbereich 2 vom p+-Typ ausgebildet ist, der zwischen den geteilten Verunreinigungsbereichen 3 vom n+-Typ angeordnet ist, eine IGBT-Tätigkeit durch. Somit fließt ein Strom, so dass eine Stromdichte erhöht werden kann. Dann führt der IGBT 100 in dem anderen Abschnitt eine IGBT-Tätigkeit durch. Dieses macht es möglich, eine Snapback-Spannung des IGBT zu verringern.
  • Auf diese Weise können sowohl eine Verringerung der Snapback-Spannung aufgrund einer Vergrößerung des Bereiches der FWD 200 als auch eine Verringerung der Snapback-Spannung VSB aufgrund der Erleichterung der IGBT-Tätigkeit des IGBT 100 erzielt werden.
  • In der vorliegenden Ausführungsform ist der Verunreinigungsbereich 3 vom n+-Typ in der Längsrichtung zweigeteilt. Alternativ kann der Verunreinigungsbereich 3 vom n+-Typ in der Längsrichtung drei- oder mehrgeteilt sein.
  • (Dreizehnte Ausführungsform)
  • Im Folgenden wird die dreizehnte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform berücksichtigt das Layout auf der Rückseite des Substrats der Halbleitervorrichtung der zwölften Ausführungsform. Das Übrige ist dasselbe wie in der zwölften Ausführungsform. Es wird hier nur der Unterschied zu der zwölften Ausführungsform beschrieben.
  • 24 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 24 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, erstreckt sich in der vorliegenden Ausführungsform in der Struktur, bei der der erste Bereich in der Längsrichtung wie in der dritten Ausführungsform zweigeteilt ist, der erste Bereich jenseits eines Endes des Verunreinigungsbereiches 3 vom n+-Typ (Bereich, der durch eine Punkt-Strich-Linie in der Zeichnung umschlossen ist), der einem Kathodenbereich entspricht, in der Längsrichtung, wie es durch einen Pfeil B1 in der Zeichnung angegeben ist. Bei einer derartigen Struktur besteht die Möglichkeit, dass eine Snapback-Spannung VSB in der Mitte des Verunreinigungsbereiches 3 vom n+-Typ größer wird. Da sich jedoch der erste Bereich jenseits des Endes des Verunreinigungsbereiches 3 vom n+-Typ erstreckt, ist der IGBT in diesem Bereich ausgebildet. Wenn der IGBT 100 in dem Bereich eine IGBT-Tätigkeit durchführt, fließt ein Strom, so dass eine Stromdichte erhöht werden kann. Dementsprechend kann der IGBT 100 in dem anderen Abschnitt eine IGBT-Tätigkeit durchführen. Somit kann die Snapback-Spannung VSB des IGBT 100 verringert werden.
  • Sogar bei der obigen Struktur können sowohl eine Verringerung der Snapback-Spannung aufgrund einer Vergrößerung des Bereiches der FWD 200 als auch eine Verringerung der Snapback-Spannung VSB aufgrund der Erleichterung der IGBT-Tätigkeit des IGBT 100 erzielt werden. Das heißt, wenn sich der Verunreinigungsbereich 3 vom n+-Typ jenseits des Endes des ersten Bereiches erstreckt, wie es durch den Pfeil A1 in der zwölften Ausführungsform angegeben ist, wird die Snapback-Spannung VSB durch Untereilen des Verunreinigungsbereiches 3 vom n+-Typ verringert, wie es durch den Pfeil A2 in der Zeichnung angegeben ist, um den Bereich, der als der IGBT 100 dient, zu erhöhen. Wenn sich im Gegensatz dazu der erste Bereich jenseits des Endes des Verunreinigungsbereiches 3 vom n+-Typ erstreckt, wie es durch den Pfeil B1 der dreizehnten Ausführungsform angegeben ist, wird die Snapback-Spannung VSB der FWD 200 durch Unterteilen des ersten Bereiches, wie es durch den Pfeil B2 in der Zeichnung angegeben ist, verringert, um den dritten Bereich in diesem Bereich auszubilden. In diesem Fall ist es vorteilhaft, wenn der Abstand B2 zweifach oder mehrfach so groß wie W2 ist, der durch die Formel 10 angegeben wird.
  • (Vierzehnte Ausführungsform)
  • Im Folgenden wird die vierzehnte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform berücksichtigt das Layout auf der Rückseite des Substrats der Halbleitervorrichtung der dreizehnten Ausführungsform. Das Übrige ist dasselbe wie in der dreizehnten Ausführungsform. Es wird hier nur der Unterschied zu der dreizehnten Ausführungsform beschrieben.
  • 25 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 25 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, ist der erste Bereich in der vorliegenden Ausführungsform auf dieselbe Weise wie in der dreizehnten Ausführungsform unterteilt, so dass der breite zweite Bereich zwischen den ersten Teil-Bereichen angeordnet werden kann. Außerdem ist jeder erste Teil-Bereich an mehreren Positionen in der Längsrichtung unterteilt. Der Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, ist nicht in einem Bereich ausgebildet, der durch eine gestrichelte Linie in der Zeichnung umschlossen ist und zwischen den weiter unterteilten ersten Teil-Bereichen angeordnet ist. In der vorliegenden Ausführungsform ist dieser Bereich als der zweite Bereich ausgebildet. Außerdem ist der Verunreinigungsbereich 3 vom n+-Typ (Bereich, der durch eine Punkt-Strich-Linie in der Zeichnung eingeschlossen ist) an einer Position, die dem zweiten Bereich zwischen den ersten Teil-Bereichen entspricht, breiter als an einer anderen Position.
  • Bei einer derartigen Struktur vergrößert sich der Bereich der FWD 200 zwischen den ersten Teil-Bereichen, und dieser Bereich spielt eine Hilfsrolle für den dritten Bereich. Somit wird die Stromdichte der FWD 200 noch effizienter verbessert, so dass die Snapback-Spannung VSB der FWD 200 weiter verringert werden kann.
  • (Fünfzehnte Ausführungsform)
  • Im Folgenden wird die fünfzehnte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform berücksichtigt das Layout auf der Rückseite des Substrats der Halbleitervorrichtung der vierten Ausführungsform. Das Übrige ist dasselbe wie in der vierten Ausführungsform. Es wird hier nur der Unterschied zu der vierten Ausführungsform beschrieben.
  • 26 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 26 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, sind sogar in der vorliegenden Ausführungsform die ersten Bereiche teilweise eingeschnitten, um einen Einschnittsbereich auszubilden, der durch eine gestrichelte Linie in der Zeichnung umschlossen ist, wobei der Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, dort nicht ausgebildet ist. Der Einschnittsbereich ist als der zweite Bereich ausgebildet, so dass die Breite des zweiten Bereiches erhöht werden kann. Der Verunreinigungsbereich 3 vom n+-Typ weist dieselbe Breite wie der zweite Bereich auf.
  • Bei einer derartigen Struktur sind der breitere zweite Bereich und der Verunreinigungsbereich 3 vom n+-Typ einander gegenüberliegend ausgebildet, so dass dieser Bereich eine Hilfsrolle für den dritten Bereich spielen kann. Somit wird die Stromdichte der gesamten FWD 200 noch effizienter verbessert, so dass die Snapback-Spannung VSB der FWD 200 weiter verringert werden kann. Daher können dieselben Vorteile wie in der zwölften Ausführungsform erzielt werden.
  • (Sechzehnte Ausführungsform)
  • Im Folgenden wird die sechzehnte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform berücksichtigt das Layout auf der Rückseite des Substrats der Halbleitervorrichtung der neunten Ausführungsform. Das Übrige ist dasselbe wie in der neunten Ausführungsform. Es wird hier nur der Unterschied zu der neunten Ausführungsform beschrieben.
  • 27 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 27 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, weist sogar in der vorliegenden Ausführungsform jeder dritte Bereich eine kreisförmige Gestalt auf und ist an einer entsprechenden Ecke eines regelmäßigen Hexagons angeordnet. Somit sind die dritten Bereiche in der Form einer Honigwabe angeordnet. Jeder zweite Bereich ist an einer entsprechenden Seite des Hexagons angeordnet, um die dritten Bereiche zu verbinden. Außerdem ist der Verunreinigungsbereich 2 vom p-Typ, der einem Kollektorbereich entspricht, jeweils an einem Mittelpunkt des Hexagons und auf einer Linie, die die Mittelpunkte verbindet, angeordnet. Somit ist der Verunreinigungsbereich 2 vom p-Typ derart angeordnet, dass er mehrere regelmäßige Dreiecke ausbildet. Der Verunreinigungsbereich 3 vom n+-Typ, der einem Kathodenbereich entspricht, ist innerhalb des Hexagons angeordnet.
  • Wie es oben erwähnt wurde, sind die ersten bis dritten Bereiche, das heißt, die Komponenten, die als der IGBT 100 und die FWD 200 auf der Vorderseite des Substrats dienen, entsprechend dem Verunreinigungsbereich 2 vom p+-Typ, der als ein Kollektorbereich des IGBT 100 dient, und dem Verunreinigungsbereich 3 vom n+-Typ, der als ein Kathodenbereich der FWD 200 dient, ausgebildet. Bei einem derartigen Ansatz wird der Abstand zwischen den dritten Bereichen kürzer, so dass eine IGBT-Tätigkeit oder eine Diodentätigkeit effizient durchgeführt werden kann. Somit kann die Snapback-Spannung VSB der FWD 200 weiter verringert werden. Daher können dieselben Vorteile wie in der zwölften Ausführungsform erzielt werden.
  • (Siebzehnte Ausführungsform)
  • Im Folgenden wird die siebzehnte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform berücksichtigt das Layout auf der Rückseite des Substrats der Halbleitervorrichtung der zehnten Ausführungsform. Das Übrige ist dasselbe wie in der zehnten Ausführungsform. Es wird hier nur der Unterschied zu der zehnten Ausführungsform beschrieben.
  • 28 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 28 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, weist sogar in der vorliegenden Ausführungsform jeder dritte Bereich eine kreisförmige Gestalt auf und ist an einer entsprechenden Ecke eines Quadrats angeordnet. Somit sind die dritten Bereiche in der Form einer Matrix angeordnet. Jeder zweite Bereich ist an einer entsprechenden Seite des Quadrats angeordnet, um die dritten Bereiche zu verbinden. Außerdem ist der Verunreinigungsbereich 2 vom p-Typ, der einem Kollektorbereich entspricht, an einem Mittelpunkt des Quadrats und auf einer Linie, die die Mittelpunkte verbindet, angeordnet. Somit ist der Verunreinigungsbereich 2 vom p-Typ derart ausgebildet, dass mehrere Quadrate ausgebildet werden. Der Verunreinigungsbereich 3 vom n+-Typ, der einem Kathodenbereich entspricht, ist innerhalb des Quadrats angeordnet.
  • Wie es oben erwähnt wurde, sind die ersten bis dritten Bereiche, das heißt, die Komponenten, die als der IGBT 100 und die FWD 200 auf der Vorderseite des Substrats dienen, entsprechend dem Verunreinigungsbereich 2 vom p+-Typ, der als ein Kollektorbereich des IGBT 100 dient, und dem Verunreinigungsbereich 3 vom n+-Typ, der als ein Kathodenbereich der FWD 200 dient, ausgebildet. Daher können dieselben Vorteile wie in der sechzehnten Ausführungsform erzielt werden.
  • (Achtzehnte Ausführungsform)
  • Im Folgenden wird die achtzehnte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform berücksichtigt das Layout auf der Rückseite des Substrats der Halbleitervorrichtung der elften Ausführungsform. Das Übrige ist dasselbe wie in der elften Ausführungsform. Es wird hier nur der Unterschied zu der elften Ausführungsform beschrieben.
  • 29 ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. 29 ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, weist sogar in der vorliegenden Ausführungsform jeder dritte Bereich eine kreisförmige Gestalt auf und ist an einer entsprechenden Ecke eines Dreiecks angeordnet. Jeder zweite Bereich ist an einer entsprechenden Seite des Dreiecks angeordnet, um die dritten Bereiche zu verbinden. Außerdem ist der Verunreinigungsbereich 2 vom p-Typ, der einem Kollektorbereich entspricht, an einem Mittelpunkt des Dreiecks und auf einer Linie, die die Mittelpunkte verbindet, angeordnet. Somit ist der Verunreinigungsbereich 2 vom p-Typ derart angeordnet, dass mehrere regelmäßige Hexagone ausgebildet werden. Der Verunreinigungsbereich 3 vom n+-Typ, der einem Kathodenbereich entspricht, ist innerhalb des Hexagons angeordnet.
  • Wie es oben erwähnt wurde, sind die ersten bis dritten Bereiche, das heißt, die Komponenten, die als der IGBT 100 und die FWD 200 auf der Vorderseite des Substrats dienen, entsprechend dem Verunreinigungsbereich 2 vom p+-Typ, der als ein Kollektorbereich des IGBT 100 dient, und dem Verunreinigungsbereich 3 vom n+-Typ, der als ein Kathodenbereich der FWD 200 dient, ausgebildet. Daher können dieselben Vorteile wie in der sechzehnten Ausführungsform erzielt werden.
  • (Neunzehnte Ausführungsform)
  • Im Folgenden wird die neunzehnte Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform verwendet ein Layout, das es möglich macht, eine Schaltverlustleistung der zwölften Ausführungsform zu verringern. Das Übrige ist dasselbe wie in der zwölften Ausführungsform. Es wird hier nur der Unterschied zu der zwölften Ausführungsform beschrieben.
  • 30(a) ist ein oberes Layoutdiagramm einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, und 30(b) ist ein teilweise vergrößertes Diagramm eines Bereiches, der durch eine Linie mit abwechselnd einem langen und zwei kurzen Strichen in 30(a) umkreist ist. 30(a) ist kein Querschnittsdiagramm, sondern ist zum einfachen Verständnis teilweise schräg gestrichelt. Wie es in der Zeichnung gezeigt ist, erstreckt sich sogar in der vorliegenden Ausführungsform in der Struktur, die die ersten bis dritten Bereiche enthält, der Verunreinigungsbereich 3 vom n+-Typ jenseits des Endes des ersten Bereiches in der Längsrichtung und ist in der Längsrichtung unterteilt. Außerdem wird ein Abstand Lc zwischen den unterteilten Verunreinigungsbereichen 3 vom n+-Typ derart festgelegt, dass Lc ≥ 200 μm erfüllt ist. Der Verunreinigungsbereich 3 vom n+-Typ weist einen Bereich 3a und einen Bereich 3b auf. Der Bereich 3a ist an einer Position angeordnet, die dem zweiten Bereich entspricht. Der Bereich 3b ist an einer Position angeordnet, die dem ersten Bereich entspricht.
  • Der Bereich 3a weist dieselbe Breite wie der zweite Bereich auf. Der Bereich 3b ist in der Mitte zwischen benachbarten Bereichen 3a angeordnet. Die Breite des Bereiches 3b ist kleiner als die Breite jeweils des ersten Bereiches und des Bereiches 3a. Der Bereich 3b weist eine Längsrichtung parallel zu der Längsrichtung des ersten Bereiches auf.
  • In einer Halbleitervorrichtung mit der obigen Struktur führt der Bereich 3a des Verunreinigungsbereiches 3 vom n+-Typ eine Diodentätigkeit durch, und der Bereich 3b des Verunreinigungsbereiches 3 vom n+-Typ führt eine MOS-Tätigkeit durch. Insbesondere dient der Bereich 3a, der an einer Position angeordnet ist, die dem zweiten Bereich entspricht, der als die FWD 200 dient, als ein Kathodenbereich, so dass eine Diodentätigkeit durchgeführt werden kann. Der Bereich 3b, der an einer Position angeordnet ist, die dem ersten Bereich entspricht, der als der IGBT 100 dient, dient als Drainbereich, so dass eine MOS-Tätigkeit durchgeführt werden kann. Dementsprechend können die folgenden Vorteile erzielt werden.
  • 31 ist ein Diagramm, das ein Ergebnis einer Untersuchung der Vce-Ic-Kennlinie der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform darstellt. 31 stellt außerdem als ein Vergleichsbeispiel die Vce-Ic-Kennlinie der Halbleitervorrichtung der zwölften Ausführungsform dar, die keinen Bereich 3b aufweist. Wie es anhand eines Bereiches eines kleinen Stroms in der Zeichnung zu sehen ist, erhöht sich in dem Fall der Halbleitervorrichtung der zwölften Ausführungsform Ic graduell mit einer Erhöhung von Vce von etwa 1 V an. Im Gegensatz dazu erhöht sich in dem Fall der Halbleitervorrichtung der vorliegenden Ausführungsform Ic abrupt, wenn Vce etwa 1,5 V beträgt. Dann erhöht sich Ic graduell mit einer Erhöhung von Vce auf dieselbe Weise wie bei der Halbleitervorrichtung der zwölften Ausführungsform. In dem Fall der Halbleitervorrichtung der vorliegenden Ausführungsform wird im Vergleich zu der Halbleitervorrichtung der zwölften Ausführungsform eine Injizierung mit geringer Menge ermöglicht, so dass ein Schalten noch schneller erzielt werden kann. Somit kann eine Schaltverlustleistung verringert werden.
  • Im Allgemeinen führt ein MOSFET eine Schalttätigkeit noch schneller als ein IGBT durch, und eine Schaltverlustleistung eines MOSFET ist kleiner als eine Schaltverlustleistung eines IGBT. In der Halbleitervorrichtung der vorliegenden Ausführungsform kann eine MOS-Tätigkeit mit einer IGBT-Tätigkeit als Grundtätigkeit durchgeführt werden. Daher kann die Schaltverlustleistung verringert werden. Die Wirkung der Verringerung der Schaltverlustleistung zeigt sich bei einer Anwendung nützlich, bei der ein Schalten häufig durchgeführt wird, beispielsweise bei einer Anwendung, bei der die Halbleitervorrichtung verwendet wird, um einen Inverter anzusteuern.
  • In einem Bereich eines großen Stromes in der Zeichnung ist die Vce-Ic-Kennlinie der Halbleitervorrichtung der vorliegenden Ausführungsform nahezu dieselbe wie die Vce-Ic-Kennlinie der Halbleitervorrichtung der zwölften Ausführungsform. Daher kann gemäß der Halbleitervorrichtung der vorliegenden Ausführungsform dieselbe Stromkennlinie wie in der Halbleitervorrichtung der zwölften Ausführungsform in dem Bereich eines großen Stromes, der eine Heizleistung bestimmt, erzielt werden, während eine Schaltverlustleistung in dem Bereich kleinen Stromes bei einer hohen Schaltfrequenz verringert wird.
  • Außerdem wird in der vorliegenden Ausführungsform der Abstand Lc zwischen den unterteilten Verunreinigungsbereichen 3 vom n+-Typ auf 200 μm oder mehr festgelegt. 32 ist eine Grafik, die das Ergebnis eines Experimentes darstellt, das durchgeführt wurde, um eine Beziehung zwischen dem Abstand Lc und einer Snapback-Spannung VSB des IGBT 100 bei Bedingungen auszuwerten, bei denen der Schichtwiderstand der FS-Schicht 2,5E-5 [Ω/☐], die Dicke des Substrats 50 μm und der spezifische Widerstand des Substrats 25 [Ωcm] betragen. Wie es in der Zeichnung gezeigt ist, wird die Snapback-Spannung VSB kleiner, wenn der Abstand Lc größer wird, das heißt, wenn der Bereich, der als ein IGBT dient, größer wird. Wenn der Abstand Lc 200 μm oder mehr beträgt, wird die Snapback-Spannung VSB auf 0,1 V oder weniger verringert, was in Bezug auf VAK(th) = 0,8 [V] bei –40°C ignoriert werden kann. Durch Festlegen des Abstands Lc auf 200 μm oder mehr kann die Snapback-Spannung VSB auf einen ausreichend kleinen Wert verringert werden.
  • In der vorliegenden Ausführungsform kann der Bereich 3b eine andere Struktur aufweisen, auch wenn er in der Mitte zwischen benachbarten Bereichen 3a ausgebildet ist. 33(a) bis 33(c) entsprechen 30(b) und stellen weitere Layouts des Bereiches 3b dar. Wie es in 33(a) gezeigt ist, kann der Bereich 3b in der Längsrichtung unterteilt sein. Wie es in 33(b) gezeigt ist, können zwei Bereiche 3b vorgesehen sein. Wie es außerdem in 33(c) gezeigt ist, können zwei Bereiche 3b vorgesehen und in der Längsrichtung unterteilt sein, so dass die Teil-Bereiche 3b abwechselnd angeordnet sein können.
  • In der vorliegenden Ausführungsform ist der Verunreinigungsbereich 3 vom n+-Typ in der Längsrichtung zweifach geteilt. Alternativ kann der Verunreinigungsbereich 3 vom n+-Typ eine andere Struktur aufweisen. 34 bis 36 sind Layoutdiagramme für die Halbleitervorrichtung in einem Fall, in dem die Verunreinigungsbereiche 3 andere Strukturen aufweisen. Ein Bereich, der durch eine Linie mit abwechselnd einer langen und zwei kurzen Strichen in 34 bis 36 eingeschlossen ist, weist die in 30(b) oder 33(a) bis 33(c) gezeigte Struktur auf.
  • Wie es in 34 gezeigt ist, ist es ähnlich wie in der dritten Ausführungsform möglich, dass die Verunreinigungsbereiche 3 vom n+-Typ nicht unterteilt sind. Sogar in diesem Fall erstreckt sich der erste Bereich jenseits des Endes des Verunreinigungsbereiches 3 vom n+-Typ in der Längsrichtung, Da der Bereich, der sich jenseits des Endes des Verunreinigungsbereiches 3 vom n+-Typ erstreckt, eine IGBT-Tätigkeit durchführen kann, kann eine Snapback-Spannung VSB des IGBT 100 verringert werden. In dem Fall, in dem ein Abstand Lc, mit dem sich der erste Bereich jenseits des Endes des Verunreinigungsbereiches 3 vom n+-Typ in der Längsrichtung erstreckt, 100 μm oder mehr beträgt, kann die Snapback-Spannung VSB auf einen ausreichend kleinen Wert verringert werden.
  • Wie es in 35 gezeigt ist, kann der Verunreinigungsbereich 3 vom n+-Typ in der Längsrichtung unterteilt sein. Sogar in diesem Fall kann die Snapback-Spannung VSB auf einen ausreichend kleinen Wert verringert werden, wenn ein Abstand Lc zwischen den unterteilten Verunreinigungsbereichen 3 vom n+-Typ 200 μm oder mehr beträgt.
  • Außerdem kann, wie es in 36 gezeigt ist, sogar dann, wenn sich der erste Bereich jenseits des Endes der Verunreinigungsbereiche 3 vom n+-Typ in der Längsrichtung erstreckt, der Verunreinigungsbereich 3 vom n+-Typ in der Längsrichtung unterteilt sein. Sogar in diesem Fall kann die Snapback-Spannung VSB auf einen ausreichend kleinen Wert verringert werden, wenn der Abstand Lc, um den der erste Bereich sich jenseits des Endes des Verunreinigungsbereiches 3 vom n+-Typ in der Längsrichtung erstreckt, 100 μm oder mehr beträgt und der Abstand Lc zwischen den geteilten Verunreinigungsbereichen 3 vom n+-Typ 200 μm oder mehr beträgt.
  • (Zwanzigste Ausführungsform)
  • Im Folgenden wird die zwanzigste Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform verwendet ein Layout zum Verringern einer Schaltverlustleistung der zwölften Ausführungsform. Das Übrige ist dasselbe wie in der zwölften Ausführungsform. Es wird hier nur der Unterschied zu der zwölften Ausführungsform beschrieben.
  • 37(a) ist ein Diagramm, das das Layout auf der Rückseite des Substrats in dem Zellenbereich zeigt, und 37(b) ist ein teilweise vergrößertes Diagramm der 37(a). Tatsächlich ist der Verunreinigungsbereich 3 vom n+-Typ, der einem Kathodenbereich entspricht, in dem Zellenbereich ausgebildet, der durch eine gestrichelte Linie in der Zeichnung angegeben ist. Da jedoch verschiedene Layouts, die beispielsweise in Verbindung mit den zwölften bis neunzehnten Ausführungsformen beschrieben werden, verwendet werden können, ist die Darstellung des Verunreinigungsbereiches 3 vom n+-Typ in der 37(a) weggelassen.
  • Wie es in 37(a) gezeigt ist, ist ein Mischbereich 15 an der Außenkante des Zellenbereiches ausgebildet. In dem Mischbereich 15 sind sowohl der Verunreinigungsbereich 2 vom p+-Typ, der einem Kollektorbereich entspricht, als auch die Verunreinigungsbereiche 3 vom n+-Typ, die Kathodenbereichen entsprechen, ausgebildet. Der Mischbereich 15 wird nahezu vollständig von dem Verunreinigungsbereich 2 vom p+-Typ und teilweise von dem Verunreinigungsbereich 3 vom n+-Typ belegt. Insbesondere weist, wie es in 37(b) gezeigt ist, jeder der Verunreinigungsbereiche 3 vom n+-Typ eine quadratische Gestalt auf und ist verteilt. Die Abmessung reicht von 1 μm☐ bis 20 μm☐ und kann somit gleich oder kleiner als eine Diffusionslänge sein, die durch einen Diffusionskoeffizienten (= dτ1/2) definiert wird. Außerdem wird der Abstand zwischen den verteilten Verunreinigungsbereichen 3 vom n+-Typ auf einen Wert von kleiner als 150 μm festgelegt. Bei einem derartigen Ansatz wird eine signifikante Erhöhung einer Stromdichte während eines stabilen Zustands oder während eines Schaltens verhindert, so dass der IGBT 100 in dem Mischbereich 15 weniger wahrscheinlich eingeschaltet wird.
  • Wie es anhand des Querschnittsdiagramms der 38 zu sehen ist, werden während eines Betriebs Träger zwischen der tiefen Wannenschicht 13 vom p-Typ und dem Verunreinigungsbereich 2 vom p+-Typ, der unterhalb der tiefen Wannenschicht 13 vom p-Typ angeordnet ist, angesammelt. Daher fließt, wie es durch einen Pfeil in der Zeichnung angegeben ist, während eines Schaltens ein elektrischer Strom in den Verunreinigungsbereich 3 vom n+-Typ durch die Oberfläche des Verunreinigungsbereiches 2 vom p+-Typ. Dementsprechend wird ein parasitärer PNP-Transistor, der mit der tiefen Wannenschicht 13 vom p-Typ, der Driftschicht 1 vom n–-Typ und dem Verunreinigungsbereich 2 vom p+-Typ ausgebildet wird, eingeschaltet. Daher werden Löcher zwischen die tiefe Wannenschicht 13 vom p-Typ und den Verunreinigungsbereich 2 vom p+-Typ neu injiziert. Als Ergebnis kann sich der Strom konzentrieren, so dass die Halbleitervorrichtung durchschlagen kann.
  • Um dieses zu verhindern, wird gemäß der vorliegenden Ausführungsform der Mischbereich 15, der die Verunreinigungsbereiche 3 vom n+-Typ, die in dem Verunreinigungsbereich 2 vom p+-Typ verteilt sind, an der Außenkante des Zellenbereiches ausgebildet wird. Bei einem derartigen Ansatz wird der parasitäre PNP-Transistor weniger wahrscheinlich eingeschaltet. Dementsprechend kann die Toleranz der Halbleitervorrichtung verbessert werden. Da eine Neuinjektion von Löchern verringert werden kann, kann außerdem die Schaltverlustleistung verringert werden.
  • (Einundzwanzigste Ausführungsform)
  • Im Folgenden wird die einundzwanzigste Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird durch Modifizieren der Struktur des Mischbereiches 15 der zwanzigsten Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der zwanzigsten Ausführungsform. Es wird hier nur der Unterschied zu der zwanzigsten Ausführungsform beschrieben.
  • 39(a) ist ein Diagramm, das das Layout auf der Rückseite des Substrats in dem Zellenbereich zeigt, und 39(b) ist ein teilweise vergrößertes Diagramm der 39(a). Tatsächlich ist der Verunreinigungsbereich 3 vom n+-Typ, der einem Kathodenbereich entspricht, in dem Zellenbereich ausgebildet. Da jedoch verschiedene Layouts in Bezug auf beispielsweise die zwölften bis neunzehnten Ausführungsformen beschrieben werden und verwendet werden können, wird eine Darstellung des Verunreinigungsbereiches 3 vom n+-Typ in der 39(a) weggelassen.
  • Wie es in den 39(a) und 39(b) gezeigt ist, ist in der vorliegenden Ausführungsform der Umfang des Zellenbereiches von den Verunreinigungsbereichen 3 vom n+-Typ, die in dem Mischbereich 15 ausgebildet sind, umgeben. Die Breite des Verunreinigungsbereiches 3 vom n+-Typ, der in dem Mischbereich 15 ausgebildet ist, wird auf 20 μm oder weniger festgelegt und kann somit gleich oder kleiner als die Diffusionslänge sein, die durch den Diffusionskoeffizienten (= dτ1/2) definiert wird. Außerdem wird der Abstand zwischen benachbarten Verunreinigungsbereichen 3 vom n+-Typ auf einen Wert von kleiner als 150 μm festgelegt. Bei einem derartigen Ansatz wird eine signifikante Erhöhung einer Stromdichte während eines stabilen Zustands oder während eines Schaltens verhindert, so dass der IGBT 100 in dem Mischbereich 15 weniger wahrscheinlich eingeschaltet wird. Somit können dieselben Vorteile wie in der zwanzigsten Ausführungsform erzielt werden.
  • (Zweiundzwanzigste Ausführungsform)
  • Im Folgenden wird die zweiundzwanzigste Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird ebenfalls durch Modifizieren der Struktur des Mischbereiches 15 der zwanzigsten Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der zwanzigsten Ausführungsform. Es wird hier nur der Unterschied zu der zwanzigsten Ausführungsform beschrieben.
  • 40(a) ist ein Diagramm, das das Layout auf der Rückseite des Substrats in dem Zellenbereich zeigt, und 40(b) ist ein teilweise vergrößertes Diagramm der 40(a). Tatsächlich ist der Verunreinigungsbereich 3 vom n+-Typ, der einem Kathodenbereich entspricht, in dem Zellenbereich ausgebildet. Da jedoch verschiedene Layouts, die in Bezug auf beispielsweise die zwölften bis neunzehnten Ausführungsformen beschrieben werden, verwendet werden können, ist eine Darstellung des Verunreinigungsbereiches 3 vom n+-Typ in der 40(a) weggelassen.
  • Wie es in 40(a) und 40(b) gezeigt ist, ist in der vorliegenden Ausführungsform der Zellenbereich in einem Rechteck ausgebildet, und der Verunreinigungsbereich 3 vom n+-Typ, der in dem Mischbereich 15 ausgebildet ist, erstreckt sich senkrecht zu der Seite des Zellenbereiches. Die Breite der Verunreinigungsbereiche 3 vom n+-Typ, die in dem Mischbereich 15 ausgebildet sind, reicht von 1 μm bis 20 μm und kann somit gleich oder kleiner als die Diffusionslänge sein, die durch einen Diffusionskoeffizienten (= dτ1/2) definiert wird. Außerdem wird der Abstand zwischen benachbarten Verunreinigungsbereichen 3 vom n+-Typ auf einen Wert von kleiner als 150 μm festgelegt. Bei einem derartigen Ansatz wird eine signifikante Erhöhung einer Stromdichte während eines stabilen Zustands oder während eines Schaltens verhindert, so dass der IGBT 100 in dem Mischbereich 15 weniger wahrscheinlich eingeschaltet wird. Somit können dieselben Vorteile wie in der zwanzigsten Ausführungsform erzielt werden.
  • (Dreiundzwanzigste Ausführungsform)
  • Im Folgenden wird die dreiundzwanzigste Ausführungsform der vorliegenden Erfindung beschrieben. Die vorliegende Ausführungsform wird durch Modifizieren der Struktur des Mischbereiches 15 der einundzwanzigsten Ausführungsform bereitgestellt. Das Übrige ist dasselbe wie in der einundzwanzigsten Ausführungsform. Es wird hier nur der Unterschied zu der einundzwanzigsten Ausführungsform beschrieben.
  • 41 ist ein Diagramm, das das Layout auf der Rückseite des Substrats in dem Zellenbereich zeigt. Tatsächlich ist der Verunreinigungsbereich 3 vom n+-Typ, der einem Kathodenbereich entspricht, in dem Zellenbereich ausgebildet. Da jedoch verschiedene Layouts, die in Bezug auf beispielsweise die zwölften bis neunzehnten Ausführungsformen beschrieben werden, verwendet werden können, ist eine Darstellung des Verunreinigungsbereiches 3 vom n+-Typ in der 41 weggelassen.
  • Wie es in der Zeichnung gezeigt ist, ist in der vorliegenden Ausführungsform der Umfang des Zellenbereiches von mehreren Verunreinigungsbereichen 3 vom n+-Typ, die in dem Mischbereich 15 ausgebildet sind, umgeben. Die Breite des innersten Verunreinigungsbereiches 3 vom n+-Typ ist größer als die Breite der anderen Verunreinigungsbereiche 3 vom n+-Typ, die weiter von dem Zellenbereich als der innerste Verunreinigungsbereich 3 vom n+-Typ angeordnet sind. Insbesondere ist die Breite des innersten Verunreinigungsbereiches 3 vom n+-Typ größer als 20 μm und kann somit größer als die Diffusionslänge sein, die durch den Diffusionskoeffizienten (= dτ1/2) definiert wird.
  • Wenn der Abstand zwischen den Verunreinigungsbereichen 3 vom n+-Typ, die in dem Mischbereich 15 ausgebildet sind, groß ist, wird der IGBT 100 wahrscheinlich während eines stabilen Zustands oder während eines Schaltens aufgrund einer größeren Stromdichte eingeschaltet. Um dieses zu verhindern, wird die Breite des innersten Verunreinigungsbereiches 3 vom n+-Typ größer ausgebildet, so dass die Stromdichte in einem Bereich außerhalb des innersten Verunreinigungsbereiches 3 vom n+-Typ verringert werden kann. Bei einem derartigen Ansatz wird eine signifikante Erhöhung einer Stromdichte während eines stabilen Zustands oder während eines Schaltens verhindert, so dass der IGBT 100 in dem Mischbereich 15 weniger wahrscheinlich eingeschaltet wird.
  • (Weitere Ausführungsformen)
    • (1) In den Ausführungsformen sind Beispiele der Halbleitervorrichtung, die den IGBT 100 und die FWD 200 enthält, beschrieben. Die Ausführungsformen können beispielsweise durch Modifizieren der Gestalt der Komponenten modifiziert werden. In der zweiten bis dreiundzwanzigsten Ausführungsform wurde beispielsweise eine Struktur beschrieben, die die ersten bis dritten Bereiche enthält. In der vierten bis achten Ausführungsform ist der Bereich, der durch die gestrichelte Linie in der Zeichnung umschlossen ist und keinen Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, aufweist, derart ausgebildet, dass er dieselbe Struktur wie der zweite Bereich aufweist. Die Strukturen, die in Bezug auf die Ausführungsformen beschrieben wurden, sind jedoch nur Beispiele. Die Strukturen der ersten bis dritten Bereiche oder die Struktur des Bereiches in der vierten bis achten Ausführungsform, der durch die gestrichelte Linie in den Zeichnungen eingeschlossen ist, können modifiziert werden.
  • 42(a) bis 42(c) sind Querschnittsdiagramme, die Beispiele einer Zellenstruktur des ersten Bereiches, einer Zellenstruktur der zweiten und dritten Bereiche und einer Zellenstruktur des Bereiches, der durch die gestrichelte Linie in der Zeichnung umschlossen ist, in Bezug auf die vierte bis achte Ausführungsform zeigen.
  • Wie es in 42(a) gezeigt ist, kann der erste Bereich eine Abstandsstruktur aufweisen, bei der der Bereich, der als der IGBT dient, verkleinert wird, indem ein Verunreinigungsbereich 5 vom n+-Typ, der einem Emitterbereich entspricht, nicht ausgebildet wird. Ein Bereich vom n-Typ (Lochstoppschicht) 20 kann in dem Basisbereich 4 vom p-Typ in dem Abstandsabschnitt ausgebildet sein, so dass der Bereich 20 vom n-Typ benachbarte Grabengatestrukturen verbinden kann.
  • Bei einer derartigen Struktur werden, wenn der IGBT 100 eine IGBT-Tätigkeit durchführt, Träger an einer Position in dem Basisbereich 4 vom p-Typ unterhalb des Bereiches 20 vom n-Typ angesammelt. Das heißt, wenn der Bereich 20 vom n-Typ nicht ausgebildet ist, fließen Löcher in Richtung der oberen Elektrode 10 durch den Basisbereich 4 vom p-Typ, so dass sich die Durchlassspannung erhöhen kann. Um die Durchlassspannung zu verringern, ist es vorteilhaft, wenn sich Träger während einer IGBT-Tätigkeit soweit wie möglich ansammeln, so dass eine Leitfähigkeitsmodulation auftritt. Zu diesem Zweck wird der Bereich 20 vom n-Typ ausgebildet, so dass sich Träger an der Position unterhalb des Bereiches 20 vom n-Typ in dem Basisbereich 4 vom p-Typ ansammeln können. Somit wird eine Leitfähigkeitsmodulation induziert, so dass die Durchlassspannung verringert werden kann. Da die Lochinjektion in dem IGBT-Ausbildungsbereich während der Diodentätigkeit verringert wird, kann eine Wiederherstellungseigenschaft verbessert werden.
  • Man beachte, dass ein Abschnitt des Basisbereiches 4 vom p-Typ in dem Abstandsabschnitt oberhalb des Bereiches 20 vom n-Typ geerdet ist. Wenn der IGBT 100 in der Nähe des Abstandsabschnitts eine IGBT-Tätigkeit durchführt, tritt ein Kurzschluss zwischen dem Kollektor und dem Emitter auf. Daher besteht die Möglichkeit, dass die FWD 200, die in dem Abstandsabschnitt ausgebildet ist, keine Diodentätigkeit durchführen kann. Um dieses zu verhindern, wird der Basisbereich 4 vom p-Typ geerdet, so dass die FWD 200, die in dem Abstandsabschnitt ausgebildet ist, sicher eine Diodentätigkeit durchführen kann.
  • Wie es in 42(b) gezeigt ist, können sämtliche zweiten und dritten Bereiche als Abstandsabschnitt ausgebildet sein. Außerdem kann, wie es in 42(c) gezeigt ist, der Bereich, der durch die gestrichelte Linie in der Zeichnung eingeschlossen ist, in Bezug auf die vierte bis achte Ausführungsform eine Struktur aufweisen, die durch bloßes Entfernen des Verunreinigungsbereiches 5 vom n+-Typ, der einem Emitterbereich entspricht, aus der Struktur des ersten Bereiches, die in 42(a) gezeigt ist, erhalten werden. Wenn in diesem Fall der zweite Bereich die in 42(b) gezeigte Struktur aufweist, weist der Bereich, der durch die gestrichelte Linie in der Zeichnung umschlossen ist, in Bezug auf die jeweilige vierte bis achte Ausführungsform eine andere Struktur als die Struktur des zweiten Bereiches auf. Es tritt jedoch kein Problem auf.
    • (2) In den Ausführungsformen erfolgte die Beschreibung unter Bezugnahme auf einen n-Kanal-IGBT, der einen n-Typ als den ersten Leitfähigkeitstyp und einen p-Typ als den zweiten Leitfähigkeitstyp aufweist. Alternativ kann ein p-Kanal-IGBT verwendet werden, dessen Bereiche umgekehrte Leitungstypen aufweisen. In diesem Fall sind andere Komponenten als der IGBT derart aufgebaut, dass sie die umgekehrten Leitungstypen aufweisen. In der ersten Ausführungsform wurde eine Grabengatestruktur beschrieben. Sogar in dem Fall eines IGBTs, der eine Lateral-Gatestruktur aufweist, können dieselben Vorteile wie in der ersten Ausführungsform erzielt werden, wenn die Abstände W1 bis W3 dieselbe Beziehung, die in der ersten Ausführungsform beschrieben wurde, aufweisen. Außerdem können einige Ausführungsformen für einen DMOS verwendet werden.
    • (3) In der ersten Ausführungsform wurde eine Struktur, die die FS-Schicht 1a aufweist, beispielhaft beschrieben. Alternativ können nur der Verunreinigungsbereich 2 vom p+-Typ und der Verunreinigungsbereich 3 vom n+-Typ ohne die FS-Schicht 1a auf der Rückseite der Driftschicht 1 vom n–-Typ ausgebildet werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2010-151235 [0001]
    • JP 2011-139567 [0001]
    • JP 2008-53648 A [0008]

Claims (17)

  1. Halbleitervorrichtung mit einem Zellenbereich und einem Umfangsbereich, wobei der Zellenbereich eine Freilaufdiode (200) und einen Vertikal-Bipolartransistor mit isoliertem Gate (100) enthält, der von der Freilaufdiode (200) umgeben ist, wobei der Umfangsbereich eine Umfangsstruktur mit dielektrischer Festigkeit aufweist, die den Zellenbereich umgibt, wobei die Halbleitervorrichtung aufweist: eine Driftschicht (1) eines ersten Leitungstyps; einen Kollektorbereich (2) eines zweiten Leitungstyps, der auf einer Rückseite der Driftschicht (1) in dem Zellenbereich und dem Umfangsbereich angeordnet ist; einen Kathodenbereich (3) des ersten Leitungstyps, der auf der Rückseite der Driftschicht (1) in dem Zellenbereich an einer Position angeordnet ist, bei der der Kollektorbereich (2) nicht angeordnet ist; einen Basisbereich (4) des zweiten Leitungstyps, der in einem Oberflächenteil einer Vorderseite der Driftschicht (1) in dem Zellenbereich an Positionen angeordnet ist, bei denen der Bipolartransistor mit isoliertem Gate (100) und die Freilaufdiode (200) angeordnet sind; einen Emitterbereich (5) des ersten Leitungstyps, der in einem Oberflächenteil des Basisbereiches (4) angeordnet ist; einen Gateisolierfilm (7), der auf einer Oberfläche des Basisbereiches (4) zwischen dem Emitterbereich (5) und der Driftschicht (1) angeordnet ist; eine Gateelektrode (8), die auf dem Gateisolierfilm (7) angeordnet ist; eine tiefe Wannenschicht (13) des zweiten Leitungstyps, die in dem Oberflächenteil der Vorderseite der Driftschicht (1) in dem Zellenbereich an einer Position angeordnet ist, bei der die Freilaufdiode (200) angeordnet ist, wobei die tiefe Wannenschicht (13) einen Umfang des Basisbereiches (4) umgibt und mit dem Basisbereich (4) verbunden ist, wobei die tiefe Wannenschicht (13) tiefer als der Basisbereich (4) ist und eine größere Verunreinigungskonzentration als der Basisbereich (4) aufweist; eine obere Elektrode (10), die mit dem Emitterbereich (5), dem Basisbereich (4) und der tiefen Wannenschicht (13) elektrisch verbunden ist; und eine untere Elektrode (12), die mit dem Kollektorbereich (2) und dem Kathodenbereich (3) elektrisch verbunden ist, wobei gilt: W3 ≥ ((k2·(Dτ)1/2)2 – L12)^(1/2), W2 ≥ L1/K1/2, mit K ≥ 2.5, W2 – W1 ≥ 10 μm, wobei W1 einen Abstand von einer Grenze zwischen dem Kathodenbereich (3) und dem Kollektorbereich (2) zu einer ersten Position bezeichnet, bei der ein umfangsbereichsseitiges Ende der tiefen Wannenschicht (13) auf die Rückseite der Driftschicht (1) projiziert ist, W2 einen Abstand von einer Grenze zwischen dem Bipolartransistor mit isoliertem Gate (100) und der Freilaufdiode (200) in dem Basisbereich (4) zu dem umfangsbereichsseitigen Ende der tiefen Wannenschicht (13) bezeichnet, W3 einen Abstand von der Grenze zwischen dem Kathodenbereich (3) und dem Kollektorbereich (2) zu einer zweiten Position bezeichnet, bei der eine Grenze zwischen dem Basisbereich (4) und der tiefen Wannenschicht (13) auf die Rückseite der Driftschicht (1) projiziert ist, L1 eine Dicke der Driftschicht (1) bezeichnet, D einen Trägerdiffusionskoeffizienten in der Driftschicht (1) bezeichnet, τ eine Trägerlebensdauer bezeichnet, k1 einen ersten Parameter bezeichnet, der von Strukturen des Bipolartransistors mit isoliertem Gate (100) und der Freilaufdiode (200) abhängt, k2 einen zweiten Parameter bezeichnet, der von einer Struktur der tiefen Wannenschicht (13) abhängt, und K einen Wert (k1·VSB/VAK(th)) bezeichnet, der durch Multiplizieren des ersten Parameters k1 mit einem Verhältnis einer Snapback-Spannung (VSB) zu einem eingebauten Potenzial (VAK(th)) zwischen der tiefen Wannenschicht (13) und der Driftschicht (1) berechnet wird.
  2. Halbleitervorrichtung nach Anspruch 1, wobei gilt: W3 = ((k2·(Dτ)1/2)2 – L12)^(1/2), W2 = L1/K1/2, und W2 – W1 = 10 μm.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Gateelektrode (8) als eine Gate-Struktur ausgebildet ist, die eine Längsrichtung aufweist, der Abstand W1, der Abstand W2 und der Abstand W3 die folgenden Beziehungen an einem Ende der Gate-Struktur in der Längsrichtung erfüllen: W3 ≥ ((k2·(Dτ)1/2)2 – L12)^(1/2), W2 ≥ L1/K1/2, mit K ≥ 2.5, und W2 – W1 ≥ 10 μm.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die Gate-Struktur mehrere Gate-Strukturen aufweist, der Emitterbereich (5) in mindestens einem Bereich zwischen den Gate-Strukturen nicht ausgebildet ist, so dass ein erster Bereich und ein zweiter Bereich definiert werden, der Emitterbereich (5) in dem ersten Bereich ausgebildet ist, so dass der erste Bereich als der Bipolartransistor mit isoliertem Gate (100) dient, der Emitterbereich (5) in dem zweiten Bereich nicht ausgebildet ist, so dass der zweite Bereich als die Freilaufdiode (200) dient, ein Abschnitt, der den Bipolartransistor mit isoliertem Gate (100) umgibt, als ein dritter Bereich definiert ist, der als die Freilaufdiode (200) dient, und der erste Bereich und der zweite Bereich jeweils eine Längsrichtung parallel zu der Längsrichtung der Gate-Struktur aufweisen.
  5. Halbleitervorrichtung nach Anspruch 4, wobei eine Breite des zweiten Bereiches 20 μm oder mehr beträgt.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der Kathodenbereich (3) eine Längsrichtung parallel zu der Längsrichtung des ersten Bereiches aufweist und sich jenseits eines Endes des ersten Bereiches in der Längsrichtung erstreckt, und der Kathodenbereich (3) in der Längsrichtung unterteilt ist.
  7. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der erste Bereich in der Längsrichtung unterteilt ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei ein Bereich zwischen den geteilten ersten Bereichen mit dem Basisbereich (4) gefüllt ist und als die Freilaufdiode (200) dient.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei der Kathodenbereich (3) eine Längsrichtung parallel zu der Längsrichtung des ersten Bereiches aufweist, und der erste Bereich sich jenseits eines Endes des Kathodenbereiches (3) in der Längsrichtung erstreckt.
  10. Halbleitervorrichtung nach einem der Ansprüche 7 bis 9, wobei ein Abstand (W, B2) zwischen den geteilten ersten Bereichen zweifach oder mehrfach so groß wie der Abstand W2 ist.
  11. Halbleitervorrichtung nach einem der Ansprüche 7 bis 10, wobei der geteilte erste Bereich in der Längsrichtung weiter unterteilt ist, ein Bereich zwischen den weiter geteilten ersten Bereichen keinen Emitterbereich (5) aufweist und als die Freilaufdiode (200) dient, und der Kathodenbereich (3) an einer Position, die dem Bereich zwischen den weiter geteilten ersten Bereichen entspricht, breiter als an einer Position ist, die dem weiter geteilten ersten Bereich entspricht.
  12. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der erste Bereich mehrere ausgerichtete erste Bereiche aufweist, und gegenüberliegende Seiten benachbarter erster Bereiche teilweise eingeschnitten sind, um einen Einschnittsbereich auszubilden, der als die Freilaufdiode (200) dient.
  13. Halbleitervorrichtung nach Anspruch 12, wobei der Kathodenbereich (3) eine Längsrichtung parallel zu der Längsrichtung des ersten Bereiches aufweist, und der Kathodenbereich (3) dieselbe Breite wie der Einschnittsbereich aufweist und dem Einschnittsbereich gegenüberliegend angeordnet ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 4 bis 13, wobei der Kathodenbereich (3) einen Bereich (3a) aufweist, der an einer Position angeordnet ist, die dem zweiten Bereich entspricht, und der Kathodenbereich (3) einen Bereich (3b) aufweist, der an einer Position angeordnet ist, die dem ersten Bereich entspricht, und der schmaler als der Bereich (3a) ist, der an der Position angeordnet ist, die dem zweiten Bereich entspricht.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei ein Mischbereich (15) auf der Rückseite der Driftschicht (1) an einer Außenkante des Zellenbereiches angeordnet ist, und der Mischbereich (15) den Kollektorbereich (2) und den Kathodenbereich (3) aufweist.
  16. Halbleitervorrichtung nach einem der Ansprüche 1 bis 15, die außerdem aufweist: eine Feldstoppschicht (1a) des ersten Leitungstyps, die auf der Rückseite der Driftschicht (1) in dem Zellenbereich und dem Umfangsbereich angeordnet ist, wobei eine Verunreinigungskonzentration der Feldstoppschicht (1a) größer als diejenige der Driftschicht (1) ist, und der Kollektorbereich (2) und der Kathodenbereich (3) in einem Oberflächenteil der Feldstoppschicht (1a) angeordnet sind.
  17. Halbleitervorrichtung nach einem der Ansprüche 1 bis 16, die außerdem aufweist: mehrere Gräben (6), die den Basisbereich (4) durchdringen, wobei die Gräben (6) eine Längsrichtung aufweisen und mit einem vorbestimmten Intervall angeordnet sind, und der Gateisolierfilm (7) und die Gateelektrode (8) in jedem Graben (6) angeordnet sind, um eine Grabengatestruktur auszubilden.
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