JP3451247B2 - 半導体装置およびその製法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ユニポーラタイプ
の高耐圧半導体装置に係り、特に、六方晶炭化珪素（Ｓ
ｉＣ）の単結晶基板を用いた電界効果型トランジスタ、
ショットキー・ダイオード、静電誘導サイリスタ等の、
低損失化と高耐圧化を図るに好適な構造の半導体装置、
および、その製法に関する。

【０００２】

【従来の技術】本明細書においては、六方晶炭化珪素
（ＳｉＣ）単結晶基板の面および方向軸を表す場合に、
結晶面は｛０００１｝、方向は＜０００１＞のようにい
わゆるミラー指数を用いて記述するが、対称性を持つ面
や方向はその性質が等価であることから、説明を分かり
易くするため区別しないことにする。

【０００３】また、本来ならば面および方向において所
要の数字の上にはバーを付した表現内容であるが、明細
書の表現手段に制約があるため、前記所要の数字にアン
ダーラインを付して、例えば結晶面は｛１１２０｝、方
向は＜１１２０＞と示し、この場合のアンダーライン
は、上記の数字の上に付すバーと同じ意味である。

【０００４】従来、使用電圧が数１０Ｖ〜数１００Ｖ、
また、電流が数１００ｍＡ〜数１０Ａ以上の、いわゆる
パワー用の個別半導体装置や集積回路素（パワーＩＣ）
の一部には、その動作の高速性からユニポーラ素子であ
る電界効果型トランジスタが用いられる。

【０００５】特に、素子の表面側をソース、裏面側をド
レインとして主電流を流し、前記素子表面のソース領域
とソース領域下部のチャネル（反転層）形成領域（その
一部はソース電極に連結される）を部分的に除去して形
成した多数の溝（ゲート溝）の側面に、ゲート絶縁膜と
ゲート電極を設け、該ゲート電極の印加電圧により、チ
ャネル形成領域に部分的に形成されて電流の流路となる
チャネルを制御して、主電流のＯＮ／ＯＦＦやそのを制
御する、いわゆる縦型の電界効果型トランジスタは、大
きな主電流を高い応答性を持って制御できる。

【０００６】従来、パワー用の個別半導体やＩＣを製造
する場合には、シリコン（Ｓｉ）やガリウム砒素（Ｇａ
Ａｓ）の単結晶ウエハが用いられており、これらの単結
晶は立方晶の結晶構造を有することが知られている。近
年、前記素子の作動電圧、作動電流、さらに、動作周波
数などの使用環境は益々高まる傾向にあり、素子の動作
時における電力損失や、高温の動作状態における信頼性
などの点から、従来のＳｉやＧａＡｓ単結晶材料では限
界に近づきつつある。

【０００７】このような問題を解消する新たな半導体材
料として、大きなエネルギ・バンドギャップを有するこ
とから絶縁破壊電圧が高く、また、高温動作も可能な炭
化珪素（ＳｉＣ）が注目され、大型の単結晶ウエハの製
作が可能となった近年、該素子の開発が盛んになってい
る。

【０００８】なお、ＳｉＣの単結晶は、ＳｉやＧａＡｓ
の単結晶と同じ立方晶構造と、六方晶構造の２種がある
が、エネルギ・バンドギャップがより大きく、素子を構
成した場合の絶縁破壊電圧などの特性を大きくできるの
は六方晶構造であることが知られている。

【０００９】前記ＳｉＣ単結晶を用いる電界効果型トラ
ンジスタの一例としては、特開平４−２３９７７８号公
報や、日本国特許第２,９１０,５７３号に開示される構
造のものが知られている。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の電界効果型トランジスタの構造は、チャネル構造の
改善による特性の向上、特に、素子の動作時における損
失の低減が図られているが、ドリフト領域の抵抗の低減
に関して配慮されておらず、その特性をより十分に発揮
していると云えない。

【００１１】本発明の目的は、上記に鑑み素子動作時の
損失がより小さい六方晶単結晶の半導体部材を用いたユ
ニポーラタイプの半導体装置、および、その製法を提供
することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に本発明は、六方晶単結晶の半導体材料を用いるユニポ
ーラタイプの半導体装置であって、電流経路に沿って交
互に並列配置されたｐ型領域とｎ型領域とをそれぞれ複
数備えて構成されるドリフト領域を有し、該ドリフト領
域におけるｐ型領域とｎ型領域との界面が｛０００１｝
結晶面であることを特徴とする。

【００１３】また、本発明の上記半導体装置において、
ソース領域およびドレイン領域の間に配置されるチャン
ネル形成領域をさらに備え、該チャンネル形成領域が
｛１１２０｝結晶面に沿って形成される構成としてもよ
い。

【００１４】また、上記の本発明のユニポーラタイプの
半導体装置の製法では、一導電型の六方晶ＳｉＣ単結晶
の半導体基板に、抵抗率がより高く導電型が同一のエピ
タキシャル層を形成し、該エピタキシャル層をエッチン
グして｛０００１｝結晶面を壁面とした溝を複数形成
し、該溝を前記エピタキシャル層とキャリヤ濃度が同一
または略同一の反対導電型のエピタキシャル層により埋
めることで、同数または略同数のｐ型およびｎ型領域か
らなるドリフト領域を形成することにある。

【００１５】また、本発明のユニポーラタイプの半導体
装置の製法では、前記製法によりドレイン側ドリフト領
域を形成し、さらに、該ドレイン側ドリフト領域表面を
平坦化した後、前記反対導電型のチャネル形成領域を形
成し、該チャネル形成領域に前記一導電型の不純物を拡
散して、ソース領域を複数形成するものであって、該チ
ャネル形成領域を｛１１２０｝結晶面に沿って形成する
ことにある。

【００１６】

【発明の実施の形態】本発明は、六方晶ＳｉＣ単結晶を
用いる電界効果型トランジスタ、ショットキー・ダイオ
ード、静電誘導型サイリスタ等のユニポーラタイプの半
導体装置の構造と、それらの製法を提供することにあ
る。

【００１７】本発明の一実施態様としては、主表面側の
一部を複数のソース領域、裏面側をドレイン領域として
電極を形成し、前記ソース，ドレイン領域間にチャネル
形成領域を挟み込み、該ソース領域に複数のゲート溝を
少なくともドレイン側ドリフト領域に到達するまで形成
し、該ゲート溝のチャネル形成領域にゲート絶縁膜とゲ
ート電極を形成した六方晶ＳｉＣ単結晶を用いる縦型電
界効果型トランジスタにある。

【００１８】そして、｛１１００｝結晶面を基板の主表
面とし、ドレイン側ドリフト領域に到達し、壁面が主表
面に垂直で、該主表面に垂直な断面と平行な断面がいず
れも矩形状のゲート溝を、前記矩形の長手方向を＜００
０１＞方向に平行して複数箇配置し、該ゲート溝の＜０
００１＞方向に平行な壁面のチャネル形成領域にゲート
絶縁膜とゲート電極を形成し、当該基板の主表面に垂直
な｛０００１｝結晶面を界面としたそれぞれ同数で複数
のｐ型領域とｎ型領域とを、前記ｐ型領域およびｎ型領
域の、水平断面の長手方向が前記ゲート溝の長手方向と
直交して主電流経路に並列的に交互に配置する。

【００１９】前記ｐ型領域とｎ型領域のそれぞれの多数
キャリヤの量は同等とし、主電流経路に並列方向の厚さ
は、前記ｐ型領域とｎ型領域内に拡がる空乏層により自
由電荷キャリアが排除された場合に、アバランシェ降伏
の臨界強度以下の電圧を担うのに十分な厚さとするドレ
イン側ドリフト領域を配置したものである。

【００２０】また、本発明の他の実施態様は、主表面側
の一部を複数のソース領域、裏面側をドレイン領域とし
て電極を形成し、前記ソース、ドレイン領域間にチャネ
ル形成領域を挟み込み、該ソース領域に複数のゲート溝
を少なくともドレイン側ドリフト領域に到達するまで形
成し、該ゲート溝のチャネル形成領域にゲート絶縁膜と
ゲート電極を形成する六方晶ＳｉＣ単結晶を用いる縦型
電界効果型トランジスタにある。

【００２１】そして、｛１１２０｝結晶面を基板の主表
面とし、前記ドレイン側ドリフト領域に到達し、該主表
面に垂直な断面における壁面が６０°の内角で交わるＶ
字形状を有し、該主表面に平行な断面が矩形状のゲート
溝を、前記矩形の長手方向を＜０００１＞方向に平行と
して複数箇配置し、該ゲート溝の＜０００１＞方向に平
行な壁面のチャネル形成領域にゲート絶縁膜とゲート電
極を形成し、当該基板の主表面に垂直な｛０００１｝結
晶面を界面とした。

【００２２】そして、それぞれ同数で複数のｐ型領域と
ｎ型領域とを、前記ｐ型領域およびｎ型領域の水平断面
の長手方向が、前記ゲート溝の長手方向と直交して主電
流経路に並列的に交互に配置し、前記ｐ型領域とｎ型領
域は、それぞれの多数キャリヤの量は同等とし、主電流
経路に並列方向の厚さは、前記ｐ型領域とｎ型領域内に
拡がる空乏層により自由電荷キャリアが排除された場合
に、アバランシェ降伏の臨界強度以下の電圧を担うのに
十分な厚さとするドレイン側ドリフト領域を配置する。

【００２３】また、本発明の他の実施態様では、主表面
側の一部を複数のソース領域、裏面側をドレイン領域と
して電極を形成し、該ソース領域およびドレイン領域間
にドレイン側ドリフト領域とチャネル形成領域とを形成
し、該チャネル形成領域が形成されている主表面上の個
所にゲート絶縁膜とゲート電極とを形成した六方晶Ｓｉ
Ｃ単結晶を用いる電界効果型トランジスタである。

【００２４】そして、｛１１２０｝結晶面を基板の主表
面とし、該主表面に垂直な｛０００１｝結晶面を界面と
したそれぞれ同数で複数のｐ型領域とｎ型領域を、主電
流経路に並列的に交互に配置する。

【００２５】前記ｐ型領域とｎ型領域それぞれの多数キ
ャリヤの量は同等とし、主電流経路に並列方向の厚さ
は、前記ｐ型領域とｎ型領域内に拡がる空乏層により自
由電荷キャリアが排除された場合に、アバランシェ降伏
の臨界強度以下の電圧を担うのに十分な厚さのドレイン
側ドリフト領域を配置する。

【００２６】また、本発明の他の実施態様では、六方晶
ＳｉＣ単結晶を用いるショットキー・ダイオードまたは
静電誘導型サイリスタであって、基板の主表面として
｛０００１｝結晶面以外の結晶面を用い、該基板の主表
面に垂直な｛０００１｝結晶面を界面とした、それぞれ
同数で複数のｐ型領域とｎ型領域を主電流経路に並列的
に交互に配置し、前記ｐ型領域とｎ型領域は、それぞれ
の多数キャリヤの量を同等とし、主電流経路に並列方向
の厚さを、前記ｐ型領域とｎ型領域内に拡がる空乏層に
より自由電荷キャリアが排除された場合に、アバランシ
ェ降伏の臨界強度以下の電圧を担うのに十分な厚さとす
るドレイン側ドリフト領域を配置する。

【００２７】また、本発明の他の実施態様では、縦型電
界効果型トランジスタの製法において、｛１１００｝結
晶面の抵抗率が低い、一導電型の六方晶ＳｉＣ単結晶の
半導体基板に、抵抗率が高く導電型が同一のエピタキシ
ャル層を形成する。

【００２８】そして、上記エピタキシャル層をエッチン
グし、当該基板の主表面に垂直な｛０００１｝結晶面を
壁面とした溝を複数形成し、該溝を前記一導電型で高抵
抗率のエピタキシャル層と、キャリヤ濃度が同一の反対
導電型のエピタキシャル層により埋め、前記ｐおよびｎ
型両導電型領域のそれぞれが同数で複数の領域からなる
ドレイン側ドリフト領域を形成し、該ドレイン側ドリフ
ト領域表面を平坦化した後、反対導電型のチャネル形成
領域を形成する。

【００２９】該チャネル形成領域には、一導電型の不純
物を拡散してソース領域を複数形成し、少なくともドレ
イン側ドリフト領域に達しており、側壁が前記主表面に
垂直で＜０００１＞方向に平行な、前記ｐ型，ｎドリフ
ト領域の矩形状水平断面の長手方向と直交して配置され
たゲート溝を、前記ソース領域に複数箇形成し、該ゲー
ト溝の該主表面に垂直で＜０００１＞方向に平行な壁面
に、ゲート絶縁膜を形成する。

【００３０】該ゲート絶縁膜上にゲート電極を形成し、
前記主表面のチャネル形成領域およびソース領域の両導
電型表面を結合してソース電極を形成し、前記ドレイン
領域であり基板結晶の裏面にドレイン電極を形成する。

【００３１】また、本発明の他の実施態様では、縦型電
界効果型トランジスタの製法において、｛１１２０｝結
晶面の六方晶ＳｉＣ単結晶の抵抗率の低い一導電型の半
導体基板に、抵抗率が高く導電型が同一のエピタキシャ
ル層を形成し、該エピタキシャル層をエッチングして、
当該基板の主表面に垂直な｛０００１｝結晶面を壁面と
した溝を複数形成し、該溝を前記一導電型で高抵抗率の
エピタキシャル層とキャリヤ濃度が同一の反対導電型の
エピタキシャル層により埋めて、前記ｐおよびｎ型両導
電型領域とそれぞれ同数で複数の領域からなるドレイン
側ドリフト領域を形成する。

【００３２】そして、上記ドレイン側ドリフト領域表面
を平坦化した後、反対導電型のチャネル形成領域をエピ
タキシャル成長により形成し、該チャネル形成領域に一
導電型の不純物を拡散してソース領域を複数形成し、該
チャネル形成領域に壁面が６０°の内角で交わり、前記
主表面に垂直な断面がＶ字形状、前記主表面に平行な断
面が矩形状、該矩形の長手方向が＜０００１＞方向に平
行で、前記ｐ型およびｎ型ドリフト領域の矩形状水平断
面の長手方向と直交して配置されたゲート溝を、前記ソ
ース領域に複数形成し、該ゲート溝の＜０００１＞方向
に平行な壁面にゲート絶縁膜を形成する。

【００３３】そして、該ゲート絶縁膜上にゲート電極を
形成し、前記主表面のチャネル形成領域およびソース領
域の両導電型表面を結合してソース電極を形成し、前記
ドレイン領域であり基板結晶の裏面にドレイン電極を形
成する。

【００３４】また、本発明の他の実施態様では、電界効
果型トランジスタの製法において、｛１１２０｝結晶面
の六方晶ＳｉＣ単結晶の抵抗率の低い一導電型の半導体
基板に抵抗率が高く導電型が同一のエピタキシャル層を
形成し、該エピタキシャル層をエッチングし、当該基板
の主表面に垂直な｛０００１｝結晶面を壁面とした溝を
複数形成する。

【００３５】次に、該溝を前記一導電型で高抵抗率のエ
ピタキシャル層とキャリヤ濃度が同一の反対導電型のエ
ピタキシャル層により埋めて、前記ｐおよびｎ型両導電
型領域のそれぞれと同数で、複数の領域からなるドレイ
ン側ドリフト領域を形成する。

【００３６】該ドレイン側ドリフト領域表面を平坦化し
た後、反対導電型の不純物を拡散してチャネル形成領域
を複数形成し、該チャネル形成領域内に一導電型の不純
物を拡散してソース領域を複数形成する。さらに、前記
主表面に露出した前記チャネル形成領域にゲート絶縁膜
を形成し、該ゲート絶縁膜上にゲート電極を形成し、前
記主表面にある複数のチャネル形成領域およびソース領
域の両導電型表面を結合してソース電極を形成し、前記
ドレイン領域で基板結晶の裏面にドレイン電極を形成す
る。

【００３７】また、本発明の他の実施態様では、ショッ
トキー・ダイオードまたは静電誘導型サイリスタの製法
において、｛０００１｝結晶面以外の主面を有する六方
晶ＳｉＣ単結晶であって抵抗率の小さな一導電型の半導
体基板に、抵抗率が高く導電型が同一のエピタキシャル
層を形成する。

【００３８】該エピタキシャル層をエッチングし、当該
基板の主表面に垂直な｛０００１｝結晶面を壁面とする
溝を複数形成し、該溝を前記一導電型で高抵抗率のエピ
タキシャル層とキャリヤ濃度が同一の反対導電型のエピ
タキシャル層により埋めて、前記ｐおよびｎ型両導電型
領域のそれぞれ同数で複数の領域からなるドリフト領域
を形成し、該ドリフト領域表面を平坦化した後、同一導
電型のエピタキシャル層を形成し、該エピタキシャル層
に金属電極、あるいは、反対および同一導電型の不純物
層を形成する。

【００３９】次に、本発明の実施例を図面を用いて詳細
に説明する。なお、図において同一構成部署には同一符
号を付してその詳細な説明は省略する。

【００４０】〔実施例 １〕基板ウエハとして六方晶Ｓ
ｉＣ単結晶ウエハを用いた、縦型電界効果トランジスタ
の一実施例を、図１、図２に基づき説明する。

【００４１】図１（ａ）は、本実施例の縦型電界効果型
トランジスタの一構成例を示す斜視図で、図１（ｂ）
は、図１（ａ）のＡ−Ａ’部から見た模式断面図であ
る。チャンネルが形成された場合の状態を模式的に示し
ている。本発明の構成を理解し易くするために、本明細
書の図面においては、トランジスタや他の半導体装置の
断面方向距離を平面方向距離に比べて拡大して示した。

【００４２】また、図２は本発明の理解を助けるための
六方晶単結晶における単位格子を示す説明図で、図２
（ａ）〜（ｃ）は、単位格子による六方晶単結晶の結晶
面と軸方向の説明図である。

【００４３】図１の縦型電界効果型トランジスタにおい
て、電極と接するために抵抗率を小さくしたｎ＋型層で
形成されたｎ＋型低抵抗ドレイン領域１（基板ウエハで
あり低抵抗基板と呼ばれる）と、チャンネル形成領域３
と、これに接したドレイン側ドリフト領域２（ＯＮ状態
においてはドレイン領域として作用する）と、複数個の
ｐ型領域とｎ型領域で構成されている。

【００４４】さらに、ｎ型ソース領域４、ゲート絶縁膜
５、電流の流路となるチャネル６、ゲート溝７、ゲート
溝７の壁面であるチャネル形成面８と、ドレイン電極
９、ソース電極１０、および、ゲート電極１１を有す
る。

【００４５】さらに、半導体装置主表面１３は、ＳｉＣ
単結晶基板１２の主表面であって｛１１００｝結晶面で
ある。１４は電界効果型トランジスタＯＮ時の電流経路
を示している。なお、本実施例の素子は、一枚の六方晶
ＳｉＣ単結晶基板（ウエハ）１２に一度に多数箇形成さ
れた後、それぞれに切り出し作製した。

【００４６】半導体基板１２内において、ｎ＋型低抵抗
ドレイン領域１、複数のｐ型領域とｎ型領域で構成され
るドレイン側ドリフト領域２、チャネル形成領域３は順
に積層状態に構成され、ｐ型のチャネル形成領域３の一
部にはｎ型ソース領域４が複数形成されて主表面１３を
構成している。

【００４７】前記ｎ型ソース領域４の形成部分には、ｎ
型ソース領域４からｐ型チャネル形成領域３を介してｐ
型、ｎ型の複数の領域からなるドレイン側ドリフト領域
２までに達し、前記主表面１３に対して厚み方向に切り
込まれた、好ましくは直方体形状あるいは略直方体形状
の、細長いゲート溝７が形成されている。

【００４８】ゲート溝７は、その露出面をほぼ覆うよう
にゲート絶縁膜５が設けられ、ゲート溝７の長手方向の
ゲート絶縁膜５の上面にゲート電極１１が配置され、ま
た、ｐ型のチャネル形成領域３の開放面および該開放面
に連なるｎ型ソース領域４の一部の表面に、ソース電極
１０がオーミック接合される。

【００４９】一方、ｎ＋型低抵抗ドレイン領域１の開放
面側には、ドレイン電極９がオーミック接合される。

【００５０】ソース電極１０の形成方法は、本発明では
特に限定されないが、例えば、ソース領域４を主表面１
３全面に形成した後、主表面１３を掘り込み、ｐ型のチ
ャネル形成領域３とｎ型ソース領域４とを、掘り込んだ
溝の壁面で連結する方法もある。

【００５１】ゲート溝７は、その壁面が主表面１３に、
好ましくは垂直あるいは略垂直で、該垂直面と主表面１
３に平行な断面が、いずれも好ましくは矩形状あるいは
略矩形状とし、該ゲート溝７の主表面１３に平行な断面
の矩形の長手方向を、図１（ａ）中に示すように＜００
０１＞方向（好ましくは平行あるいは略平行）に複数箇
配置される。

【００５２】｛１１００｝結晶面基板を用い、垂直およ
び主表面１３に平行な断面を矩形あるいは略矩形状とし
たゲート溝７の配置方向を、種々変えた電界効果型トラ
ンジスタを作成し、ＯＮ状態における素子の損失を調べ
た結果、水平断面の矩形の長手方向を＜０００１＞方向
に平行として配置し、この壁面にゲート電極１１を設け
た場合が、最も損失が小さくなることが分かった。

【００５３】これは、矩形状溝の長手方向を＜０００１
＞方向に配置して、この垂直面にゲート電極１１を設け
た場合には、主表面に対し垂直でチャネルが形成される
領域の壁面は、原子の面密度が最も小さい｛１１２０｝
結晶面に等しい面となる。この結果、チャネルの抵抗が
低減されるためと推定される。従って、本発明では、こ
の｛１１２０｝結晶面あるいは該結晶面とほぼ等しい面
に沿って、チャネル形成領域３が形成されるよう構成す
る。

【００５４】また、ドレイン側ドリフト領域２は、主表
面１３に垂直あるいは略垂直な｛０００１｝面を界面と
し、好ましくは同数あるいは略同数で複数のｐ型領域と
ｎ型領域が、その水平断面の長手方向を前記ゲート溝７
の配置方向に直交あるいは略直交するように形成され、
電流経路に並列的に交互に配置されている。

【００５５】これらのｐ型領域およびｎ型領域は、その
多数キャリヤの量は同等あるいはほぼ同等の形成し、そ
の厚みは、空乏層により自由電荷キャリアが排除された
場合に、アバランシェ降伏の臨界強度以下の電圧を担う
に十分な長さとする。

【００５６】従って、ドレイン側ドリフト領域２内にお
けるｎ型領域の多数キャリヤの総量は、従来のｎ型領域
のみからなるドレイン側ドリフト領域構造に比べて大き
くでき、このドリフト領域２のＯＮ状態の抵抗をより小
さくすることができる。

【００５７】また、後述するように、ｐ型領域とｎ型領
域の界面を好ましくは｛０００１｝結晶面あるいはそれ
にほぼ等しい面とすることにより、結晶欠陥の非常に少
ないｐ型領域およびｎ型領域の形成が可能となり、素子
のＯＦＦ状態における漏洩電流が大幅に削減され、高耐
圧化の達成が可能となる。

【００５８】以上の構成により、本実施例の電界効果型
トランジスタのＯＮ状態における素子損失が低減される
と共に、ＯＦＦ状態における大きな素子耐圧も達成され
る。

【００５９】〔実施例 ２〕図３（ａ）は、本実施例の
縦型電界効果型トランジスタの他の構成例を示す斜視
図、図３（ｂ）は図３（ａ）のＡ−Ａ’線部分から見た
模式断面図である。

【００６０】図３に示す縦型電界効果型トランジスタの
構成は図１と同じなので、その説明は省略する。

【００６１】本実施例においては、素子を形成する六方
晶ＳｉＣ単結晶基板１２の主表面が｛１１２０｝結晶面
であり、また、ゲート溝７は、主表面１３に垂直な断面
での形状が、当該ゲート溝７の壁面が好ましくは６０°
または略６０°の内角を持って交わるＶ字形状である点
が異なる。

【００６２】また、本実施例のゲート溝７では、主表面
１３に平行な断面を好ましくは矩形または略矩形状と
し、該矩形の長手方向を、ドリフト領域のｐ型領域およ
びｎ型領域の水平断面の長手方向と、直交あるいは略直
交する＜０００１＞方向に好ましくは平行あるいは略平
行とし複数箇配置されている。このゲート溝７の＜００
０１＞方向に沿った壁面にゲート絶縁膜５とゲート電極
１１が設けられる。

【００６３】本実施例のゲート溝７の形状と配置によれ
ば、チャネル６が形成される領域の壁面８は｛１１２
０｝結晶面あるいはそれに略等しい面となり、チャネル
抵抗が減少することから、ＯＮ状態の素子の損失は低減
され、同時にＯＦＦ状態の大きな素子耐圧を得ることが
できる。この場合、Ｖ字形状ゲート溝７の底部は、必ず
しもＶ字形で交叉する必要はなく、二つの壁面の延長が
好ましくは６０°または略６０°の内角で交叉する断面
形状であれば、同様の効果を得ることができる。

【００６４】即ち、六方晶単結晶構造においては、図２
（ｃ）に示すように、隣接する３つの｛１１２０｝結晶
面は互いに６０°の内角で交わっている。本実施例で
は、これらの｛１１２０｝結晶面のうち２つを、ゲート
溝７を形成する両壁面とすることにより、チャンネル抵
抗を軽減したものである。

【００６５】〔実施例 ３〕図４（ａ）は本実施例の縦
型電界効果型トランジスタの構成例を示す斜視図、図４
（ｂ）は図４（ａ）のＡ−Ａ’部からの断面構成を示す
模式断面図である。

【００６６】図４の縦型電界効果型トランジスタの構成
の大部分は、六方晶ＳｉＣ単結晶基板１２の主表面が
｛１１２０｝結晶面であることを含め、実施例２と同一
であるが、本実施例では、ゲート溝の無いプレナー構造
の電界効果型トランジスタである。

【００６７】この場合、チャネル形成領域３およびソー
ス領域４は、ドレイン側ドリフト領域２の表面側に直接
形成される。また、チャネル形成領域３およびソース領
域４の配置方向と前記ドレイン側ドリフト領域２の配置
方向の関係は、実施例１および２のような限定は必要な
い。

【００６８】本構成によれば、チャネル６が形成される
領域の結晶面は｛１１２０｝面あるいはそれに略等しい
面となり、チャネル抵抗が減少することからトランジス
タＯＮ状態の損失が低減されると共に、ドリフト領域の
損失の低減も達成され、同時にＯＦＦ状態での大きな素
子耐圧のものを得ることができる。

【００６９】〔実施例 ４〕本発明によるショットキー
・ダイオードの一実施例の構成例を図５（ａ）に、静電
誘導型サイリスタの一実施例の構成例を図５（ｂ）にそ
れぞれ示す。

【００７０】図５において、いずれの素子も｛０００
１｝面以外の結晶面をその主面とする六方晶ＳｉＣ単結
晶基板が用いられ、１はｎ＋型層、２は｛０００１｝結
晶面を界面とする好ましくは同数あるいは略同数で、複
数個のｐ型領域とｎ型領域で形成されたドリフト領域を
有する。

【００７１】さらに、ドリフト領域２を挟んで、ｎ＋型
層１と反対面には、エピタキシャル成長によりｎ型領域
である高抵抗エピタキシャル層１９が配置され、ショッ
トキー・ダイオードではこの上に金属電極２０が直接配
置される（図５（ａ））。

【００７２】また、静電誘導型サイリスタではｎ型領域
１９をソース層として、この領域に拡散法で形成された
ｐ型ゲート層２１が配置される（図５（ｂ））。ｎ＋型
層１やｐ型ゲート層２１、ｎ型ソース層１９にはそれぞ
れ電極が設けられて、各半導体素子を完成する。

【００７３】本実施例の構成によれば、ＯＦＦ状態での
大きな素子耐圧を得ることができると共に、同時に素子
のドリフト領域の抵抗が低減され、素子のＯＮ状態の損
失は低減される。

【００７４】〔実施例 ５〕図６は、本発明の縦型電界
効果型トランジスタの製造工程の一実施例を示す模式断
面図である。

【００７５】本製法では、抵抗率を低くしたｎ＋型で主
表面１３が｛１１００｝結晶面の六方晶ＳｉＣ単結晶基
板１２を準備し、これに、例えば、シランとプロパンを
原料ガスとするｎ型のドーピングガスを供給し、エピタ
キシャル成長法により所望の抵抗率を有する高抵抗エピ
タキシャル層１５を所定の厚みに形成後、該表面を熱酸
化してマスク酸化膜１６を形成した（図６（ａ））。

【００７６】次に、周知のフォトリソグラフィ法により
マスク酸化膜１６の一部に、平面が好ましくは矩形状あ
るいは略矩形状で、その長手方向を＜０００１＞方向と
した開口部を形成後、酸化膜１６をマスクにドライエッ
チング処理を施した。このドライエッチング処理によ
り、主表面１３に垂直または略垂直な｛０００１｝結晶
面を壁面とする所定の幅と長さおよび深さを有する、複
数の溝１７を形成した（図６（ｂ））。

【００７７】次いで、ｐ型のドーピングガスを供給する
前記のエピタキシャル成長法により、図６（ｂ）で形成
した溝１７にｐ型エピタキシャル層１８を堆積して、前
記の複数のエッチング溝１７を埋める。

【００７８】本発明者らが行った実験によれば、｛００
０１｝結晶面を壁面とする溝にエピタキシャル層１８を
堆積する場合、溝の底部側の成長が壁面側の成長に比べ
て速く、ボイドや結晶欠陥の非常に少ないエピタキシャ
ル層１８で溝を埋めることができた。これは、六方晶Ｓ
ｉＣ単結晶において、構成元素の面密度が最も大きい面
が｛０００１｝結晶面であり、このような結晶面でのエ
ピタキシャル層の堆積速度が最も遅いために溝１７の底
部から堆積が進み、いわゆるコンフォーマル堆積が達成
されるためと推定される。

【００７９】次に、化学機械研磨（ＣＭＰ）やドライエ
ッチングなどの方法で溝の深さより高く堆積した不要の
エピタキシャル層を除去して表面を平坦にした。これに
よって｛０００１｝結晶面を界面とする複数個のｐ型領
域とｎ型領域で形成されたドレイン側ドリフト領域２を
形成した。

【００８０】この場合、溝１７を埋めるｐ型エピタキシ
ャル層１８のドーピング量は、周囲のｎ型エピタキシャ
ル層１５の領域と、その多数のキャリヤ濃度が同等ある
いは略同等となるよう精密に制御することが望ましい
（図６（ｃ））。

【００８１】次の以降の工程は、従来の工程とほぼ同等
である。即ち、前記ドレイン側ドリフト領域２の表面側
に、ｐ型不純物をドーピングしながら、再び、エピタキ
シャル成長して、所望の厚みのｐ型のチャネル形成領域
３を形成する。更に例えば、熱酸化膜、あるいはフォト
レジス膜を全面に形成した後、複数の好ましくは矩形状
あるいは略矩形状の領域をフォトリソグラフィとエッチ
ングにより開口し、ｎ型不純物のイオン打ち込みと熱処
理を施して、前記開口領域に所望深さと抵抗率を有する
ソース領域４を複数形成する。

【００８２】この場合、形成される開口部はその長手方
向を、ドレイン側ドリフト領域２の複数個のｐ型および
ｎ型の領域の長手方向に直交する方向、即ち、＜０００
１＞方向として配置することが好ましい。ソース４領域
に水平断面が好ましくは矩形状あるいは略矩形状で長手
方向を＜０００１＞方向に配置され、壁面が主表面１３
に好ましくは垂直あるいは略垂直となるゲート溝７を、
ドレイン側ドリフト領域２まで到達して形成した（図６
（ｄ））。

【００８３】次いで、全面に熱酸化膜（ゲート絶縁膜
５）を形成後、ゲート溝７の＜０００１＞方向に平行な
壁面のゲート酸化膜５上に、低抵抗の多結晶シリコン膜
のゲート電極１１を形成し、更に、フォトリソグラフィ
によりソース領域４およびチャネル形成領域３の一部を
開口し、この開口部に金属膜を形成してソース電極１０
を作成した。

【００８４】更に、半導体基板の裏面のｎ＋領域１側に
も金属電極を形成し、ドレイン電極９を形成する（図６
（ｅ））。なお、ソース電極１０は、ソース領域４を主
表面１３の全面に形成した後、ドレイン側ドリフト領域
２に達する電極溝を設けて形成してもよい。

【００８５】以上の製法により、｛０００１｝結晶面を
界面とした複数のｐ型領域とｎ型領域からなるドレイン
側ドリフト領域２を有し、更に、チャネル形成領域３の
壁面が｛１１２０｝結晶面とする縦型電界効果トランジ
スタを容易に製造することが可能となる。

【００８６】〔実施例 ６〕図７は、本発明の縦型電界
効果型トランジスタの製造工程の他の実施例を示す模式
断面図である。

【００８７】始めに、主表面１３が｛１１２０｝結晶面
の抵抗率を低くしたｎ＋型の六方晶ＳｉＣ単結晶基板１
２を準備する。次いで、前記実施例５の製法と同様に、
シランとプロパンを原料ガスとするｎ型のドーピングガ
スを供給して、エピタキシャル成長法により所望の抵抗
率を有する高抵抗エピタキシャル層１５を所定の厚み形
成後、この表面を熱酸化しマスク酸化膜１６を形成した
（図７（ａ））。

【００８８】次に、周知のフォトリソグラフィ法により
マスク酸化膜１６の一部に、平面が好ましくは矩形状あ
るいは略矩形状で、その長手方向を＜０００１＞方向と
した開口部を形成した後、該酸化膜１６をマスクとして
ドライエッチングを施す。

【００８９】この結果、主表面１３に、垂直あるいは略
垂直な｛０００１｝結晶面を壁面とする所定の幅と長
さ、および、深さを有する複数の溝１７が形成される
（図７（ｂ））。

【００９０】次に、ｐ型のドーピングガスを供給する前
記エピタキシャル成長法により図７（ｂ）で形成した溝
１７を、ｐ型のエピタキシャル層１８を堆積して前記の
複数の溝１７を埋める。この場合も溝１７の壁面が｛０
００１｝結晶面であることから、ボイドや結晶欠陥の非
常に少ないエピタキシャル層１８で埋めることができ
る。次いで、前記と同様に、溝の深さよりも高く堆積し
た不要のエピタキシャル層を除去して平坦にし、複数個
のｐ型領域とｎ型領域で形成されたドレイン側ドリフト
領域２を作成した（図７（ｃ））。

【００９１】前記実施例５（図６（ｄ））と同様に、ド
レイン側ドリフト領域２の表面側にｐ型不純物をドーピ
ングしながら、再びエピタキシャル成長して、所望の厚
みのｐ型のチャネル形成領域３を形成する。

【００９２】まず、熱酸化膜、あるいは、フォトレジス
膜を全面に形成した後、複数の好ましくは矩形状あるい
は略矩形状の領域をフォトリソグラフィとエッチングに
より開口し、ｎ型不純物のイオン打ち込みと熱処理を施
し、前記開口領域に所望深さと抵抗率を有するソース領
域４を複数形成した。この場合、前記開口部は、その長
手方向をドレイン側ドリフト領域２の複数個のｐ型およ
びｎ型領域の長手方向に直交する方向、即ち、＜０００
１＞方向として配置することが好ましい。

【００９３】次に、本実施例においては、ソース領域４
の一部を例えばドライエッチングなどの方法でエッチ除
去し、断面が好ましくはＶ字形状あるいは略Ｖ字形状
で、壁面が好ましくは６０°あるいは略６０°の内角で
交わり、主表面１３に平行な断面が好ましくは矩形状あ
るいは略矩形状としたゲート溝７を、前記矩形の長手方
向を＜０００１＞方向に好ましくは平行あるいは略平行
として、複数箇形成された（図７（ｄ））。

【００９４】なお、本実施例におけるゲート溝７の具体
的な形成方法は、特に限定されるものではなく、前記の
ように６０°の内角で交差している２つの｛１１２０｝
結晶面を壁面とするゲート溝７を形成できれば、他の方
法で行ってもよい。

【００９５】次いで、実施例５（図６（ｅ））と同様に
全面に熱酸化膜（ゲート絶縁膜５）を形成した後、ゲー
ト溝７の＜０００１＞方向に、平行あるいは略平行な壁
面のゲート酸化膜５上に低抵抗の多結晶シリコン膜のゲ
ート電極１１を形成し、更に、フォトリソグラフィによ
りソース領域４およびチャネル形成領域３の一部を開口
し、この開口部に金属膜を形成してソース電極１０を形
成した。

【００９６】更に、半導体基板の裏面のｎ＋領域１側に
も金属電極を形成しドレイン電極９を形成する（図７
（ｅ））。なお、ソース電極１０は、ソース領域４を主
表面１３の全面に形成した後、ドレイン側ドリフト領域
２に達する電極溝を設けて形成してもよい。

【００９７】以上の製法により、｛０００１｝結晶面を
界面とする、複数のｐ型領域とｎ型領域からなるドレイ
ン側ドリフト領域２を有し、更に、チャネル形成領域３
の壁面が｛１１２０｝結晶面とする縦型電界効果トラン
ジスタを容易に製造することができる。

【００９８】〔実施例 ７〕図８は、本発明の縦型電界
効果型トランジスタの製造工程の他の実施例を示す模式
断面図である。

【００９９】まず、主表面１３が｛１１２０｝面の抵抗
率を低くしたｎ＋型の六方晶ＳｉＣ単結晶基板１２を準
備する。以下、エピタキシャル成長法による高抵抗層１
５の形成、複数の溝１７の形成とｐ型のエピタキシャル
成長による溝１７の埋め、平坦化によるｐ型領域とｎ型
領域からなるドレイン側ドリフト領域２の作製工程は、
実施例７の製法と同様に行った（図８（ａ））。

【０１００】次に、ドレイン側ドリフト領域２の表面側
に酸化膜を形成後、周知のフォトリソグラフィとエッチ
ング、および、ｐ型不純物のイオン打ち込みと熱処理を
施して、複数の略矩形状のチャネル形成領域３を形成し
た（図８（ｂ））。

【０１０１】次いで、チャネル形成領域３の一部を不純
物拡散によりソース領域４とした後、ゲート絶縁膜５を
形成した。ゲート絶縁膜５上に低抵抗の多結晶シリコン
膜のゲート電極１１を形成し、チャネル形成領域３の一
部とソース領域４に、両者を連結する金属膜を形成して
ソース電極１０を形成した。更に、半導体基板の裏面の
ｎ＋領域１側にも金属電極を形成しドレイン電極９とし
た（図８（ｃ））。

【０１０２】〔実施例 ８〕図９は、本発明のショット
キー・ダイオード、および、静電誘導型サイリスタの製
造工程の一実施例を示す模式断面図である。

【０１０３】まず、主表面１３が｛０００１｝面以外の
結晶面で、抵抗率を低くしたｎ＋型の六方晶ＳｉＣ単結
晶基板１２を準備する。以下、エピタキシャル成長法に
よる高抵抗層１５の形成、複数の溝１７の形成とｐ型の
エピタキシャル成長による溝１７の埋め、平坦化による
ｐ型領域とｎ型領域からなるドレイン側ドリフト領域２
の作成の作製工程は、実施例７の製法と同様に行った
（図９（ａ））。

【０１０４】次に、ドレイン側ドリフト領域２の表面側
にエピタキシャル成長法により所望のｎ型層１９を形成
する。エピタキシャル層１９の表面に金属電極２０を直
接形成すると共に、ｎ＋型基板１２の裏面側にも電極を
形成してショットキー・ダイオードを完成した（図９
（ｂ））。

【０１０５】また、前記ｎ型エピタキシャル層１９をソ
ース領域とし、該領域に拡散法によりｐ型ゲート層２１
を形成し、更に、これらｐ型ゲート層２１、ｎ型ソース
層１９およびｎ＋型基板１２の裏面側それぞれに電極を
形成して、静電誘導型サイリスタを完成した（図９
（ｃ））。

【０１０６】以上説明した各実施例によれば、六方晶Ｓ
ｉＣ単結晶を用いた半導体素子のドリフト領域のｐ／ｎ
界面を、｛０００１｝結晶面として欠陥の無いｐ／ｎ接
合を形成することで、ＯＦＦ状態での素子の耐圧を向上
させることができる。

【０１０７】更に、六方晶ＳｉＣ単結晶を用いた半導体
素子のチャンネル面を｛１１２０｝結晶面とすること
で、動作時の効率を、従来の半導体素子に比べ大幅に向
上できる。

【０１０８】更にまた、六方晶ＳｉＣ単結晶を用いた半
導体素子の製法において、製造コストに影響を及ぼす歩
留りの向上を図ることができる。

【０１０９】また、前記各実施例においては、ｎ型の導
電型を一導電型、ｐ型の導電型を反対導電型として説明
したが、ｎ型とｐ型の導電型を逆に配置した場合も同等
の効果を得ることができる。

【０１１０】更にまた、前記各実施例においては、六方
晶の半導体材料としてＳｉＣを用いたが、他の六方晶の
半導体材料、例えば、ガリウムナイトライド（Ｇａ
Ｎ）、カドニウムセレン（ＣｄＳｅ）、酸化亜鉛（Ｚｎ
Ｏ）等を用いても、ＳｉＣと同等の効果を得ることがで
きる。

【０１１１】

【発明の効果】本発明によれば、複数のｐ型領域および
ｎ型領域から構成されるドリフト領域の界面を｛０００
１｝結晶面とすることで、従来の半導体装置に比べＯＦ
Ｆ状態での素子耐圧を大幅に向上し得るユニポーラタイ
プの半導体装置を提供することができる。

【０１１２】また、本発明によれば、半導体装置のチャ
ンネル面を｛１１２０｝結晶面とすることで、動作時の
効率も従来のものと比べ大幅に向上することが可能であ
る。

【０１１３】更に、家電機器、産業機械、電車、電気自
動車等に使用されるモータの制御に本発明の半導体装置
を用いることにより、その制御効率を向上し、エネルギ
ー効率の高い制御が可能となる。

【図面の簡単な説明】

【図１】本発明の電界効果トランジスタの一構成例を示
す斜視図とその模式断面図である。

【図２】単位格子による六方晶単結晶の結晶面および軸
方向の説明図である。

【図３】本発明の電界効果トランジスタの他の構成例を
示す斜視図とその模式断面図である。

【図４】本発明の電界効果トランジスタの他の構成例を
示す斜視図とその模式断面図である。

【図５】本発明のショットキー・ダイオードの一構成例
を示す斜視図とその模式断面図である。

【図６】本発明の縦型電界効果型トランジスタの製造工
程の一実施例を示す模式断面図である。

【図７】本発明の縦型電界効果型トランジスタの製造工
程の他の実施例を示す模式断面図である。

【図８】本発明の縦型電界効果型トランジスタの製造工
程の他の実施例を示す模式断面図である。

【図９】本発明のショットキー・ダイオード、および、
静電誘導型サイリスタの製造工程の一実施例を示す模式
断面図である。

【符号の説明】

１…ｎ＋型低抵抗ドレイン領域、２…ドレイン側ドリフ
ト領域、３…チャネル形成領域、４…ソース領域、５…
ゲート絶縁膜、６…チャネル、７…ゲート溝、８…チャ
ネル形成面、９…ドレイン電極、１０…ソース電極、１
１…ゲート電極、１２…六方晶ＳｉＣ単結晶基板、１３
…半導体装置主表面、１４…電界効果トランジスタＯＮ
時の電流経路、１５…高抵抗エピタキシャル層、１６…
マスク酸化膜、１７…エッチング溝、１８…エピタキシ
ャル層、１９…高抵抗エピタキシャル層、２０…金属電
極、２１…ｐ型ゲート層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/80 Ｈ０１Ｌ 29/74 Ｍ 29/872 29/80 Ｖ (72)発明者 小野瀬 秀勝 茨城県日立市大みか町七丁目１番１号 株式会社日立製作所 日立研究所内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 29/47

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 六方晶単結晶の半導体材料を用いる半導
   体装置であって、 電流経路に沿って交互に並列配置されたｐ型領域とｎ型
   領域とをそれぞれ複数備えて構成されるドリフト領域を
   有し、 前記ドリフト領域におけるｐ型領域とｎ型領域との界面
   が｛０００１｝結晶面であることを特徴とする半導体装
   置。
2. 【請求項２】 ドレイン領域の第一の主表面側にドレイ
   ン電極が形成され、第二の主表面上にはドレイン側ドリ
   フト領域が形成され、上記ドレイン側ドリフト領域には
   チャネル形成領域が形成され、該チャネル形成領域の一
   部に複数のソース領域が形成されており、該チャネル形
   成領域が形成されている主表面上にゲート絶縁膜とゲー
   ト電極とを形成した六方晶ＳｉＣ単結晶を用いた電界効
   果型トランジスタであって、 前記主表面を｛１１２０｝結晶面とし、前記ドレイン側
   ドリフト領域は｛０００１｝結晶面を界面として電流経
   路に沿って交互に並列配置されたそれぞれ複数のｐ型領
   域とｎ型領域とで構成されていることを特徴とする電界
   効果型トランジスタ。
3. 【請求項３】 前記ドレイン側ドリフト領域では、ｐ型
   領域とｎ型領域のそれぞれの多数キャリヤの量が同等あ
   るいは略同等であり、 前記電流経路に沿った方向での厚さが、前記ｐ型領域内
   と前記ｎ型領域内に拡がる空乏層により自由電荷キャリ
   アが排除された場合に、アバランシェ降伏の臨界強度以
   下の電圧を担うのに十分な厚さを有する請求項２に記載
   の電界効果型トランジスタ。
4. 【請求項４】 六方晶ＳｉＣ単結晶を用いたショットキ
   ー・ダイオードであって、｛０００１｝結晶面とは異な
   る結晶面を主表面とし、｛０００１｝結晶面を界面とし
   て、電流経路に沿って交互に並列配置された、それぞれ
   複数のｐ型領域とｎ型領域とで構成されたドレイン側ド
   リフト領域を備えていることを特徴とするショットキー
   ・ダイオード。
5. 【請求項５】 六方晶ＳｉＣ単結晶を用いた静電誘導型
   サイリスタであって、｛０００１｝結晶面とは異なる結
   晶面を主表面とし、｛０００１｝結晶面を界面として、
   電流経路に沿って交互に並列配置された、それぞれ複数
   のｐ型領域とｎ型領域とで構成されたドレイン側ドリフ
   ト領域を備えたことを特徴とする静電誘導型サイリス
   タ。
6. 【請求項６】 ｛０００１｝結晶面とは異なる主表面を
   有する六方晶ＳｉＣ単結晶であって、抵抗率のより小さ
   な一導電型の半導体基板に導電型が同一のエピタキシャ
   ル層を形成し、 前記エピタキシャル層をエッチングして｛０００１｝結
   晶面を壁面とする溝を複数形成し、該溝を前記エピタキ
   シャル層とキャリヤ濃度が同一または略同一の反対導電
   型のエピタキシャル層により埋めることで、同数または
   略同数のｐ型領域およびｎ型領域からなるドリフト領域
   を形成し、 前記ドリフト領域の表面を平坦化した後、同一導電型の
   エピタキシャル層を形成し、該同一導電型のエピタキシ
   ャル層に金属電極を形成することを特徴とするショット
   キー・ダイオードの製法。
7. 【請求項７】 ｛０００１｝結晶面とは異なる主表面を
   有する六方晶ＳｉＣ単結晶であって、一導電型の半導体
   基板に、該半導体基板の抵抗率より大きく導電型が同一
   のエピタキシャル層を形成し、該エピタキシャル層をエ
   ッチングして｛０００１｝結晶面を壁面とする溝を複数
   形成し、 前記溝を前記エピタキシャル層とキャリヤ濃度が同一ま
   たは略同一の反対導電型のエピタキシャル層により埋め
   ることで、同数または略同数のｐ型領域およびｎ型領域
   からなるドリフト領域を形成し、 前記ドリフト領域表面を平坦化した後、同一導電型のエ
   ピタキシャル層を形成し、該エピタキシャル層に反対導
   電型不純物層のゲート層を形成することを特徴とする静
   電誘導型サイリスタの製法。