CN103066125A - 超结半导体器件 - Google Patents

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Abstract

提供了一种超结半导体器件，使用该半导体器件，击穿电压特性和电压降特性之间的权衡关系被显著改进，可能极大地改进元件周边部分的耐电荷性，且提高了长期的击穿电压可靠性。该超结半导体器件包括由构成超结半导体的n-型漂移区和p-型分隔区形成的平行pn层，这些pn层在施加有截止态电压时耗尽，且具有这样的结构：其中在围绕元件有源部分的环状元件周边部分中的第二平行pn层的重复节距小于元件有源部分中的第一平行pn层的重复节距，且元件周边部分包括在第二平行pn层表面上的低浓度n-型区，且在元件周边部分中的外周部分中的p-型分隔区的深度小于内周部分的p-型分隔区的深度。

Description

超结半导体器件
发明背景
1.技术领域
本发明涉及可应用于MOSFET（绝缘栅场效应晶体管）、IGBT（绝缘栅双极晶体管）、双极晶体管等的超结半导体器件，其具有适于树脂模密封结构的高击穿电压和大电流容量。
2.相关技术
一般而言，垂直功率半导体器件具有这样的结构：其中导通状态电流在半导体衬底的主表面之间在垂直方向上流动，且在截止时由施加至主结的反向偏压引起的耗尽层在主表面之间在垂直方向上延伸。为了在垂直功率半导体器件中获得期望的击穿电压特性，首先，有必要将漂移层设计为与期望击穿电压相称的层电阻和层厚度，从而避免达到硅半导体器件的临界电场强度，且在低于期望击穿电压的击穿电压处发生击穿。然而，击穿电压变得越高，电阻越高且漂移层所需的厚度越大，这意味着由导通态电流引起的电压降（导通电阻）也增加一般是不可避免的。即，在垂直功率半导体器件中，从元件结构设计的视角而言，击穿电压特性和电压降（导通电阻）特性通常是相互冲突的特性，且一般认为难以获得两者同时得到改进的结构。上述涉及垂直功率半导体器件的结构设计的击穿电压特性和电压降特性之间的关系类型有时被称为权衡关系。
超结半导体器件已知是通过其有可能消除此类型的权衡关系、并同时改进这两个特性的半导体器件。超结半导体器件是其中提供平行pn层的结构，其中其杂质浓度（层电阻）高于与已知设计的击穿电压相称的杂质浓度的多个n-型漂移区、并且p-型分隔区被交替地重复设置在相对于漂移层中的主表面垂直的方向中，且该结构具有相对于主表面垂直的多个p-型结（例如，参看美国专利No.5,216,275、美国专利No.5,438,215、和JP-A-9-266311）。使用该超结半导体器件，即使当漂移层杂质浓度高于为设计击穿电压而设想的杂质浓度时，当在截止时耗尽层从平行pn结构中的每一区之间的pn结扩散时，平行pn结构的每一区的宽度小到足以在低耐受电压下被完全耗尽，意味着可能同时获得低电压降（低导通电阻）和增加的击穿电压。
同时，为了使得垂直功率半导体器件成为具有高击穿电压和高可靠性的半导体元件，在元件周边部分中需要与高击穿电压相称的击穿电压结构。此类型的击穿电压结构包括设置在围绕接触元件主电流路径的元件有源部分的周边部分中的结构，其具有电场集中缓和功能和耐电荷性。电场集中缓和功能是缓和在施加截止态电压时易于出现在漂移层终端处的电场集中的功能，由此防止低的击穿电压击穿。耐电荷性是其中在施加至表面的电荷影响耗尽层在该表面之下的扩展、且击穿电压随时间流逝而减小的情况下防止击穿电压可靠性下降的功能。
包括确保此类型权衡关系消除并保证长期击穿电压可靠性的结构的半导体器件的一个示例是已知的。该半导体器件为了消除权衡关系首先包括在漂移层的元件有源部分中具有上述平行pn层的超结结构。进一步地，在元件有源部分的周边部分中，该半导体器件包括其重复节距小于元件有源部分的平行pn层的节距的具有栅格形状图案的平行pn层的元件周边部分。又进一步地，该半导体器件是具有其中均匀浓度低于平行pn层浓度的n-区覆盖元件周边部分的栅格形状的平行pn层的表面的结构。根据该超结半导体器件，由于有可能实现具有低导通电阻和高击穿电压、并防止由表面电荷引起的耗尽层的过度扩散的元件，有可能实现耐电荷性的改进（专利文献WO2011/013379A1）。
然而，使用在专利文献WO2011/013379A1中描述的超结半导体器件，尽管击穿电压耐电荷性在施加至元件周边部分表面的表面电荷量的水平在Qss=±1.0×10+12cm-2范围内时得以确保，在具有高于上述水平的杂质离子浓度的树脂模密封的情况下，存在击穿电压下降的危险。即，在表面电荷量水平为Qss=±1.0×10+12cm-2的耐电荷性不足以使超结半导体器件成为树脂膜密封结构的器件。为了使得超结半导体器件成为抑制击穿电压下降且具有高可靠性的树脂模密封结构超结半导体器件，有必要进一步改进耐电荷性。
发明内容
本发明集中于这一点而设计，本发明的目的在于提供一种超结半导体器件，使用该器件击穿电压特性和电压降特性之间的权衡关系被显著改进，有可能极大地改进元件周边部分的耐电荷性，且有可能改进长期击穿电压可靠性。
为了实现本发明的目的，超结半导体器件包括平行pn层，其中在具有维持截止态电压的主结的第一导电率半导体衬底的一个和另两个主表面之间的第一导电型漂移层具有由交替接触地设置的多个第一导电型漂移区和第二导电型分隔区形成的两个区、和并列地垂直于两个区中的主表面的p-n结，其中该两个区各自的宽度使当截止态电压被施加至主结时从该pn结扩展到两个区中的耗尽层可耗尽漂移层，且该两个区具有这样的结构：其中在围绕元件有源部分的环状元件周边部分中的第二平行pn层的重复节距小于在元件有源区中的第一平行pn层的重复节距，主电流通过该元件有源区流动，该环状元件周边部分包括覆盖第二平行pn层的表面的第一导电型表面层区，其杂质浓度低于漂移层的杂质浓度，且环状元件周边部分中外周部分的第二导电型分隔区的深度小于内周部分的第二导电型分隔区的深度。还优选的是，该超结半导体器件包括两个或更多个第二导电型保护环区，这些第二导电型保护环区彼此间隔开地设置从而围绕元件周边部分的低浓度第一导电型表面层区的表面层中的第一平行pn层的外周，并包括比第二导电型保护环区更靠近外周侧的第二导电型分隔区，其具有小于在内周侧上的深度。还可能的是元件有源部分和元件周边部分中的平行pn层的平面图案是条状或栅格形状的组合。
根据本发明，可能提供一种超结半导体器件，使用该半导体器件击穿电压特性和电压降特性之间的权衡关系显著改进，有可能极大地改进元件周边部分的耐电荷性，且有可能改进长期击穿电压可靠性。
附图说明
图1是沿平行于主表面的表面B-B′(图4中示出)切割的根据本发明实施例1的垂直超结MOSFET的四分之一元件的内部平面视图；
图2是沿平行于主表面的表面C-C′(图4中示出)切割的根据本发明实施例1的垂直超结MOSFET的四分之一元件的内部平面视图；
图3是沿平行于主表面的表面D-D′(图4中示出)切割的根据本发明实施例1的垂直超结MOSFET的四分之一元件的内部平面视图；
图4是在线A-A’（图1中所示）的位置切割的根据本发明实施例1的垂直超结MOSFET的剖面图；
图5是沿平行于主表面的表面F-F′(图7中示出)切割的根据本发明实施例1的垂直超结MOSFET的四分之一元件的内部平面视图；
图6是沿平行于主表面的表面G-G′(图7中示出)切割的根据本发明实施例1的垂直超结MOSFET的四分之一元件的内部平面视图；
图7是在线E-E’（图5中所示）的位置切割的根据本发明实施例1的垂直超结MOSFET的剖面图；
图8A到8C是已知元件结构、比较示例、和根据本发明实施例1的超结MOSFET的电势分布图；
图9A到9C是已知元件结构、比较示例、和根据本发明实施例1的超结MOSFET的碰撞离子化率分布图；
图10是通过模拟获得的，根据本发明实施例1的超结MOSFET的表面电荷量（/cm2）和击穿电压之间的关系的示图；以及
图11是根据本发明实施例2的超结MOSFET的透明平面视图的一部分（四分之一元件）。
具体实施方式
下面，将参考附图对根据本发明的超结半导体器件的实施例进行描述。本发明不限于在下文中描述的实施例的陈述，只要不超过本发明的范围。第一导电型被描述为n-型，而第二导电型被描述为p-型。
杂质浓度比其下的平行pn层低的第一导电型区（n-区）被形成为均匀地覆盖本发明的超结半导体器件的元件周边部分中的表面层中的平行pn层，且进一步地，在n-区内的表面层内，围绕该元件有源部分的多个环状p-型保护环被形成为其间具有预定间隔。同样，基于当施加截止态电压时通过使p-型分隔区的深度在元件周边部分中的内周侧和外周侧之间不同，超结半导体器件有可能控制耗尽层的过度扩散，来设计该超结半导体器件，其中p-型分隔区的在外周侧上的深度小于在内周侧上的深度，且因此即使在将超结半导体器件应用为树脂模密封时由于抑制了击穿电压的下降，也有可能确保耐电荷性。将在下文描述其理由。
使用在专利文献WO2011/013379A1中所述的超结半导体器件（被称为已知元件结构），耗尽层在元件周边部分中延伸地太远，从而到达最外侧外围部分的沟道截断区，且为了抑制由发生在沟道截断区中的电场集中引起的击穿电压的下降，结构为通过使得元件周边部分中的平行p-n层的重复节距小于在元件有源部分中的重复节距，来使得耗尽层的扩展得到抑制。在具有此类结构的超结MOSFET中，即使当在元件周边部分的表面上的绝缘膜表面上施加强的正电荷（正离子）时，通过增加元件周边部分中平行pn层的n-型杂质浓度来防止耗尽层扩散地太远并达到沟道截断区，在元件有源部分侧上发生雪崩击穿，且耐电荷性改进。然而，在其中在元件周边部分的表面上施加强的负电荷（负离子）的环境（例如，树脂模封装）中，存在其中低于元件周边部分的n-型杂质浓度进一步减少、耗尽层变得更易于扩散、且电场集中更易于发生在沟道截断区的端部的问题。响应于此，在本发明中，采用了这样的结构，除了已知元件结构之外，其中在元件周边部分的外周侧上的p-型分隔区的深度进一步被减小，藉此减小了p-型分隔区。通过采用本发明的该类型的超结半导体器件结构，通过有效的n-型杂质浓度增加获得抑制沟道截断区中的电场集中的结构，藉此使得耗尽层难以扩散，即使在其中向元件周边部分的表面施加强的负电荷（负离子）的诸如树脂模封装之类的情况下亦如是。这一点是本发明的特性。
由于已知元件结构还包括与本发明同样类型的表面n-区和p-型保护环，由此获得相对于正电荷的击穿电压耐电荷性，不过一般而言，在元件周边部分具有保护环结构的情况下，存在当在表面上施加强的负电荷时使得耗尽层扩散至沟道截断区且电场集中发生的趋势，从而引起雪崩和击穿电压的下降。即，当对元件周边部分的表面施加负电荷时，观察到击穿电压耐电荷性变弱的趋势。根据本发明的超结半导体器件，这一点得到改进。即，在本发明中，通过使得元件周边部分中的平行pn层的重复节距小于元件有源部分中的节距，并仅减小p-型分隔区在元件周边部分的外周中的深度，有可能进一步控制耗尽层的扩散，且因此有可能改进相对于负电荷的击穿电压耐电荷性，而这正是已知元件结构的弱点。因此，有可能制造其中相对于已知元件结构耐电荷性有相当显著的改进的超结半导体器件。
（实施例1）
图1、2、3、和4分别示出根据本发明实施例1的垂直超结MOSFET（下文称元件）的平面视图或剖面视图。图1示出元件平面图的一部分（通过穿过芯片中间的两条垂直线分为四个相同部分的四方形芯片的四分之一元件），其中为了易于理解，仅在元件有源部分10a中示出底下的平行pn层20a，而省略了设置在平行pn层20a的表面层中的MOS表面结构和源电极9。图1也可被称为是沿图4（将在下文描述）中的表面B-B’（与主表面平行的表面）切割的内部平面视图。示出元件有源部分10a以及作为围绕元件有源部分10a的元件周边部分10b的衬底表面p-型保护环32a、32b、和32c、n-区23、位于最外侧的n-型沟道截断区13、和位于最外围的p-型区14。元件有源部分10a中的平行pn层20a的每一区的表面图案在图1中图示为条状，不过如前所述，因为在平行pn层的表面层中形成MOS层结构，该条状图案并不显示于衬底表面上。图1中所示的超结MOSFET的A-A’线剖面图被图示于图4中。然而，在图1中未示出的，元件有源部分10a的MOS表面结构、源电极9、和设置在元件周边部分的p-型保护环上的场板33a、33b、和33c、场绝缘膜25、和沟道截断电极15，也在图4中示出。该MOS表面结构具有p-基区3、p+接触区4、和n+源区5、栅绝缘膜6、栅电极7、和层间绝缘膜8，并且在元件的背面侧上包括漏电极11。进一步地，图2类似图1，是平行于主表面切割的图4中表面C-C’的内部平面视图（四分之一元件），而图3是平行于主表面切割的图4中表面D-D’的内部平面视图（四分之一元件）。
图2示出在图4所示的C-C′平面上的，其中以栅格图案设置的平行pn层20b围绕元件有源部分10a中平行pn层20a的外周的结构。如从图2和图4均可看出，在元件周边部分10b中的平行pn层20b的节距p2小于在元件有源部分10a中的平行pn层20a的节距p1，且在平行pn层20b的表面上形成低浓度表面n-区23。n-型漏区21和21a的宽度并非从元件有源部分10a逐渐变化至元件周边部分10b，而是，n-型漏区21的宽度仅随节距从平行pn层20a到平行pn层20b减小而减小，在每一个平行pn层内宽度相同。进一步地，特性是在根据本发明的元件周边部分10b中，将平行pn层20b设置为其中相比p-型保护环区32a、32b、和32c更接近外周侧的p-型分隔区22a的深度小于在内周侧上的p-型分隔区22的深度。
在这一点上，为了描述根据本发明的超结MOSFET的元件周边部分10b的耐电荷性如何优越，首先，将对于已知超结MOSFET（下文称为已知元件结构）中的元件周边部分100b中的结构差异和耐电荷性的大小做出描述。图5、6、和7示出已知元件结构的平面视图、和剖面视图的一部分（四分之一元件）。图5和6示出平行于主表面切割的图7的表面F-F’的内部平面视图、和平行于主表面切割的图7的表面G-G’的内部平面视图。图7对应于图5的E-E′线的剖面视图，不过进一步地，还示出在图5中未示出的元件有源部分100a的MOS表面结构、源电极109、元件周边部分100b的场板133a、133b、和133c、场绝缘膜125、以及设置在p-型保护环132a、132b、和132c上的沟道截断电极115。为易于理解，以与图1一样的方式，在图5的元件有源部分100a中仅示出了底下的平行pn层200a，而省略了设置在平行pn层200a的表面层中的MOS表面结构和源电极109。如图6和7a中所示，在衬底表面层中，示出p-型保护环132a、132b、和132c、n-区123、置于元件周边部分100b的最外围侧上的n-型沟道截断区113、以及位于最外围中的p-型区114，作为围绕元件有源部分100a的元件周边部分100b。以同样的方式，置于元件周边部分底下的条状平行pn层200b被图示于图5中。
在已知元件类型的超结MOSFET中，其重复节距小于元件有源部分100a中的节距的条状平行pn层200b被设置于元件周边部分100b中，如图5和7中所示。元件周边部分100b的结构与根据本发明实施例1的超结MOSFET的结构相同，其中表面n-区123和p-型保护环133a、133b、和133c与平行pn层200b一起形成，不过与本发明的区别在于在已知元件结构中，该结构使得元件周边部分100b的平行pn层200b中的p-型分隔区122的深度均匀且从内周到外周并无变化，且元件有源部分100a中的p-型分隔区102的深度也不变化。
在已知元件结构的此类元件周边部分100b中，当场绝缘膜125的表面被正充电时几乎没有问题，但是当该表面被特定地负充电时，存在的问题为耗尽层具有低击穿电压且易于经由平行pn层扩散至沟道停止电极115的端部、电场集中在沟道截断电极115、且在低于设计击穿电压的低击穿电压处经常发生击穿。
同时，在实施例1的超结MOSFET中，形成其中在元件周边部分10b的表面层中n-区23与p-型保护环32a、32b、和32c一起形成的结构，且平行pn层20c的p-型分隔区22a在元件周边部分10b的外周侧上的深度小于p-型分隔区22在内周侧上的深度，如图1到3和图4中所示。通过采用此类型的结构，由于表面层中的n-区23与p-型保护环32a、32b、和32c，有可能缓和元件有源部分20a侧上的电场集中，藉此当存在正电荷时，以与已知一样的方式，改进击穿电压耐电荷性。进一步地，相对于负电荷，也通过减小p-型分隔区22a在元件周边部分10b的外周部分中的深度来增加漂移层24的有效杂质浓度，使得耗尽层变得难以扩散至元件周边部分10b的端部，且有可能缓和在沟道截断区13的端部处的电场集中。在根据本发明的实施例1中，由于仅缓和在沟道截断区13端部处的电场集中是足够的，仅减小相比元件周边部分10b的外周侧上的p-型保护环更靠近外周的部分中的p型分隔区22a的深度，而p-型分隔区22在元件周边部分10b的内周侧上的深度与已知的相同。当也减小p-型保护环区的内周侧上的p-型分隔区22的深度时，当元件表面被负充电时没有问题，不过当元件表面被正充电时，耗尽层没有充分地扩散，且存在引起击穿电压下降的危险，为此期望仅在相比p-型保护环更靠近外周的部分中减小p-型分隔区22a的深度。
如上文所述，为了防止耗尽层过度扩散至元件周边部分并防止较低的击穿电压击穿，增加元件周边部分10b的有效n-型杂质浓度，且具体地增加外周部分的n-型杂质浓度，是足够的。作为这样做的方法，可考虑通过其进一步减小（收窄）位于元件周边部分10b的外周侧上的平行pn层20b的p-型分隔区的宽度的方法。然而，由于平行pn层的水平方向（平行于衬底主表面的方向）重复节距原始地较小，相比减小深度的方法而言进一步收窄节距所需的加工准度极高。因此，在根据本发明的实施例1中，采用了从元件性能进一步改进的角度留有重复节距减小的余地，且通过较大范围地调整易于控制的p-型分隔区的深度来控制耗尽层的扩散的方法。当平行pn层的重复节距变得更窄时，p-型分隔区22和22a之间的间距减小，且电场更易于被减小，意味着易于增加击穿电压。进一步地，由于跨p-型保护环的内周和外周上的绝缘膜25形成从而与p-型保护环导电连接导电场板33a、33b、和33c执行外来电荷的收集以及控制p-型保护环电场减小和耗尽层扩展，导电场板33a、33b、和33c还具有控制由于表面电荷引起的击穿电压的波动的功能。由于场板不仅连接至覆盖表面的p-型保护环的外周还连接至其内周，外部电荷收集功能被提升。
图8A到8C和图9A到9C示出在已知元件结构中及在根据本发明的实施例1的超结MOSFET中模拟元件周边部分的耐电荷性的结果。图8A和9A示出其中当施加至已知元件结构的元件周边部分中的场绝缘膜25的表面的负电荷的表面电荷量是Qss=-1.0×1012cm-2时的电势分布用等势线示出的电势分布图以及碰撞离子化率。已知的是，在MOSFET中，从源极流向漏极的电子在漏极部分中的高电场中加速，且通过碰撞离子化生成电子和空穴。碰撞离子化是指通过与晶格碰撞由电场加速的电子生成电子和空穴的现象，且生成率是碰撞离子化率。由于碰撞离子化率在存在电场集中的地方增加，因此碰撞离子化率可表示其中存在电场集中的地方。
图8B和8C以及图9B和9C分别示出，当在两种情况下比已知元件结构情况下更强地施加的负电荷的表面电荷量为Qss=-1.5×1012cm-2时的电势分布和碰撞离子化率，此时在比较示例的超结MOSFET和在根据本发明的实施例1的超结MOSFET中，p-型分隔区22a在元件周边部分10b的外周部分中的深度是p-型分隔区22在内周侧上的深度的五分之三（图9B）和五分之二（图9C）。为了易于理解负电荷在元件周边部分中的效果，在平行pn层20a中每一个p-型分隔区2的宽度与n-漂移区1的宽度之间的比值为1比1时执行模拟，这是易于受到负电荷影响的状态。
从图8A到8C和9A到9C中所示的结果，可看出在已知元件结构中，即使当表面电荷量为Qss=-1.0×1012cm-2时，耗尽层已经达到沟道截断电极，且已经发生了电场集中，如图8A中所示，且如图9A中所示在沟道截断截断区13端部附近已经引起阴影线区150中的击穿。
同时，可见当实施例1中所描述的p-型分隔区的深度为五分之三时，相比已知元件结构更多地抑制了耗尽层的扩展，不过当负电荷的表面电荷量为Qss=-1.5×1012cm-2时，电场集中开始发生在沟道截断截断区端部附近，且如图9B中所示，在沟道截断截断区13端部附近已经造成阴影线区15中的击穿。
进一步地，当p-型分隔区的深度为五分之二时，即使有在如图8B中所示的相同表面电荷量Qss=-1.5×1012cm-2，在沟道截断截断区13端部附近也没有发生电场集中，如图8C中所示，且如图9C中所示，在元件有源部分10a侧上的阴影线区16中发生击穿，而不是在沟道截断截断区13附近。由于元件有源部分中的击穿发生在相对较平的结表面中，局部电场集中的程度较低，这是优选的，因为击穿电压几乎没有下降。
图10示出在根据本发明的实施例1的超结MOSFET中相对表面电荷量（/cm2）模拟击穿电压值的结果。如图10中所示，当在已知元件结构的元件周边部分的外周部分中的p-型分隔区22a的深度为五分之三时，当表面电荷量Qss为-1.5×1012cm-2时击穿电压下降，不过该结果示出在其中p-型分隔区22a的深度为五分之二的超结MOSFET中（根据本发明的实施例1），在表面电荷量Qss=±1.5×1012cm-2时，击穿电压几乎完全没有下降。因此，从图10中可见，通过减小在元件周边部分的外周部分中的p-型分隔区的深度，在表面电荷量Qss=±1.5×1012cm-2的范围内，相比已知元件结构可能改进耐电荷性，且期望在元件周边部分的外周部分中的p-型分隔区22a小于五分之二。
从上文可见，通过根据本发明的实施例1的超结MOSFET的配置，使得元件周边部分的外周部分中的p-型分隔区22a的深度小于内周侧上的深度，即使由于树脂模封装等，使得施加至超结MOSFET的元件周边部分的场绝缘膜的表面的表面电荷量大至Qss=±1.5×1012cm-2时，有可能获得超结MOSFET的耐电荷性的改进，并且因此改进了击穿电压可靠性。
（实施例2）
图11示出根据本发明的超结半导体器件的实施例2的超结MOSFET的透明平面视图的一部分（四分之一元件）。尽管图11是与图2相同类型的内部平面视图，通过增加p-型保护环32a、32b、和32c的图示，图11是透明视图。在图11所示的超结MOSFET中，不同于图2的超结MOSFET，元件周边部分10b的平行pn层的平面图案是条状的，其他结构与图2中的一样。即，与实施例1相对照，元件周边部分10b的平行pn层20b和20c的平面图案是条状而非栅格形状，且仅在元件周边部分10b中的外周侧上减小p-型分隔区22a的深度。通过减小p-型分隔区22a的深度，不论元件周边部分10b的平行pn层20b和20c的形状为何，获得与实施例1相同的本发明的效果。尽管实施例1和2中元件有源部分10a的平行pn层20a的平面图案是条状，也可采用栅格形状平面图案。
同样，在实施例1和2中，使用称为多阶外延法的方法形成平行pn层，藉此数次地重复外延生长，不过还可采用使得形成平行pn层的方法，该方法通过在从在整个表面上外延生长的n-型漂移区的表面垂直蚀刻形成的沟道中外延地生长来内嵌p-型分隔区，藉此制造超结MOSFET。
根据上述实施例的超结半导体器件，有可能提供一种超结半导体器件，使用该超结半导体器件不仅可显著改进导通电阻和击穿电压之间的权衡关系，而且还有可能抑制由于表面电荷引起的击穿电压的波动，从而改进长期的击穿电压可靠性。

Claims (5)

1.一种超结半导体器件，包括：
平行pn层，其中在具有维持截止态电压的主结的第一导电率半导体衬底的一个和另两个主表面之间的第一导电型漂移层具有由以交替接触方式设置的多个第一导电型漂移区和第二导电型分隔区形成的两个区，且p-n结与所述两个区中的所述主表面垂直地并列，其中
所述两个区各自的宽度使得当截止态电压被施加至所述主结时从所述两个区之间的所述pn结扩展到所述两个区中的耗尽层可耗尽所述漂移区，且所述两个区具有这样的结构：其中在围绕元件有源部分的环状元件周边部分中的第二平行pn层的重复节距间隔小于在所述元件有源部分中的第一平行pn层的重复节距间隔，主电流通过所述元件有源部分流动，
所述环状元件周边部分包括覆盖所述第二平行pn层的所述表面的第一导电型表面层区，其杂质浓度低于所述漂移层的浓度，以及
所述环状元件周边部分中的外周部分的第二导电型分隔区的深度小于内周部分的第二导电型分隔区的深度。
2.如权利要求1所述的超结半导体器件，其特征在于，
所述环状元件周边部分中的外周部分的所述第二导电型分隔区的深度是所述内周部分的所述第二导电型分隔区的深度的五分之二或更小。
3.如权利要求1或2所述的超结半导体器件，其特征在于，包括：
两个或更多个第二导电型保护环区，所述第二导电型保护环区彼此间隔开地设置从而围绕所述元件周边部分的所述低浓度第一导电型表面层区的所述表面层中的所述第一平行pn层的外周，且包括：
第二导电型分隔区，相比所述第二导电型保护环区更靠近所述外周侧，其深度相比在内周侧上的深度更小。
4.如权利要求3所述的超结半导体器件，其特征在于，包括：
置于所述第二导电型保护环区的所述表面的内周侧和外周侧上、与所述第二导电型保护环区导电连接的导电场板。
5.如权利要求1至2的任一项所述的超结半导体器件，其特征在于，
所述元件有源部分和所述元件周边部分中的平行pn层的所述平面图案是条状或栅格形状的组合。
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