TW201334156A - 超接合半導體裝置 - Google Patents

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Abstract

本發明之課題為，大幅改善耐壓特性與電壓下降特性之取捨關係，且能使元件周緣部的耐電荷性大幅提升，能提升長期耐壓可靠性。本發明之解決手段為一種超接合半導體裝置，具備：並列pn層(20a、20b、20c)，其由構成超接合構造之n型漂移區域(1、21、21a)與p型分隔區域(2、22、22a)所構成；在OFF電壓施加時，前述並列pn層(20a、20b、20c)會空乏化；且具有之構造為，圍繞前述元件活性部(10a)之環狀的元件周緣部(10b)內的第2並列pn層的重覆節距寬度，係比元件活性部(10a)內的第1並列pn層的重覆節距寬度還狹窄；元件周緣部(10b)在前述第2並列pn層的表面具備低濃度之n型區域(23)；前述元件周緣部(10b)內的外周部的p型分隔區域(22a)深度，係比內周部的p型分隔區域(22)深度還淺。

Description

超接合半導體裝置
本發明係有關可運用於MOSFET(絕緣閘極型場效應電晶體)、IGBT(絕緣閘極型雙極電晶體)、雙極電晶體等之超接合半導體裝置，其高耐壓且大電流容量，且適於樹脂模型密封構造。
一般來說，功率用垂直式半導體裝置，其具有之構造為，ON電流係在半導體基板的主面間於垂直方向流動，OFF時主接合之逆向偏壓電壓所產生之空乏層係在主面間於垂直方向延伸。該功率用垂直式半導體裝置中，為了獲得所需的耐壓特性，首先，必須針對漂移層設計與所需耐壓相應之層電阻與層厚，以便以所需耐壓以下的低耐壓達到矽半導體的臨界電場強度而不崩潰。但，當耐壓變得愈高耐壓，漂移層便需要高電阻及厚層厚，故通常無法避免ON電流所致之電壓下降(ON電阻)變大。也就是說，功率用垂直式半導體裝置中，通常，耐壓特性與電壓下降(ON電阻)特性，從元件的構造設計面而言是互為相反的特性，欲同時改善兩方構造，一般而言很不容易。有關功率用垂直式半導體裝置的構造設計，前述耐壓特性與電壓下降特性之間的關係可說是取捨關係(trade-off)。
作為能打破這樣的取捨關係而同時提升兩特性之半導體裝置，習知有超接合半導體裝置。該超接合半導體裝 置，其構造為，在漂移層有比習知設計耐壓所相應之雜質濃度(層電阻)還高的n型漂移區域與p型分隔區域在主面於垂直方向交互反覆複數排列，且設置垂直於主面具有複數個pn接合之並列pn層(例如參照專利文獻1、專利文獻2、專利文獻3)。該超接合半導體裝置中，即使漂移層的雜質濃度比設計耐壓所想定之雜質濃度還高，在OFF時，當空乏層從並列pn構造內的各區域間的pn接合擴散時，由於並列pn構造內的各區域內係做成其區域寬度狹窄到以低耐壓即全部空乏化之程度，故能同時謀求低的電壓下降(低ON電阻)與高耐壓化。
另一方面，欲將功率用垂直式半導體裝置做成高耐壓且高可靠性之半導體元件，在元件周緣部需要與高耐壓相應之耐壓構造。這樣的耐壓構造係設置於周緣部，該周緣部是圍繞元件的主電流路徑之元件活性部，具備緩和電場集中的功能及具有耐電荷性之構造。緩和電場集中之功能，是在施時OFF電壓時，緩和在漂移層終端容易發生的電場集中，而防止低耐壓崩潰之功能。耐電荷性係為防止耐壓可靠性降低之功能，即防止於表面充電(帶電)之電荷在表面下對空乏層延伸造成影響，導致隨時間經過而使耐壓降低。
具備這種打破取捨關係與確保耐壓的長期可靠性保證之構造的半導體裝置一例，已為人所知。首先，該半導體裝置為了打破取捨關係，係具備超接合構造，即在漂移層的元件活性部具有前述並列pn層。又，具備元件周緣 部，即在該元件活性部的周緣部具有格子狀平面圖樣之並列pn層，其重覆節距(repeating pitch)寬度比元件活性部的並列pn層的節距寬度還狹窄。再者，超接合半導體裝置具有以下構造：在該元件周緣部的格子狀並列pn層表面，覆蓋有比該並列pn層還低濃度且均一濃度之n-區域。按照該超接合半導體裝置，可實現低ON電阻與高耐壓元件，且可抑制表面電荷所造成之空乏層過於擴散，故能謀求耐電荷性之提升(專利文獻4)。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕美國專利第5216275號說明書
〔專利文獻2〕美國專利第5438215號說明書
〔專利文獻3〕日本特開平9-266311號公報
〔專利文獻4〕WO2011/013379A1手冊
然而，前述專利文獻4所記載之超接合半導體裝置中，雖然能夠確保在元件周緣部表面充電之表面電荷量Qss=±1.0×10+12cm-2範圍等級下的耐壓之耐電荷性，但對於雜質離子濃度比該等級還高之樹脂模型封裝，則有耐壓降低之虞。也就是說，如果欲將前述超接合半導體裝置做成樹脂模型封裝構造之元件，那麼表面電荷量Qss=±1.0×10+12cm-2等級之耐電荷性尚不足。要做出抑制 耐壓降低且具有高可靠性之樹脂模型封裝構造的超接合半導體裝置，需要進一步改善其耐電荷性。
本發明係著眼於該點而創作者，本發明之目的在於提供一種超接合半導體裝置，其大幅改善耐壓特性與電壓下降特性之取捨關係，且能使元件周緣部的耐電荷性大幅提升，能提升長期耐壓可靠性。
為了達成前述本發明之目的，係做成一種超接合半導體裝置，其特徵為：具有維持OFF電壓之主接合的第1導電型半導體基板的一方與另一方的兩主面間之第1導電型漂移層，係具備並列pn層，該並列pn層具有：兩區域，由交互相接而複數配置之第1導電型漂移區域與第2導電型分隔區域所構成；及pn接合，在該兩區域垂直於前述主面而並列；前述兩區域，當施加對於前述主接合之OFF電壓時，係分別具有從前述兩區域間的pn接合朝前述兩區域內擴散之空乏層能將前述漂移層空乏化之程度的區域寬度，且具有之構造為，圍繞前述元件活性部之環狀的元件周緣部內的第2並列pn層的重覆節距寬度，係比流通有主電流之元件活性部內的第1並列pn層的重覆節距寬度還狹窄；前述環狀的元件周緣部，係具備第1導電型表層區域，其覆蓋前述第2並列pn層的表面，比前述漂移層的雜質濃度還低濃度，該環狀的元件周緣部內的外周部的第2導電型分隔區域的深度，係比內周部的第2導電型 分隔區域的深度還淺。在前述元件周緣部的前述低濃度之第1導電型表層區域的表層，具備2個以上的第2導電型防護環區域，其係離間而配置成包圍第1並列pn層的外周；在比前述第2導電型防護環區域還外周側，具備深度比內周側還淺之第2導電型分隔區域亦佳。前述元件活性部與元件周緣部內的並列pn層之平面圖樣，亦可為條紋狀或格子狀的任一種之組合。
按照本發明，能夠提供一種超接合半導體裝置，其大幅改善耐壓特性與電壓下降特性之取捨關係，且能使元件周緣部的耐電荷性大幅提升，能提升長期耐壓可靠性。
以下參照圖面，詳細說明本發明之超接合半導體裝置之實施例。本發明在未超出其要旨的範圍內，並未由以下說明之實施例記載所限定。以第1導電型為n型、第2導電型為p型來做說明。
在本發明超接合半導體裝置之元件周緣部，係基於下述事項而創作：於其表層形成第1導電型區域(n-區域)，比其下層的並列pn層的雜質濃度還低濃度，且均等覆蓋於並列pn層上；又，在該n-區域內的表層，圍繞前述元件活性部的環狀之複數個p型防護環，係相互相距規定間隔而形成。且，在該元件周緣部內的內周側與外周 側使p型分隔區域的深度相異，將外周側的p型分隔區域深度做得比內周側還淺，藉此，能夠抑制當施加OFF電壓時空乏層過於擴散，即使在做成樹脂模型封裝之情形下仍可確保耐電荷性，耐壓降低獲得抑制。其理由說明如下。
前述專利文獻4所記載之超接合半導體裝置(習知元件構造)中，為了抑制空乏層在元件周緣部過於延伸而到達最周緣部的通道截斷環，在該處產生電場集中而導致耐壓降低，係在元件周緣部將並列pn層的重覆節距寬度做成比元件活性部還狹窄，以抑制空乏層延伸之構造。具有這種構造的超接合MOSFET，即使當其元件周緣部表面的絕緣膜表面被正電荷(正離子)強力充電時，元件周緣部內的並列pn層的n型雜質濃度也會增加而抑制空乏層過於擴散，變得不會到達通道截斷環，而在元件活性部側會發生突崩(avalanche)崩潰，耐電荷性會提升。但，當在元件周緣部表面被負電荷(負離子)強力充電之環境(例如樹脂模型封裝)中，元件周緣部下的n型雜質濃度會更降低，空乏層變得更容易擴散，在通道截斷環端的電場集中會更容易發生，造成問題。相對於此，本發明中，除了前述習知元件構造，更在元件周緣部的外周側將p型分隔區域深度做得較淺，以做成削減p型分隔區域之構造。藉由做成這種本發明之超接合半導體裝置構造，即使當元件周緣部表面被負電荷(負離子)強力充電之樹脂模型封裝等情形下，仍會增加實效的n型雜質濃度，使空乏層難以擴散，藉此得到抑制通道截斷環的電場集中之構造。此點 為本發明之特徵。
在前述習知元件構造中，亦具備與本發明同樣之表面n-區域及p型防護環，故也能得到對於正電荷充電之耐壓的耐電荷性，但在一般具有防護環構造之元件周緣部的情形中，當表面被負電荷強力充電時，空乏層會擴散至通道截斷環而引起電場集中，有引起突崩使耐壓降低之傾向。也就是說，當負電荷在元件周緣部表面充電時，可觀察到耐壓之耐電荷性有較弱之傾向。按照本發明之超接合半導體裝置，此點會獲得改善。也就是說，本發明中，將元件周緣部內的並列pn層的重覆節距寬度做成比元件活性部還狹窄，且僅在元件周緣部的外周將p型分隔區域深度做得較淺，藉此，能夠進一步控制空乏層擴散，能夠改善習知元件構造中之弱點，即對於負電荷之耐壓的耐電荷性。是故，可製造比習知元件構造還大幅提升耐電荷性之超接合半導體裝置。
〔實施例1〕
圖1、圖2、圖3、圖4分別揭示本發明實施例1之垂直式超接合MOSFET(以下稱元件)之平面圖、截面圖。圖1揭示該元件之平面圖一部分(以通過四角形晶片中心之互為直角的2條線截斷成田型當中的1/4元件)，為便於理解，在元件活性部10a僅示意其下層的並列pn層20a，省略配置於其表層之MOS表面構造與源極電極9。亦可說本圖為沿後述圖4的B-B’面(平行於主面之面)而 截斷之內部平面圖。作為元件活性部10a與圍繞該元件活性部10a之元件周緣部10b，係示意有基板表面的p型防護環32a、32b、32c、及n-區域23、及位於最外側之n型通道截斷環13、及最外周之p型區域14。元件活性部10a內的並列pn層20a的各區域表面圖樣，在圖1中係描繪成條紋狀，但由於在並列pn層的表層係形成有如前述之MOS表面構造，故在基板表面不會顯現該條紋圖樣。該圖1所示之超接合MOSFET的A-A’線截面圖係揭示於圖4。但，圖4中還示意了圖1中未示意之元件活性部10a的MOS表面構造、及源極電極9、及設於元件周緣部的p型防護環上之場板33a、33b、33c、場絕緣膜25及通道截斷環電極15。MOS表面構造具有p基極區域3、p+接觸區域4、n+源極區域5、閘極絕緣膜6、閘極電極7、層間絕緣膜8，在元件背面側具備汲極電極11。又，圖2為如同前述圖1般，沿同圖C-C’面平行於主面而截斷之內部平面圖(1/4元件)、圖3為沿同圖D-D’面平行於主面而截斷之內部平面圖(1/4元件)。
圖2中，圖4所示之C-C’面中，揭示將元件活性部10a內的並列pn層20a外周，以配置成格子狀圖樣之並列pn層20b加以包圍之構造。從圖2及圖4可知，元件周緣部10b內的並列pn層20b的節距寬度p2，係做成比元件活性部10a的並列pn層20a的節距寬度p1還小，在並列pn層20b的表面形成有低濃度之表面n-區域23。n型汲極區域21、21a的寬度，從元件活性部10a至元件周緣部 10b並未逐漸變化，而是隨著從並列pn層20a至20b節距寬度變小，n型汲極區域21的寬度僅變小一次，在各並列pn層內部則為相同寬度。又，本發明之元件周緣部10b內，在比p型防護環區域32a、32b、32c還外周側，p型分隔區域22a的深度係配置成為比內周側的p型分隔區域22還淺的層，是其特徵。
在此，為了說明本發明超接合MOSFET的元件周緣部10b的耐電荷性是如何優良，首先，針對習知超接合MOSFET(以下稱習知元件構造)的元件周緣部100b的構造差異及耐電荷性等級進行說明。圖5、圖6、圖7揭示習知元件構造的平面圖一部分(1/4元件)及截面圖。圖5、圖6揭示沿圖7的F-F’面平行於主面而截斷之內部平面圖、沿G-G’面平行於主面而截斷之內部平面圖。另，圖7雖相當於圖5的E-E’線截面圖，但還示意了圖5未示意之元件活性部100a的MOS表面構造、及源極電極109、及設於元件周緣部100b的p型防護環132a、132b、132c上之場板133a、133b、133c、場絕緣膜125及通道截斷環電極115。為便於理解，如同前述圖1般，在圖5的元件活性部100a中僅示意下層的並列pn層200a，省略配置於其表層之MOS表面構造與源極電極109。圍繞元件活性部100a之元件周緣部100b，如圖6、圖7所示，在基板表層係示意有p型防護環132a、132b、132c、n-區域123及位於元件周緣部100b最外側之n型通道截斷環113、及最外周的p型區域114。同樣地在圖5中，係示意 有配設於元件周緣部下層之條紋狀的並列pn層200b。
該習知元件構造之超接合MOSFET中，如前述圖5及圖7所示，在元件周緣部100b配置有重覆節距寬度比元件活性部100a還狹窄之條紋狀的並列pn層200b。形成有該並列pn層200b以及表面n-區域123及p型防護環133a、133b、133c之元件周緣部100b的構造，係與本發明之實施例1的超接合MOSFET相同，但習知元件構造中，元件周緣部100b的並列pn層200b的p型分隔區域122深度，從內周至外周皆一樣而深度不變，與元件活性部100a內的p型分隔區域102深度沒有不同，此構造與本發明相異。
此種習知元件構造的元件周緣部100b，當場絕緣膜125表面帶正電荷時問題較少，但特別在帶負電荷時，空乏層係低耐壓且容易通過並列pn層而擴散至通道截斷環電極115端，在該處電場會集中，常會在設計耐壓以下的低耐壓即崩潰，造成問題。
另一方面，實施例1的超接合MOSFET，如前述圖1~圖3、圖4所示，在元件周緣部10b的表層形成p型防護環32a、32b、32c以及n-區域23，在元件周緣部10b的外周側，係將並列pn層20c的p型分隔區域22a的深度形成為比內周側的p型分隔區域22還淺之構造。藉由做成此種構造，對於正電荷，藉由表層的n-區域23與p型防護環32a、32b、32c，係如同習知般，會緩和在元件活性部20a側的電場集中，而能使耐壓的耐電荷性提升。 又，對於負電荷，藉由在元件周緣部10b的外周部將p型分隔區域22a的深度做得較淺，會提高漂移層24的實效雜質濃度，在元件周緣部10b端空乏層變得難以擴散，而能夠緩和在通道截斷環13端的電場集中。本發明之實施例1中，只要緩和在通道截斷環13端的電場集中即可，故僅在元件周緣部10b外周側之比p型防護環還外周部，將p型分隔區域22a的深度做得較淺，而元件周緣部10b的內周側的p型分隔區域22則做成與習知同樣深度。如果在p型防護環區域的內周側也將p型分隔區域22做得較淺，那麼當元件表面帶負電荷時雖不會有問題，但在帶正電荷時空乏層無法充分擴散，而有引起耐壓降低之虞，故僅在比p型防護環還外周部將p型分隔區域22a的深度做得較淺，較為理想。
如前述般，為了抑制空乏層在元件周緣部過於延伸以抑制低耐壓崩潰，只要使元件周緣部10b的實效n型雜質濃度增加，特別是使外周部的n型雜質濃度增加即可。作為其方法，可以考慮將元件周緣部10b外周側的並列pn層20b的p型分隔區域寬度做得更細(狹窄)之方法。但，並列pn層的橫方向(平行於基板主面之方向)的重覆節距寬度本來就很小，若要將節距寬度做得更狹窄，相較於將深度做得較淺之方法，會需要極高的加工精度。是故，本發明之實施例1，不但為未來邁向元件高性能化時重覆節距寬度的微細化保留了餘地，且採用了將容易控制之p型分隔區域的深度大幅改變以控制空乏層擴散的方 法。一旦並列pn層的重覆節距寬度變狹窄，那麼p型分隔區域22及22a間距離會變狹窄，電場容易被緩和，故高耐壓化變得容易。又，為了與p型防護環導電連接，而在p型防護環上的內周及外周隔著絕緣膜25而形成之導電性場板33a、33b、33c，除了用來緩和p型防護環的電場及抑制空乏層擴散之外，亦能進行外來電荷之收集，故亦具有抑制因表面電荷所造成之耐壓變動的功能。不僅是p型防護環的外周，其內周亦與場板連接而覆蓋表面，故收集外來電荷的功能很強。
圖8(a)、(b)、(c)及圖9(a)、(b)、(c)揭示習知元件構造及本發明實施例1之超接合MOSFET的元件周緣部的耐電荷性模擬結果。圖8(a)、圖9(a)中揭示，當在習知元件構造的元件周緣部之場絕緣膜25表面所充電之負電荷的表面電荷量為Qss=-1.0×1012cm-2時，以等電位線表示其電位分布之電位分布圖及撞擊離子化率。我們知道在MOSFET中，從源極流向汲極的電子會藉由汲極部的高電場而被加速，藉由撞擊離子化而使電子、正孔產生。此撞擊離子化係指，藉由電場而被加速之電子，因與晶格衝撞而產生電子、正孔之現象，而其發生比率即為撞擊離子化率。在電場集中處，撞擊離子化率會變高，故能夠顯示電場集中處。
圖8(b)、(c)、圖9(b)、(c)分別揭示，比較例之超接合MOSFET與本發明實施例1之超接合MOSFET中，當元件周緣部10b外周部的p型分隔區域 22a深度為內周側的p型分隔區域22深度的3/5時(圖9(b))、以及為2/5時(圖9(c))的兩種情形下，比前述習知元件構造情形還被強力充電之負電荷的表面電荷Qss=-1.5×1012cm-2時的電位分布及撞擊離子化率。為了便於了解在元件周緣部之負電荷帶電所造成之影響，係在容易受負電荷帶電影響之條件下，即並列pn層20a內的各p型分隔區域2寬度與n漂移區域1寬度的比=1/1情形下進行模擬。
由圖8、圖9所示結果可知，習知元件構造中，如圖8(a)所示，即使表面電荷量Qss=-1.0×1012cm-2，空乏層也已經到達通道截斷環電極而發生電場集中；如圖9(a)所示，在通道截斷環13端附近的斜線區域150引發崩潰。
另一方面，由圖8(b)可知，在實施例1所說明之p型分隔區域深度為3/5的情形下，相較於前述習知元件構造，空乏層的延伸雖獲得抑制，但當負電荷的表面電荷量Qss=-1.5×1012cm-2時，在通道截斷環13端附近會開始發生電場集中，如圖9(b)般在通道截斷環13端附近的斜線區域15發生崩潰。
又另一方面，在p型分隔區域深度2/5的情形下，如圖8(c)所示，即使在與前述圖8(b)相同的表面電荷量Qss=-1.5×1012cm-2下，於通道截斷環13端附近仍未發生電場集中；如圖9(c)所示，崩潰不是在通道截斷環13附近，而是在元件活性部10a側的斜線區域16發生。 在元件活性部內的崩潰，係在較為平坦的接合面發生，故局部性的電場集中度較弱，耐壓降低較少，故較佳。
圖10揭示本發明實施例1之超接合MOSFET中，對於表面電荷量(/cm2)之耐壓(崩潰電壓)值模擬結果。如圖10所示，在習知元件構造情形下以及元件周緣部的外周部的p型分隔區域22a深度為3/5之情形下，表面電荷量Qss=-1.5×1012cm-2時耐壓會降低；但在p型分隔區域22a深度為2/5之超接合MOSFET(發明之實施例1)當中，當表面電荷量Qss=±1.5×1012cm-2，展現出耐壓幾乎未降低之結果。是故，由圖10可知，在元件周緣部的外周部將p型分隔區域22a深度做得較淺，藉此，在表面電荷量Qss=±1.5×1012cm-2範圍內，相較於習知元件構造能夠提升耐電荷性，元件周緣部的外周部的p型分隔區域22a深度以2/5以下較理想。
由以上說明可知，本發明實施例1之超接合MOSFET，當在其元件周緣部的場絕緣膜表面充電之表面電荷量，因樹脂模型封裝等情況而如Qss=±1.5×1012cm-2般較多時，藉由將元件周緣部的外周部之p型分隔區域22a深度做成比內周側深度還淺之構造，能夠謀求超接合MOSFET的耐電荷性提升，耐壓可靠性會提升。
〔實施例2〕
圖11揭示本發明超接合半導體裝置實施例2之超接合MOSFET的部分(1/4元件)透視平面圖。該圖11為與 圖2同樣之內部平面圖，但還描繪了p型防護環32a、32b、32c而成為透視圖。圖11所示之超接合MOSFET中，元件周緣部10b的並列pn層的平面圖樣為條紋狀，這點與前述圖2之超接合MOSFET相異，而其他構造則與圖2相同。也就是說，相對於前述實施例1，元件周緣部10b的並列pn層20b、20c的平面圖樣並非格子狀而是做成條紋狀，僅在元件周緣部10b內的外周側將p型分隔區域22a深度做得較淺。無關乎元件周緣部10b的並列pn層20b、20c之形狀，只要藉由將p型分隔區域22a深度做得較淺，便能如同實施例1般得到本發明之效果。另，實施例1、2中，元件活性部10a的並列pn層20a的平面圖樣係做成條紋狀，但亦可做成格子狀的平面圖樣。
此外，實施例1、2中，係藉由反覆複數次磊晶成長，即所謂「多段磊晶方式」之方法來形成並列pn層，但亦可採用如下方法：在從全面磊晶成長之n型漂移層表面以垂直蝕刻而形成之溝渠(trench)內，藉由磊晶成長將p型分隔區域填埋之方法來形成並列pn層，以製造超接合MOSFET。
按照以上說明實施例之超接合半導體裝置，能夠提供一種超接合半導體裝置，其不僅能大幅改善ON電阻與耐壓之取捨關係，還可抑制對於表面電荷充電之耐壓變動，提升長期耐壓可靠性。
1‧‧‧n型漂移區域
2‧‧‧p型分隔區域
3‧‧‧p基極區域
4‧‧‧p+接觸區域
5‧‧‧n源極區域
6‧‧‧閘極絕緣膜
7‧‧‧閘極電極
8‧‧‧層間絕緣膜
9‧‧‧源極電極
10a‧‧‧元件活性部
10b‧‧‧元件周緣部
11‧‧‧汲極電極
20a、20b‧‧‧並列pn層
21、21a‧‧‧n型漂移區域
22、22a‧‧‧p型分隔區域
23‧‧‧n-區域
24‧‧‧漂移層
25‧‧‧場絕緣膜
32a、32b、32c‧‧‧p型防護環
33a、33b、33c‧‧‧場板
〔圖1〕本發明實施例1之垂直式超接合MOSFET的1/4元件，依平行於主面之B-B’面(如圖4所示)而截斷之內部平面圖。
〔圖2〕本發明實施例1之垂直式超接合MOSFET的1/4元件，依平行於主面之C-C’面(如圖4所示)而截斷之內部平面圖。
〔圖3〕本發明實施例1之垂直式超接合MOSFET的1/4元件，依平行於主面之D-D’面(如圖4所示)而截斷之內部平面圖。
〔圖4〕本發明實施例1之垂直式超接合MOSFET，依A-A’線(如圖1所示)位置而截斷之截面圖。
〔圖5〕本發明實施例1之垂直式超接合MOSFET的1/4元件，依平行於主面之F-F’面(如圖7所示)而截斷之內部平面圖。
〔圖6〕本發明實施例1之垂直式超接合MOSFET的1/4元件，依平行於主面之G-G’面(如圖7所示)而截斷之內部平面圖。
〔圖7〕本發明實施例1之垂直式超接合MOSFET，依E-E’線(如圖5所示)位置而截斷之截面圖。
〔圖8〕習知元件構造、比較例及本發明實施例1之超接合MOSFET的電位分布圖。
〔圖9〕習知元件構造、比較例及本發明實施例1之超接合MOSFET的撞擊離子化率分布圖。
〔圖10〕依本發明實施例1之超接合MOSFET的模 擬而求得之表面電荷量(/cm2)與耐壓(崩潰電壓)的關係圖。
〔圖11〕本發明實施例2之超接合MOSFET的部分(1/4元件)透視平面圖。
1‧‧‧n型漂移區域
2‧‧‧p型分隔區域
3‧‧‧p基極區域
4‧‧‧p+接觸區域
5‧‧‧n源極區域
6‧‧‧閘極絕緣膜
7‧‧‧閘極電極
8‧‧‧層間絕緣膜
9‧‧‧源極電極
10a‧‧‧元件活性部
10b‧‧‧元件周緣部
11‧‧‧汲極電極
13‧‧‧n型通道截斷環
14‧‧‧p型區域
15‧‧‧通道截斷環電極
20a、20b、20c‧‧‧並列pn層
21、21a‧‧‧n型漂移區域
22、22a‧‧‧p型分隔區域
23‧‧‧n-區域
24‧‧‧漂移層
25‧‧‧場絕緣膜
32a、32b、32c‧‧‧p型防護環
33a、33b、33c‧‧‧場板

Claims (5)

  1. 一種超接合半導體裝置，其特徵為：具有維持OFF電壓之主接合的第1導電型半導體基板的一方與另一方的兩主面間之第1導電型漂移層，係具備並列pn層，該並列pn層具有：兩區域，由交互相接而複數配置之第1導電型漂移區域與第2導電型分隔區域所構成；及pn接合，在該兩區域垂直於前述主面而並列；前述兩區域，當施加對於前述主接合之OFF電壓時，係分別具有從前述兩區域間的pn接合朝前述兩區域內擴散之空乏層能將前述漂移層空乏化之程度的區域寬度，且具有之構造為，圍繞前述元件活性部之環狀的元件周緣部內的第2並列pn層的重覆節距間隔，係比流通有主電流之元件活性部內的第1並列pn層的重覆節距間隔還狹窄；前述環狀的元件周緣部，係具備第1導電型表層區域，其覆蓋前述第2並列pn層的表面，比前述漂移層的雜質濃度還低濃度，該環狀的元件周緣部內的外周部的第2導電型分隔區域的深度，係比內周部的第2導電型分隔區域的深度還淺。
  2. 如申請專利範圍第1項之超接合半導體裝置，其中，前述環狀的元件周緣部內的外周部的第2導電型分隔區域的深度，係為內周部的第2導電型分隔區域的深度的2/5以下。
  3. 如申請專利範圍第1或2項之超接合半導體裝置，其中，在前述元件周緣部的前述低濃度之第1導電型表層區域的表層，具備2個以上的第2導電型防護環區域，其 係離間而配置成包圍第1並列pn層的外周；在比前述第2導電型防護環區域還外周側，具備深度比內周側還淺之第2導電型分隔區域。
  4. 如申請專利範圍第3項之超接合半導體裝置，其中，具備導電性場板，其被載置於前述第2導電型防護環區域的表面的內周側及外周側，與前述第2導電型防護環區域導電連接。
  5. 如申請專利範圍第1至4項任一項之超接合半導體裝置，其中，前述元件活性部與元件周緣部內的並列pn層之平面圖樣，係為條紋狀或格子狀的任一種之組合。
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