JP2013051434A - 半導体装置 - Google Patents

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Abstract

【課題】終端部の耐圧が高い半導体装置を提供する。
【解決手段】セル部Ｃ及び終端部Ｓからなる半導体装置１において、半導体基板２、ドレイン電極３及びソース電極４を設ける。半導体基板２においては、ドレイン電極３に接続されたｎ型半導体層５と、スーパージャンクション構造をなすｐ型半導体ピラー層６及びｎ型半導体ピラー層７とを形成し、終端部Ｓにおける半導体基板２の上面に、ｐ型ベース層８に接続されたｐ型リサーフ層１３を形成する。そして、ｐ型リサーフ層１３に接続されるように、ｐ型リサーフ層１３上にｎ型リサーフ層１４を形成する。これにより、リサーフ層を確実に空乏化させることができる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、スーパージャンクション構造を有する電力用の半導体装置に関する。
家庭用電気機器、通信機器及び車載用モータ等の電気機器の電力変換及び電力制御には、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）及びＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）等の電力用半導体装置が広く用いられている。これらの電力用半導体装置は、高速スイッチング特性と、数十〜数百Ｖの逆方向素子電圧（耐圧）とを有しており、適応されるアプリケーションに応じて、最適な耐圧の半導体装置が選択されている。
近年、電気機器の小型化及び高効率化を図るために、この電気機器に組み込まれた電力用半導体装置については、高耐圧を保持したまま、半導体装置がオン状態であるときの抵抗（オン抵抗）を低減することが強く求められている。一般に、電力用半導体装置においては、ｐ型のベース領域がソース電極に接続されていると共に、ｎ型のドリフト領域がドレイン電極に接続されている。そして、半導体装置のオフ状態において、ドレイン電極〜ソース電極間に高電圧が印加されると、ｐ型のベース領域とｎ型のドリフト領域との間のｐｎ接合面（第１のｐｎ接合面）からドリフト領域内に空乏層が広がり、電圧を支えられるようになる。このとき、耐圧は、ドリフト領域の不純物濃度に依存して広がる空乏層の距離により決定される。
しかしながら、半導体装置内の電界強度は、第１のｐｎ接合面において最大となる。そして、ドリフト領域の不純物濃度が増加すると、この第１のｐｎ接合面に印加される電界強度は増大する。このため、ドリフト領域の不純物濃度には、第１のｐｎ接合面の耐圧によって決まる一定の限界がある。従って、高い耐圧を得るためには、ドリフト領域の不純物濃度を低くする必要があるが、そうすると、ドリフト領域の抵抗が大きくなり、半導体装置全体のオン抵抗に占めるドリフト領域の抵抗の割合が増大し、結果として、半導体装置全体のオン抵抗が高くなってしまう。
このように、半導体装置の耐圧とオン抵抗との間にはトレードオフの関係があり、耐圧を増加させようとするとオン抵抗が増加する。そして、耐圧とオン抵抗との関係は半導体装置を形成する材料によって定まっており、半導体装置の構造を工夫することなく、理論限界を超えた高耐圧化及び低オン抵抗化の両立を実現することは極めて困難である。
そこで、材料の理論限界を超えてドリフト領域の抵抗を低減するための構造が提案されている（例えば、非特許文献１参照。）。非特許文献１には、ドリフト領域において、電流が流れる方向に直交する方向に沿って、ｐ型半導体層とｎ型半導体層とが交互に配列された構造が開示されている。このような構造においては、前述の第１のｐｎ接合面の他に、ドリフト領域におけるｐ型半導体層とｎ型半導体層との間のｐｎ接合面（第２のｐｎ接合面）からも空乏層が広がる。これにより、第１のｐｎ接合面のみに電界が集中することが防止されるため、ｎ型半導体層の不純物濃度を通常の半導体装置のドリフト領域よりも高濃度化しても、耐圧を維持することができる。この結果、半導体装置のオン抵抗、特にドリフト抵抗を低くすることができる。
非特許文献１に示された半導体装置は、電流が半導体装置の横方向に流れるため、横型半導体装置と呼ばれている。これに対して、ドリフト領域のｐ型半導体層及びｎ型半導体層を縦型に配置し、電流を縦方向に流す縦型半導体装置も開示されている（例えば、特許文献１参照。）。このようなドリフト領域の構造は、スーパージャンクション構造と呼ばれている。
そして、スーパージャンクション構造を備えた半導体装置においては、半導体装置の周辺部である終端部の耐圧をいかに確保するかが重要な課題となる。終端部の耐圧が低いと、半導体装置全体の耐圧が終端部の耐圧で決まってしまい、半導体装置全体の耐圧が低くなるからである。また、これによる半導体装置の信頼性の低下も懸念される。更に、アバランシェ電流が終端部に集中すると、半導体装置の破壊の原因にもなるからである。
T.Fujihira"Theory of semiconductor superjunction devices"(Jpn.J.Appl.Phys.,Vol.36(1997),pp6254-6262)
特開２００１−２４４４６１号公報
本発明の目的は、終端部の耐圧が高い半導体装置を提供することである
本発明の一態様によれば、セル部及び前記セル部を囲む終端部からなる半導体装置において、第１導電型の第１半導体層と、前記第１半導体層に接続された第１の主電極と、前記第１半導体層上に形成され、第１導電型の部分及び第２導電型の部分のうち少なくとも一方を含むドリフト層と、前記ドリフト層の表面に選択的に形成された第２導電型の半導体ベース層と、前記セル部における前記半導体ベース層の表面に選択的に形成された第１導電型の半導体ソース層と、前記ドリフト層の上方に設けられたゲート絶縁膜と、前記ゲート絶縁膜により前記ドリフト層及び前記半導体ベース層から絶縁されたゲート電極と、前記半導体ベース層及び前記半導体ソース層に電気的に接続された第２の主電極と、前記終端部における前記ドリフト層の表面に形成され、前記半導体ベース層に接続された第２導電型の第１半導体リサーフ層と、前記第１半導体リサーフ層に接するように、前記第１半導体リサーフ層上に形成された第１導電型の第２半導体リサーフ層と、を備え、オン状態にあるときは、前記第１の主電極と前記第２の主電極との間に前記セル部を介して電流が流れ、前記終端部には電流が流れないことを特徴とする半導体装置が提供される。
本発明によれば、終端部の耐圧が高い半導体装置を実現することができる。
本発明の実施形態に係る半導体装置を例示する平面図及び断面図である。 横軸にｎ型半導体ピラー層のドーズ量に対するｐ型半導体ピラー層のドーズ量の比の値をとり、縦軸に耐圧をとって、スーパージャンクション構造におけるドーズ量の比が半導体装置の耐圧に及ぼす影響を例示するグラフ図である。 本実施形態の比較例に係る半導体装置を例示する断面図、及びこの半導体装置の各部の電界強度をその位置に対応させて例示するグラフ図である。 （ａ）及び（ｂ）は、半導体装置内の電位分布のシミュレーション結果を示す図であり、（ａ）は比較例を示し、（ｂ）は本実施形態を示す。 本実施形態の第１の変形例に係る半導体装置を例示する平面図及び断面図である。 本実施形態の第２の変形例に係る半導体装置を例示する平面図及び断面図である。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態においては、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
図１は、本発明の実施形態に係る半導体装置を例示する平面図及び断面図である。なお、図１の平面図においては、図を見易くするために半導体基板の構成のみを示し、半導体基板上の構成については図示を省略している。後述する図５及び図６においても同様である。
図１に示すように、本実施形態に係る半導体装置１は、例えば、縦型のパワーＭＯＳＦＥＴである。半導体装置１においては、電流を流すセル部Ｃと、セル部Ｃを囲む終端部Ｓとが設定されている。半導体装置１には、例えばシリコン等の半導体材料からなるｎ型の半導体基板２が設けられており、半導体基板２の下面側にはドレイン電極３が設けられており、半導体基板２の上面側にはソース電極４が設けられている。ドレイン電極３は、半導体基板２の下面上の全領域、すなわち、セル部Ｃ及び終端部Ｓの双方に設けられている。一方、ソース電極４は、セル部Ｃと、終端部Ｓにおけるセル部Ｃに隣接した内周側領域のみに設けられている。
半導体基板２においては、セル部Ｃ及び終端部Ｓの双方において、下層部分がｎ型半導体層５となっており、ｎ型半導体層５の下面はドレイン電極３に接続されている。また、半導体基板２におけるｎ型半導体層５上には、ストライプ状のｐ型半導体ピラー層６が複数本設けられており、半導体基板２におけるｐ型半導体ピラー層６間の部分がストライプ状のｎ型半導体ピラー層７となっている。すなわち、ｎ型半導体層５の上面に平行な方向に沿って、ｐ型半導体ピラー層６及びｎ型半導体ピラー層７が交互に周期的に配列されている。以下、それぞれ複数のｐ型半導体ピラー層６及びｎ型半導体ピラー層７が交互に配列された部分を、「ドリフト層」という。また、ｐ型半導体ピラー層６及びｎ型半導体ピラー層７の配列方向を「Ｘ方向」とし、半導体基板２の厚さ方向を「Ｙ方向」とする。
相互に隣接する１対のｐ型半導体ピラー層６及びｎ型半導体ピラー層７においては、ｐ型半導体ピラー層６のｐ型不純物ドーズ量と、ｎ型半導体ピラー層７のｎ型不純物ドーズ量とは等しいか又は略等しい。また、ｎ型半導体ピラー層７は、ｎ型半導体層５を介してドレイン電極３に接続されている。これにより、ｐ型半導体ピラー層６及びｎ型半導体ピラー層７により、スーパージャンクション構造が形成されている。このスーパージャンクション構造は、セル部Ｃだけでなく、終端部Ｓにも形成されている。例えば、ｐ型半導体ピラー層６及びｎ型半導体ピラー層７の不純物濃度は２×１０１５ｃｍ−３である。これにより、半導体装置１は、例えば６００Ｖの耐圧を実現することができる。
また、半導体基板２の上面、すなわち、ドリフト層の表面には、ｐ型半導体ピラー層６に接続されるように、ｐ型ベース層８が選択的に形成されている。すなわち、セル部Ｃにおいては、ｐ型ベース層８はｐ型半導体ピラー層６の直上域及びその周辺部のみに形成されており、ｐ型半導体ピラー層６に沿ってストライプ状に延びており、ｐ型半導体ピラー層６に接続されている。一方、終端部Ｓにおいては、ｐ型ベース層８はセル部Ｃに隣接した環状の内周領域のみに形成されており、ｐ型半導体ピラー層６及びｎ型半導体ピラー層７の双方の直上域にわたって配置されている。ｐ型ベース層８の厚さは、例えば、３乃至４μｍである。更に、セル部Ｃに形成されたｐ型ベース層８の上面の一部には、ｐ型ベース層８と平行に延びる２本のストライプ状のｎ型ソース層９が形成されている。
更に、セル部Ｃにおける半導体基板２上には、複数本のゲート電極１１が設けられている。ゲート電極１１は、ｎ型半導体ピラー層７の直上域においてｎ型半導体ピラー層７と平行に延びており、その幅方向において、各ｎ型半導体ピラー層７を挟む１対のｎ型ソース層９の直上域間にわたっている。ゲート電極１１の周囲は絶縁膜により覆われており、この絶縁膜のうち、ゲート電極１１の下方に位置する部分がゲート絶縁膜１２となっている。すなわち、ゲート絶縁膜１２はドリフト層の上方に設けられており、ゲート電極１１は、ゲート絶縁膜１２により、半導体基板２のドリフト層及びｐ型ベース層８から絶縁されている。
更にまた、ソース電極４の一部は、ゲート電極１１及びゲート絶縁膜１２上に配置されており、ソース電極４の他の一部は、ゲート電極１１間を通過して半導体基板２まで延出しており、ｐ型ベース層８及びｎ型ソース層９に接続されている。これにより、ｐ型半導体ピラー層６は、ｐ型ベース層８を介してソース電極４に電気的に接続されている。一方、終端部Ｓにおいてはゲート電極１１が設けられておらず、ソース電極４の下面全体がｐ型ベース層８に接続されている。
そして、終端部Ｓにおいては、ドリフト層の上面におけるｐ型ベース層８の外側に、ｐ型リサーフ層１３が形成されている。これにより、終端部ＳはＲＥＳＵＲＦ構造（REduced SURface Field構造：リサーフ構造）をなしている。ｐ型リサーフ層１３の形状は、上方から見て、ｐ型ベース層８を囲む環状であり、ｐ型ベース層８に接続されている。ｐ型リサーフ層１３の不純物濃度は、ｐ型ベース層８の不純物濃度よりも低い。
また、ｐ型リサーフ層１３の上面の一部には、ｎ型リサーフ層１４が形成されており、ｐ型リサーフ層１３に接している。上方から見て、ｎ型リサーフ層１４の形状は、ｐ型リサーフ層１３と同心の環状であり、その外縁はｐ型リサーフ層１３の外縁と略等しい位置まで並行して形成されている。ｎ型リサーフ層１４のドーズ量は、ｐ型リサーフ層１３のドーズ量と等しいか又は略等しい。上方から見て、ｐ型リサーフ層１３及びｎ型リサーフ層１４のドーズ量は、例えば１×１０１１乃至３×１０１２ｃｍ−２であることが好ましく、例えば１．２×１０１２ｃｍ−２である。以下、ｐ型リサーフ層１３及びｎ型リサーフ層１４を総称して、「リサーフ層」という。また、リサーフ層における半導体装置の外周側の端部を、「リサーフ端」という。
また、半導体基板２上におけるｐ型ベース層８の直上域よりも外側のフィールド領域には、絶縁膜１６が設けられている。そして、絶縁膜１６における内周側部分の上方には、フィールドプレート電極１７が設けられており、絶縁膜１６内に埋設された電極１８に接続されている。フィールドプレート電極１７は、ゲート電極１１又はソース電極４に接続されている。一方、絶縁膜１６における外周側部分の上方には、等電位リング１９が設けられており、絶縁膜１６内に埋設された電極２０に接続されている。
次に、本実施形態の作用効果について説明する。
図２は、横軸にｎ型半導体ピラー層のドーズ量に対するｐ型半導体ピラー層のドーズ量の比の値をとり、縦軸に耐圧をとって、スーパージャンクション構造におけるドーズ量の比が半導体装置の耐圧に及ぼす影響を例示するグラフ図である。
なお、図２に示すドーズ量とは、Ｘ方向から見たときのｐ型半導体ピラー層６及びｎ型半導体ピラー層７のそれぞれの総ドーズ量であり、ｐ型半導体ピラー層６のドーズ量をＱｐ（ｃｍ−２）とし、ｎ型半導体ピラー層７のドーズ量をＱｎ（ｃｍ−２）とするとき、図２の横軸の値は、（Ｑｐ／Ｑｎ）と表すことができる。
また、図３は、本実施形態の比較例に係る半導体装置を例示する断面図、及びこの半導体装置の各部の電界強度をその位置に対応させて例示するグラフ図である。
先ず、図３に示すように、本実施形態の比較例に係る半導体装置１０１の動作について説明する。半導体装置１０１は、スーパージャンクション構造をなすピラー層と、ｐ型リサーフ層１３からなるリサーフ構造とを備えた半導体装置であり、本実施形態に係る半導体装置１（図１参照）からｎ型リサーフ層１４を除いたものである。
図３に示すように、半導体装置１０１においては、ドレイン電極３とソース電極４との間に、ドレイン電極３を正極としてソース電極４を負極とする電圧を印加することにより、ｐ型半導体ピラー層６とｎ型半導体ピラー層７とのｐｎ界面からピラー層内に空乏層が広がり、セル部Ｃ及び終端部Ｓの耐圧を担保する。
またこのとき、ｐ型リサーフ層１３が空乏化することにより、空乏層を半導体基板２の上面の略全域に広げ、水平方向の電位分担を形成している。これにより、ｐ型ベース層８の終端部及びフィールドプレート電極１７の終端部への電界集中を緩和して、終端部Ｓの耐圧を確保することができる。これにより、半導体装置１０１全体の耐圧を向上させることができる。また、終端部Ｓにおいてアバランシェ降伏が発生することを防止することにより、アバランシェ降伏が発生したときに半導体装置が破壊されることを防止できる。
しかしながら、図２に示すように、この半導体装置の耐圧は、ドリフト層におけるピラー層間の不純物量比に依存する。ｐ型半導体ピラー層６のドーズ量（Ｑｐ）とｎ型半導体ピラー層７のドーズ量（Ｑｎ）とが等しいとき、すなわち、Ｑｐ＝Ｑｎであるときは、電圧に応じた空乏層の広がりが最大になり、耐圧が最大になる。これに対して、例えばプロセスばらつきなどにより、一方のドーズ量が他方のドーズ量よりも多くなると、すなわち、Ｑｐ＞Ｑｎ又はＱｎ＞Ｑｐとなると、空乏層が十分に広がらず、耐圧が低下する。なお、半導体装置のオン抵抗は、Ｑｎが増加するほど低減する。
そして、図３に示すように、Ｑｎ＞Ｑｐの場合と、Ｑｐ＞Ｑｎの場合とでは、半導体装置内の電界分布が異なる。Ｑｎ＝Ｑｐの場合は、半導体装置内における電界分布は、図３に線Ｌｎ＝ｐで示すように、Ｘ方向及びＹ方向の双方について一様になる。これにより、ｐ型半導体ピラー層６及びｎ型半導体ピラー層７に等しく電界が広がるため、高い耐圧が得られる。また、終端部Ｓにおいても水平方向に空乏層が広がり、ｐ型リサーフ層１３が空乏化される。
また、Ｑｎ＞Ｑｐの場合は、電界分布は線Ｌｎ＞ｐで示すようになり、終端部Ｓよりもセル部Ｃの方が電界が強く、ドレイン電極側（下層側）よりもソース電極側（上層側）の方が電界が強くなる。これは、従来の一様なｎ型ドリフト層にリサーフ構造を形成した半導体装置とよく似た電界分布である。
ところが、Ｑｐ＞Ｑｎの場合は、電界分布は線Ｌｐ＞ｎで示すようになり、セル部Ｃよりも終端部Ｓの方が電界が強く、上層側よりも下層側の方が電界が強くなる。この場合、ｐ型リサーフ層１３における電界が弱くなるため、ｐ型リサーフ層１３が空乏化されにくくなる。ｐ型リサーフ層１３が空乏化されないと、ｐ型リサーフ層１３において電圧を分担することができなくなり、リサーフ端に電界が集中する。この結果、この部分でブレイクダウンが生じてしまう可能性がある。また、リサーフ端におけるインパクトイオン化が強くなると、発生したホールが長いリサーフ層表面を通じてｐ型ベース層に入り込み、耐圧波形が変動したり、数段のオレ波形となることも考えられる。これにより、半導体装置の信頼性が低下する可能性がある。
このように、スーパージャンクション構造及びリサーフ構造を併せ持つ半導体装置１０１においては、終端部の耐圧が不純物のドーズ量のバランス（比（Ｑｐ／Ｑｎ））に強く依存する。常にＱｎ＝Ｑｐとすることができれば問題ないが、現在の半導体製造技術においては、プロセスのばらつきなどがあり、常にＱｎ＝Ｑｐとすることは困難である。このため、ドーズ量のバランスがばらついても、一定以上の耐圧を確保できるようにすることが必要である。
そこで、本実施形態に係る半導体装置１においては、ｐ型リサーフ層１３上に、ｐ型リサーフ層１３に接するようにｎ型リサーフ層１４を設けている。これにより、ｐ型リサーフ層１３とｎ型リサーフ層１４との間のｐｎ界面からｐ型リサーフ層１３及びｎ型リサーフ層１４の双方に空乏層が広がるため、比（Ｑｐ／Ｑｎ）の値にかかわらず、リサーフ層を確実に空乏化することができる。この結果、ｐ型ベース層８の終端部及びフィールドプレート電極１７の終端部への電界集中を緩和することができ、終端部Ｓの耐圧を確保できる。
すなわち、本実施形態においては、前述の比較例の効果、すなわち、ドリフト層を空乏化することにより耐圧を得る効果及びｐ型リサーフ層１３を空乏化することにより終端部の耐圧を高める効果に加えて、ｎ型リサーフ層１４の存在により、ドリフト層のドーズ量バランス（比（Ｑｐ／Ｑｎ））がばらついても、リサーフ層を確実に空乏化する効果を得ることができる。このように、本実施形態においては、前述の比較例と比較して、リサーフ層を確実に空乏化することができるため、より確実に終端部の耐圧を確保することができ、半導体装置１の高耐圧化及び高信頼性化を達成することができる。
また、ｎ型リサーフ層１４に注入するｎ型不純物として、例えば、ヒ素（Ａｓ）を使用する場合には、ヒ素の原子は重いため、深くまで注入することが困難である。一方、ｎ型不純物としてリン（Ｐ）を使用する場合には、注入段階では深くまで打ち込むことができるものの、活性化アニールによって、リンがシリコン基板の表面に現れやすい。そこで、本実施形態においては、ｐ型リサーフ層１３の上にｎ型リサーフ層１４を設けている。このため、ｎ型リサーフ層１４の形成が容易である。
次に、シミュレーション結果を参照して、本実施形態の効果を具体的に説明する。
図４（ａ）及び（ｂ）は、半導体装置内の電位分布のシミュレーション結果を示す図であり、（ａ）は比較例を示し、（ｂ）は本実施形態を示す。
以下、シミュレーション方法について説明する。
先ず、本実施形態に係る半導体装置として、図１に示すｎ型リサーフ層が設けられた半導体装置１を想定する。また、比較例に係る半導体装置として、図３に示すｎ型リサーフ層が設けられていない半導体装置１０１を想定する。これらの半導体装置においては、Ｑｐ＞Ｑｎであるものとする。そして、これらの半導体装置に関して、ドレイン電極３に６００Ｖの電位を印加し、ソース電極４に０Ｖの電位を印加した場合のポテンシャル分布をシミュレーションにより求める。この結果を図４（ａ）及び（ｂ）に示す。
シミュレーションの結果、図４（ａ）に示すように、比較例に係る半導体装置１０１においては、リサーフ層に相当する領域の電位は、０乃至１００Ｖとなった。これは、半導体基板の上部における電界、すなわち、電位の傾きが小さく、リサーフ層が空乏化しないため、リサーフ層の電位が十分に上昇しないことを示している。これにより、終端部における電界集中を緩和する効果が不十分となり、終端部においてブレイクダウンが発生しやすくなる。すなわち、半導体装置１０１の耐圧は、終端部の耐圧によって決まってしまう。
これに対して、図４（ｂ）に示すように、本実施形態に係る半導体装置１においては、リサーフ層に相当する領域の電位は、１００乃至２００Ｖとなった。これは、ｐ型リサーフ層１３とｎ型リサーフ層１４とが互いに空乏化されることにより、リサーフ層の電位が上昇していることを示している。リサーフ層の電位が上昇することにより、電位分布が一様となり、リサーフ端で電界が集中することがなくなる。この構造においては、ブレイクダウンポイントはセル部であり、半導体装置１の耐圧はセル部の耐圧によって決まる。このように、本実施形態によれば、終端部の高耐圧化を達成することができる。
次に、本実施形態の第１の変形例について説明する。
図５は、本変形例に係る半導体装置を例示する平面図及び断面図である。
図５に示すように、本変形例に係る半導体装置２１においては、上方から見て、ｎ型リサーフ層１４がｐ型リサーフ層１３よりも外側にずれている。これにより、ｎ型リサーフ層１４の外周部分を、ｐ型リサーフ層１３の直上域からはみ出させ、ｎ型半導体ピラー層７に接続させることができる。本変形例における上記以外の構成及び作用効果は、前述の実施形態と同様である。
次に、本実施形態の第２の変形例について説明する。
図６は、本変形例に係る半導体装置を例示する平面図及び断面図である。
図６に示すように、本変形例に係る半導体装置３１においては、ｎ型リサーフ層１４が、複数本のストライプ状の部分に分割されており、各ストライプ状の部分が半導体装置３１の中心から外縁に向かって延びるように、放射状に配列されている。すなわち、上方から見ると、ｐ型リサーフ層１３とｎ型リサーフ層１４とが交互に配列されている。これにより、ｐ型リサーフ層１３とｎ型リサーフ層１４との間のｐｎ接合面の面積が増加し、リサーフ層全体をより容易に空乏化させることができる。
なお、ｐ型リサーフ層１３に注入されている不純物量と、ｎ型リサーフ層１４に注入されている不純物量とは等しいことが好ましい。また、ｐ型リサーフ層１３及びｎ型リサーフ層１４の不純物濃度は、半導体装置３１の中心から外縁に向かって減少していることが好ましい。すなわち、リサーフ層の外周側部分の不純物濃度は、内周側部分の不純物濃度よりも低いことが好ましい。これにより、空乏層をリサーフ端まで広げることがより一層容易になる。なお、前述の実施形態及び第１の変形例においても、リサーフ層の外周側部分の不純物濃度を、内周側部分の不純物濃度よりも低くして、空乏層を広がりやすくしてもよい。
また、前述の第１の変形例と第２の変形例とは組み合わせて実施してもよい。すなわち、ｎ型リサーフ層１４を複数本のストライプ状の部分に分割し、これらのストライプ状の部分を放射状に配列し、各部分の外側の先端部をｐ型リサーフ層１３の外縁の直上域からはみ出させてもよい。これにより、ｎ型リサーフ層１４をｎ型半導体ピラー層７に接続すると共に、ｐ型リサーフ層１３との間の接触面積を増加させ、空乏層をより広がりやすくすることができる。
以上、本発明を実施形態及びその変形例により説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。例えば、上述の実施形態においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
また、上述の実施形態及び変形例において、終端部Ｓにおけるｐ型半導体ピラー層６及びｎ型半導体ピラー層７の不純物濃度を、セル部Ｃにおけるこれらの不純物濃度よりも低くしてもよい。これにより、終端部Ｓの耐圧をより確実に向上させることができる。更に、終端部Ｓにおけるｐ型半導体ピラー層６及びｎ型半導体ピラー層７の幅を、セル部Ｃにおけるこれらの幅よりも狭くしてもよい。
更にまた、ＭＯＳゲート部及びスーパージャンクション構造のピラー層の形状はストライプ状に限定されず、上方から見て、一方の導電型のピラー層が、他方の導電型のピラー層に対して、格子状、ドット状、メッシュ状、千鳥状等に配置されていてもよい。このような構成であっても、ｐ型半導体ピラー層とｎ型半導体ピラー層との間にｐｎ接合面が形成され、互いに補償し合う構造であれば、空乏層を広げることができ、耐圧を担保することができる。
更にまた、上述の実施形態及び変形例において、ピラー層とｎ型半導体層５との間に、厚いｎ−型半導体層が設けられていてもよい。例えば、このｎ−型半導体層の不純物濃度は、ｎ型半導体層５の不純物濃度よりも低い。
更にまた、上述の実施形態及び変形例においては、終端部Ｓの絶縁膜１６内に電極１８を形成する例を示したが、電極１８の形成は必須ではなく、ゲート電極１１又はソース電極４に接続されたフィールドプレート電極１７が設けられているだけでもよい。
更にまた、上述の実施形態及び変形例においては、上方から見て、リサーフ層がフィールドプレート電極１７よりも外側に突出している例を示したが、本発明はこれに限定されず、半導体装置に要求される耐圧によっては、リサーフ層の幅を細くして、リサーフ層の外縁（リサーフ端）をフィールドプレート電極１７の外縁よりも内側（セル部Ｃ側）に位置させてもよい。
更にまた、上述の実施形態及び変形例においては、半導体装置がプレナーゲート型のＭＯＳＦＥＴである例を示したが、本発明はこれに限定されず、本発明に係る半導体装置はトレンチゲート構造のＭＯＳＦＥＴであってもよく、ＭＯＳＦＥＴ以外の半導体装置、例えば、ＩＧＢＴ等であってもよい。
１、２１、３１、１０１ 半導体装置、２ 半導体基板、３ ドレイン電極、４ ソース電極、５ ｎ型半導体層、６ ｐ型半導体ピラー層、７ ｎ型半導体ピラー層、８ ｐ型ベース層、９ ｎ型ソース層、１１ ゲート電極、１２ ゲート絶縁膜、１３ ｐ型リサーフ層、１４ ｎ型リサーフ層、１６ 絶縁膜、１７ フィールドプレート電極、１８、２０ 電極、１９ 等電位リング、Ｃ セル部、Ｓ 終端部

Claims (4)

  1. セル部及び前記セル部を囲む終端部からなる半導体装置において、
    第１導電型の第１半導体層と、
    前記第１半導体層に接続された第１の主電極と、
    前記第１半導体層上に形成され、第１導電型の部分及び第２導電型の部分のうち少なくとも一方を含むドリフト層と、
    前記ドリフト層の表面に選択的に形成された第２導電型の半導体ベース層と、
    前記セル部における前記半導体ベース層の表面に選択的に形成された第１導電型の半導体ソース層と、
    前記ドリフト層の上方に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜により前記ドリフト層及び前記半導体ベース層から絶縁されたゲート電極と、
    前記半導体ベース層及び前記半導体ソース層に電気的に接続された第２の主電極と、
    前記終端部における前記ドリフト層の表面に形成され、前記半導体ベース層に接続された第２導電型の第１半導体リサーフ層と、
    前記第１半導体リサーフ層に接するように、前記第１半導体リサーフ層上に形成された第１導電型の第２半導体リサーフ層と、
    を備え、
    オン状態にあるときは、前記第１の主電極と前記第２の主電極との間に前記セル部を介して電流が流れ、前記終端部には電流が流れないことを特徴とする半導体装置。
  2. 相互に隣接する１対の前記第１半導体リサーフ層及び前記第２半導体リサーフ層において、前記第１半導体リサーフ層の不純物ドーズ量と前記第２半導体リサーフ層の不純物ドーズ量とが相互に略等しいことを特徴とする請求項１記載の半導体装置。
  3. 前記第１半導体層の上面に垂直な方向から見て、前記第２半導体リサーフ層は前記第１半導体リサーフ層よりも前記半導体装置の外周側にずれていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体リサーフ層の不純物濃度が前記半導体ベース層の不純物濃度よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
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