JP2004031575A - 半導体装置 - Google Patents
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Abstract
【課題】主電流通電領域を増大し、オン電圧の低減を図ることができる半導体装置を提供すること。
【解決手段】ダブルリサーフを構成する第１領域３と第２領域４と、最外周のウエル領域２で、第２領域に対向するウエル領域２にエミッタ領域５１、ゲート絶縁膜となる絶縁膜６、ゲート電極８１を形成することで、耐圧構造２０１内に横型ＭＯＳＦＥＴを形成し、縦型ＩＧＢＴのオン時に、この横型ＭＯＳＦＥＴもオンさせて、主電流通電領域を増大し、オン電圧の低減を図る。
【選択図】 図１
【解決手段】ダブルリサーフを構成する第１領域３と第２領域４と、最外周のウエル領域２で、第２領域に対向するウエル領域２にエミッタ領域５１、ゲート絶縁膜となる絶縁膜６、ゲート電極８１を形成することで、耐圧構造２０１内に横型ＭＯＳＦＥＴを形成し、縦型ＩＧＢＴのオン時に、この横型ＭＯＳＦＥＴもオンさせて、主電流通電領域を増大し、オン電圧の低減を図る。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置などに搭載される半導体装置に関する。
【０００２】
【従来の技術】
電流容量が大きいパワー半導体装置では、半導体基板の表面と裏面に主電極を配置し、主電流を半導体基板に対して縦方向に流す縦型半導体装置が主流である。
図６は、半導体装置の要部平面図である。この半導体チップ２００はＩＧＢＴチップであり、チップ周辺部には耐圧構造２０１、その内側には活性領域２０２が形成される。この活性領域２０２には、エミッタ電極やゲートパッドなどが形成される。
【０００３】
縦型半導体装置では、半導体装置の阻止耐圧を確保するために、主電流が流れる活性領域の周囲に耐圧構造あお配置している。この耐圧構造は、フィールドリミティングリングやフィールドプレートなどが代表的であり、半導体基板の表面に形成される。
一方、横型半導体装置の耐圧構造は、シングルリサーフおよびダブルリサーフなどの構造が多用されている。
【０００４】
このダブルリサーフにすると、横型半導体装置のドリフト層（ベース層）の濃度設計の自由度を広げることが可能であり、前記のフィールドリミッティングリングやフィールドプレートに比べて、耐圧構造の占める面積を低減できる。
図７は、耐圧構造２０１としてフィールドリミティングリングを適用した縦型のＩＧＢＴで、図６のＸ−Ｘ線で切断した要部断面図である。
【０００５】
図中の１はｎ形のドリフト層、２はｐ形のウエル領域、５はｎ形のエミッタ領域、６は絶縁膜（ゲート電極下はゲート絶縁膜）、８はゲート電極、１０は絶縁膜、１１はエミッタ電極、１３はｎ形のバッファ層、１４はｐ形のコレクタ層、１５はコレクタ電極、６１はフローティングリング、６２はｐ形もしくはｎ形のストッパ領域、９、６３は導電膜である。便宜的に最外周に配置されるウエル領域２の中央部より外側を耐圧構造２０１と内側を活性領域３０２とする。
【０００６】
図８は、縦型ＩＧＢＴの耐圧構造２０１として、横型半導体装置に多用されているリサーフ構造を適用したものである。ここではダブルリサーフ構造を例として挙げた。耐圧構造２０１としてダブルリサーフ構造を採用すると、フィールドリミティング構造に比べて、製造プロセスにおいて、イオン注入時の濃度の制御が必要となるものの、耐圧構造に要する面積を縮小することができる。
【０００７】
図８において、図７と同じ構成については同じ符号を付して説明は省略する。３は第１領域、１０は絶縁膜である。
図７、図８の耐圧構造は、半導体装置がオフ状態のときに、活性領域を構成するウエル領域２から広がる空乏層を、半導体チップ２００の外周方向へ（活性領域２０２から遠ざける方向）延ばすことで、ウエル領域２の近傍で電界集中を緩和する。
【０００８】
【発明が解決しようとする課題】
しかし、耐圧構造２０１が占める領域（耐圧構造領域）は、半導体装置がオフ状態の場合には、阻止耐圧を確保するために有効な領域であるが、半導体装置がオン状態の場合は、この耐圧構造領域には主電流が流れないために、無用な領域となる。
【０００９】
このため、電流容量が小さい（半導体チップが小さい）縦型半導体装置ほど、素子面積（活性領域の面積＋耐圧構造領域の面積でほぼ半導体チップ２００の面積となる）に占める耐圧構造領域の面積の割合が大きくなり、その結果、活性領域の面積の割合は小さくなる。そのため、主電流通電領域の面積が減少して、オン電圧は大きくなる。
【００１０】
この発明の目的は、前記の課題を解決して、主電流通電領域を増大し、オン電圧の低減を図ることができる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と接続し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１導電形の第５半導体領域と、前記最外周に配置された第２半導体領域の表面層に形成される第４半導体領域と前記第５半導体領域との間に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と前記第５半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域上に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極と、前記第５半導体領域上に形成される第２主電極と接続する第２副電極とを具備することを特徴とする半導体装置。
【００１２】
（請求項２）絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と分離し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１導電形の第５半導体領域と、最外周に配置された前記第２半導体領域と対向して前記第３半導体領域の表面層に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第５半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域上に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極と、前記第５半導体領域上に形成される第２主電極と接続する第２副電極とを具備する構成とする。
【００１３】
また、前記第２副主電極と接続し、前記第５半導体領域の表面層に形成される第２導電形の第７半導体領域を有するとよい。
また、前記第５半導体領域上に絶縁膜を介して前記第１副主電極と前記第２副主電極が対向して形成されるとよい。
また、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と接続し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第８半導体領域と、最外周に配置された前記第２半導体領域の表面層に形成された第４半導体領域と前記第８半導体領域との間に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第８半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第８半導体領域を、互いの半導体領域の表面層に交互に形成される第１導電形の第９半導体領域と第２導電形の第１０半導体領域とで構成し、最上段に形成される第９半導体領域上に形成され、前記第２主電極と接続する第２副電極を有する構成とする。
【００１４】
また、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と分離し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第８半導体領域と、最外周に配置された前記第２半導体領域に対向して前記第３半導体領域の表面層に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域ぼ前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第８半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域上に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第８半導体領域を、互いの半導体領域の表面層に交互に形成される第１導電形の第９半導体領域と第２導電形の第１０半導体領域とで構成し、露出した第９半導体領域上に形成され、前記第２主電極と接続する第２副電極を有する構成とする。
【００１５】
また、前記第９半導体領域上に絶縁膜を介して前記第１主電極と前記第２副電極が対向して形成されるとよい。
また、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と接続し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１１半導体領域と、最外周に配置された前記第２半導体領域の表面層に形成される第４半導体領域と前記１１半導体領域との間に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第１１半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第１１半導体領域を、前記第３半導体領域の長手方向に、互いに接して交互に形成される第１導電形の第１２半導体領域と第２導電形の第１３半導体領域とから形成し、前記第１２半導体領域上に形成され、前記第２主電極と接続する第２副電極を有する構成とする。
【００１６】
また、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と分離し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１１半導体領域と、最外周に配置される前記第２半導体領域に対向して前記第３半導体領域の表面層に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主電極と、前記１１半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第１１半導体領域を、前記第３半導体領域の長手方向に、互いに接して交互に形成される第１導電形の第１２半導体領域と第２導電形の第１３半導体領域とから形成し、前記第１２半導体領域上に形成され、前記第２主電極と接続する第２副電極を有する構成とする。
【００１７】
また、前記第１１半導体領域上に絶縁膜を介して前記第１主電極と前記第２副電極が対向して形成されるとよい。
また、縦型の絶縁ゲート半導体素子の最外周に耐圧構造を有する半導体装置において、前記耐圧構造をダブルリサーフによって構成し、該耐圧構造内に横型の絶縁ゲート素子を形成するとよい。
【００１８】
また、前記横型の絶縁ゲート素子を前記縦型の絶縁ゲート素子と並列に接続するとよい。
【００１９】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の構成図で、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。要部平面図は、図１（ｂ）の最上層から半導体基板面までの層が分かるように描いた。また、図８と同一箇所には同一の符号を記した。
【００２０】
縦型半導体装置は、耐圧クラス６００ＶのＩＧＢＴで耐圧構造がダブルリサーフであり、この耐圧構造に、ＭＯＳＦＥＴを形成した場合である。また、この半導体装置は、半導体チップの大きさが２．５ｍｍ□で電流容量は５Ａの場合である。厚さが５００μｍ、比抵抗約６０Ωｃｍのｎ形の半導体基板１００を用いた。半導体基板１００の一方の主面の表面層に、複数個のｐ形のウエル領域２を形成し、このウエル領域２の表面層にｎ形のエミッタ領域５を形成する。エミッタ領域５と半導体基板１００（ドリフト層１）に挟まれたウエル領域２上に絶縁膜６（ゲート絶縁膜）を介してゲート電極８を形成する。エミッタ領域５とウエル領域２に接するようにエミッタ電極１１を形成する。
【００２１】
基板裏面には後述するようにバッファ層１３、コレクタ層１４、コレクタ電極１５を形成して、ＩＧＢＴセル部を構成する。尚、活性領域２０２内に形成する縦型半導体装置セルは、プレーナゲート構造のＩＧＢＴセルに限るものではない。例えば、ウエル領域２内にトレンチを形成し、トレンチ内に絶縁膜を介してゲート電極を形成したトレンチゲート構造のＩＧＢＴセルでもよい。また基板裏面の構造を変更して縦型のＭＯＳＦＥＴセルを構成してもよい。また、図中の９は導電膜であり、削除しても構わない。
【００２２】
つぎに、耐圧構造について説明する。耐圧構造２０１は、半導体基板１００の外周部にｐ形の第１領域を形成し、第１領域の表面層にｎ形の第２領域４を形成し、ダブルリサーフを構成する。図１は、活性領域２０２の最外側のウエル領域２と第１領域３が接している場合を示したものである。
第１領域３内の第２領域とは離れた位置にｎ形のエミッタ領域５１を形成し、第２領域４とエミッタ領域５１とに挟まれた第１領域３上に絶縁膜（ゲート絶縁膜）を介してゲート電極８１を形成する。エミッタ領域５１並びにゲート電極８１は縦型のＩＧＢＴセルのエミッタ領域５並びにゲート電極８にそれぞれ接続される。図１に示すように、第１領域３がウエル領域２と接している場合、エミッタ領域５１を第１領域内の活性領域２０２寄りに設けると、共通のエミッタ電極１１で一括して配線することができる。また、ゲート電極８とゲート電極８１との接続も容易である。
【００２３】
第２領域４の外周部に補助コレクタ１２を形成し、エミッタ電極１１と補助コレクタ電極１２は第２領域上に形成した絶縁膜１０を介して対向して張り出して形成される。
第１領域３とウエル領域２は通常は、不純物濃度および拡散深さが異なるが、同一条件で形成しても構わない。
【００２４】
前記のダブルリサーフを形成するためのイオン種と注入量（ドーズ量）を説明する。第１領域は、イオン種はボロンで、注入量は約６．０×１０１２ｃｍ−２である。第２領域は、イオン種はリンで、注入量は約４．８×１０１２ｃｍ−２である。耐圧構造の幅は約１００μｍである。深さ方向の拡散プロファイルは図２に示す。
【００２５】
このような諸元のダブルリサーフにすると、耐圧構造内に形成したＭＯＳＦＥＴのドリフト領域の抵抗率は約０．２Ωｃｍ２ （不純物濃度は約２．０×１０１６ｃｍ−３）と極めて小さな値となる。この値は、通常の６００ＶＭＯＳＦＥＴのドリフト領域の抵抗率６０Ωｃｍ（不純物濃度は約７．８×１０１３ｃｍ−３）の約１／３００となる。
【００２６】
前記の５００μｍ厚さの半導体基板１００を１００μｍ厚程度まで研削した後、半導体基板１００の他方の主面（研削した面）の表面層にｎ形のバッファ層１３を形成し、このバッファ層１３の表面層にコレクタ層１４を形成し、このコレクタ層１４上にコレクタ電極１５を形成する。
前記のようにして形成した半導体チップ２００の裏面側のコレクタ電極１５を図示しない回路パターン付き絶縁基板にはんだで固着し、このコレクタ電極１５が固着された回路パターンと補助コレクタ電極１２をアルミニウムワイヤでボンディング接続する。また、表面電極パッド（エミッタ電極パッドやゲート電極パッド）と図示しない外部導出端子をアルミニウムワイヤでボンディング接続する。
【００２７】
図１（ｂ）に点線で囲んで示すように、耐圧構造内に横型のＭＯＳＦＥＴを形成することで、ＩＧＢＴのオン時に、主電流がＩＧＢＴセル部（活性領域）以外にこの横型のＭＯＳＦＥＴを介しても流れるために、主電流通電面積を増大できて、オン電圧を低減することができる。
また、ＩＧＢＴでは０．６Ｖのえん層電圧（しきい値電圧）を超えるまでは、主電流が殆ど流れないが、この半導体装置では、横型のＭＯＳＦＥＴを介して０Ｖから主電流が流れるために、通常のＩＧＢＴに比べてオン特性が向上する。
【００２８】
また、主電流が増大し、ＩＧＢＴのオン電圧が大きくなると、コレクタ層１４、バッファ層１３、ドリフト層１、第１領域３、第２領域４で構成されるｐｎｐｎのサイリスタ部（図１（ｂ）に一点鎖線で示す）にも主電流が伝導度変調状態して流れるようになり、さらにオン電圧は低下する。
以上説明した実施例では、絶縁ゲート構造を有する縦型半導体装置の活性領域の外周に形成される耐圧構造に横型の絶縁ゲート構造を有する素子を形成し、両者のゲート端子同士を接続し、エミッタ端子同士、コレクタ端子同士をそれぞれ接続している。かかる構成により主電流通電領域を増大し、オン電圧の低減を図っている。
【００２９】
上記の構成の他に、各端子同士を接続するのではなく個別に引き出してもよい。各素子のゲートしきい値電圧が異なる場合など、各素子にそれぞれ異なる電圧の供給が可能となる。
また、各素子へのゲート信号を同相とすれば、上述のようにオン電圧を低減することができるし、個々にゲート信号を供給すれば両者を独立して駆動することもできる。
【００３０】
図３は、この発明の第２実施例の半導体装置の構成図で、同図（ａ）は要部断面図、同図（ｂ）は要部平面図である。要部平面図は、最上層から半導体基板面までの層が分かるように描いた。
図１との違いは、エミッタ領域５から補助コレクタ電極１２方向が長手となるように、ｎ形領域２１とｐ形領域２２をそれぞれ形成し、第２領域４に相当する箇所を領域２１、２２が互いに交互に接するように配置された点である。補助コレクタ電極１２とｎ形領域２１はコンタクトホール２３で接続する。このｎ形領域２１とｐ形領域２２で構成される領域は、ストライプ状に配置されているのであるが、半導体チップの外周に沿ってリング状をしている第１領域３の表面層に形成され、第１領域３の長手方向に交互に接してリング状に配置される。
【００３１】
各領域２１、２２の不純物濃度を最適化することで、図１よりさらにオン電圧を低減できる。
尚、図３では第１領域３とウエル領域２が接しているが、それぞれを分離していても構わない。
図４は、この発明の第３実施例の半導体装置の要部断面図である。平面図は図１（ａ）の要部平面図と同じである。
【００３２】
図１との違いは、第１領域３内の第２領域４に相当する箇所にｎ形領域３１とｐ形領域３２を交互に形成した点である。補助コレクタ電極１２とｎ形領域３１はコンタクトホール３３で接続する。
各領域３１、３２の不純物濃度を最適化することで、図１よりさらにオン電圧を低減できる。尚、図４では第１領域３とウエル領域２が接しているが、それぞれを分離していても構わない。
【００３３】
また、前記の図３と図４は、図１の第２領域４に相当する箇所に、超接合構造（ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ構造）と言われる構造を適用したものである。図５は、この発明の第４実施例の半導体装置の要部断面図である。図１との違いは、第２領域の表面層にｐ形の補助コレクタ領域４１を形成して、横型のＩＧＢＴとした点である。横型のＭＯＳＦＥＴを横型のＩＧＢＴとすることで、オン状態において、補助コレクタ電極１２からホールの注入が生じ、耐圧構造内に形成する横型素子のオン抵抗を大幅に小さくできる。その結果、図１に比べてオン電圧を小さくできる。尚、図５では第１領域３とウエル領域２が接しているが、それぞれを分離していても構わない。
【００３４】
第１から第４実施例に相当する縦型半導体装置（ＩＧＢＴ）を縦型のＭＯＳＦＥＴとしても構わない。
【００３５】
【発明の効果】
この発明によれば、縦型半導体装置の耐圧構造部に多重リサーフ構造を採用して、この耐圧構造内に横型素子を形成することで、主電流導通領域を拡大し、オン電圧を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は要部平面図
【図２】第１領域と第２領域の拡散プロフィル図
【図３】この発明の第２実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は要部平面図
【図４】この発明の第３実施例の半導体装置の要部断面図
【図５】この発明の第４実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は要部平面図
【図６】半導体装置の要部平面図
【図７】耐圧構造としてフィールドリミティングリングを適用した縦型のＩＧＢＴの要部断図である。
【図８】耐圧構造としてダブリリサーフを適用した縦型のＩＧＢＴの要部断面図
【符号の説明】
１ ドリフト層
２ ウエル領域
３ 第１領域
４ 第２領域
５、５１ エミッタ領域
６ 絶縁膜（ゲート絶縁膜を含む）
８、８１ ゲート電極
９、６３ 導電膜
１０ 絶縁膜（層間絶縁膜）
１１ エミッタ電極
１２ 補助コレクタ電極
１３ バッファ層
１４ コレクタ層
１５ コレクタ電極
２１、３１ ｎ形領域
２２、３２ ｐ形領域
２３、３３ コンタクトホール
６１ フィールドリミッティングリング
６２ ストッパ領域
１００ 半導体基板
２００ 半導体チップ
２０１ 耐圧構造
２０２ 活性領域
【発明の属する技術分野】
この発明は、電力変換装置などに搭載される半導体装置に関する。
【０００２】
【従来の技術】
電流容量が大きいパワー半導体装置では、半導体基板の表面と裏面に主電極を配置し、主電流を半導体基板に対して縦方向に流す縦型半導体装置が主流である。
図６は、半導体装置の要部平面図である。この半導体チップ２００はＩＧＢＴチップであり、チップ周辺部には耐圧構造２０１、その内側には活性領域２０２が形成される。この活性領域２０２には、エミッタ電極やゲートパッドなどが形成される。
【０００３】
縦型半導体装置では、半導体装置の阻止耐圧を確保するために、主電流が流れる活性領域の周囲に耐圧構造あお配置している。この耐圧構造は、フィールドリミティングリングやフィールドプレートなどが代表的であり、半導体基板の表面に形成される。
一方、横型半導体装置の耐圧構造は、シングルリサーフおよびダブルリサーフなどの構造が多用されている。
【０００４】
このダブルリサーフにすると、横型半導体装置のドリフト層（ベース層）の濃度設計の自由度を広げることが可能であり、前記のフィールドリミッティングリングやフィールドプレートに比べて、耐圧構造の占める面積を低減できる。
図７は、耐圧構造２０１としてフィールドリミティングリングを適用した縦型のＩＧＢＴで、図６のＸ−Ｘ線で切断した要部断面図である。
【０００５】
図中の１はｎ形のドリフト層、２はｐ形のウエル領域、５はｎ形のエミッタ領域、６は絶縁膜（ゲート電極下はゲート絶縁膜）、８はゲート電極、１０は絶縁膜、１１はエミッタ電極、１３はｎ形のバッファ層、１４はｐ形のコレクタ層、１５はコレクタ電極、６１はフローティングリング、６２はｐ形もしくはｎ形のストッパ領域、９、６３は導電膜である。便宜的に最外周に配置されるウエル領域２の中央部より外側を耐圧構造２０１と内側を活性領域３０２とする。
【０００６】
図８は、縦型ＩＧＢＴの耐圧構造２０１として、横型半導体装置に多用されているリサーフ構造を適用したものである。ここではダブルリサーフ構造を例として挙げた。耐圧構造２０１としてダブルリサーフ構造を採用すると、フィールドリミティング構造に比べて、製造プロセスにおいて、イオン注入時の濃度の制御が必要となるものの、耐圧構造に要する面積を縮小することができる。
【０００７】
図８において、図７と同じ構成については同じ符号を付して説明は省略する。３は第１領域、１０は絶縁膜である。
図７、図８の耐圧構造は、半導体装置がオフ状態のときに、活性領域を構成するウエル領域２から広がる空乏層を、半導体チップ２００の外周方向へ（活性領域２０２から遠ざける方向）延ばすことで、ウエル領域２の近傍で電界集中を緩和する。
【０００８】
【発明が解決しようとする課題】
しかし、耐圧構造２０１が占める領域（耐圧構造領域）は、半導体装置がオフ状態の場合には、阻止耐圧を確保するために有効な領域であるが、半導体装置がオン状態の場合は、この耐圧構造領域には主電流が流れないために、無用な領域となる。
【０００９】
このため、電流容量が小さい（半導体チップが小さい）縦型半導体装置ほど、素子面積（活性領域の面積＋耐圧構造領域の面積でほぼ半導体チップ２００の面積となる）に占める耐圧構造領域の面積の割合が大きくなり、その結果、活性領域の面積の割合は小さくなる。そのため、主電流通電領域の面積が減少して、オン電圧は大きくなる。
【００１０】
この発明の目的は、前記の課題を解決して、主電流通電領域を増大し、オン電圧の低減を図ることができる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と接続し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１導電形の第５半導体領域と、前記最外周に配置された第２半導体領域の表面層に形成される第４半導体領域と前記第５半導体領域との間に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と前記第５半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域上に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極と、前記第５半導体領域上に形成される第２主電極と接続する第２副電極とを具備することを特徴とする半導体装置。
【００１２】
（請求項２）絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と分離し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１導電形の第５半導体領域と、最外周に配置された前記第２半導体領域と対向して前記第３半導体領域の表面層に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第５半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域上に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極と、前記第５半導体領域上に形成される第２主電極と接続する第２副電極とを具備する構成とする。
【００１３】
また、前記第２副主電極と接続し、前記第５半導体領域の表面層に形成される第２導電形の第７半導体領域を有するとよい。
また、前記第５半導体領域上に絶縁膜を介して前記第１副主電極と前記第２副主電極が対向して形成されるとよい。
また、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と接続し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第８半導体領域と、最外周に配置された前記第２半導体領域の表面層に形成された第４半導体領域と前記第８半導体領域との間に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第８半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第８半導体領域を、互いの半導体領域の表面層に交互に形成される第１導電形の第９半導体領域と第２導電形の第１０半導体領域とで構成し、最上段に形成される第９半導体領域上に形成され、前記第２主電極と接続する第２副電極を有する構成とする。
【００１４】
また、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と分離し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第８半導体領域と、最外周に配置された前記第２半導体領域に対向して前記第３半導体領域の表面層に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域ぼ前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第８半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域上に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第８半導体領域を、互いの半導体領域の表面層に交互に形成される第１導電形の第９半導体領域と第２導電形の第１０半導体領域とで構成し、露出した第９半導体領域上に形成され、前記第２主電極と接続する第２副電極を有する構成とする。
【００１５】
また、前記第９半導体領域上に絶縁膜を介して前記第１主電極と前記第２副電極が対向して形成されるとよい。
また、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と接続し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１１半導体領域と、最外周に配置された前記第２半導体領域の表面層に形成される第４半導体領域と前記１１半導体領域との間に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第１１半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第１１半導体領域を、前記第３半導体領域の長手方向に、互いに接して交互に形成される第１導電形の第１２半導体領域と第２導電形の第１３半導体領域とから形成し、前記第１２半導体領域上に形成され、前記第２主電極と接続する第２副電極を有する構成とする。
【００１６】
また、絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と分離し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１１半導体領域と、最外周に配置される前記第２半導体領域に対向して前記第３半導体領域の表面層に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主電極と、前記１１半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第１１半導体領域を、前記第３半導体領域の長手方向に、互いに接して交互に形成される第１導電形の第１２半導体領域と第２導電形の第１３半導体領域とから形成し、前記第１２半導体領域上に形成され、前記第２主電極と接続する第２副電極を有する構成とする。
【００１７】
また、前記第１１半導体領域上に絶縁膜を介して前記第１主電極と前記第２副電極が対向して形成されるとよい。
また、縦型の絶縁ゲート半導体素子の最外周に耐圧構造を有する半導体装置において、前記耐圧構造をダブルリサーフによって構成し、該耐圧構造内に横型の絶縁ゲート素子を形成するとよい。
【００１８】
また、前記横型の絶縁ゲート素子を前記縦型の絶縁ゲート素子と並列に接続するとよい。
【００１９】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の構成図で、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。要部平面図は、図１（ｂ）の最上層から半導体基板面までの層が分かるように描いた。また、図８と同一箇所には同一の符号を記した。
【００２０】
縦型半導体装置は、耐圧クラス６００ＶのＩＧＢＴで耐圧構造がダブルリサーフであり、この耐圧構造に、ＭＯＳＦＥＴを形成した場合である。また、この半導体装置は、半導体チップの大きさが２．５ｍｍ□で電流容量は５Ａの場合である。厚さが５００μｍ、比抵抗約６０Ωｃｍのｎ形の半導体基板１００を用いた。半導体基板１００の一方の主面の表面層に、複数個のｐ形のウエル領域２を形成し、このウエル領域２の表面層にｎ形のエミッタ領域５を形成する。エミッタ領域５と半導体基板１００（ドリフト層１）に挟まれたウエル領域２上に絶縁膜６（ゲート絶縁膜）を介してゲート電極８を形成する。エミッタ領域５とウエル領域２に接するようにエミッタ電極１１を形成する。
【００２１】
基板裏面には後述するようにバッファ層１３、コレクタ層１４、コレクタ電極１５を形成して、ＩＧＢＴセル部を構成する。尚、活性領域２０２内に形成する縦型半導体装置セルは、プレーナゲート構造のＩＧＢＴセルに限るものではない。例えば、ウエル領域２内にトレンチを形成し、トレンチ内に絶縁膜を介してゲート電極を形成したトレンチゲート構造のＩＧＢＴセルでもよい。また基板裏面の構造を変更して縦型のＭＯＳＦＥＴセルを構成してもよい。また、図中の９は導電膜であり、削除しても構わない。
【００２２】
つぎに、耐圧構造について説明する。耐圧構造２０１は、半導体基板１００の外周部にｐ形の第１領域を形成し、第１領域の表面層にｎ形の第２領域４を形成し、ダブルリサーフを構成する。図１は、活性領域２０２の最外側のウエル領域２と第１領域３が接している場合を示したものである。
第１領域３内の第２領域とは離れた位置にｎ形のエミッタ領域５１を形成し、第２領域４とエミッタ領域５１とに挟まれた第１領域３上に絶縁膜（ゲート絶縁膜）を介してゲート電極８１を形成する。エミッタ領域５１並びにゲート電極８１は縦型のＩＧＢＴセルのエミッタ領域５並びにゲート電極８にそれぞれ接続される。図１に示すように、第１領域３がウエル領域２と接している場合、エミッタ領域５１を第１領域内の活性領域２０２寄りに設けると、共通のエミッタ電極１１で一括して配線することができる。また、ゲート電極８とゲート電極８１との接続も容易である。
【００２３】
第２領域４の外周部に補助コレクタ１２を形成し、エミッタ電極１１と補助コレクタ電極１２は第２領域上に形成した絶縁膜１０を介して対向して張り出して形成される。
第１領域３とウエル領域２は通常は、不純物濃度および拡散深さが異なるが、同一条件で形成しても構わない。
【００２４】
前記のダブルリサーフを形成するためのイオン種と注入量（ドーズ量）を説明する。第１領域は、イオン種はボロンで、注入量は約６．０×１０１２ｃｍ−２である。第２領域は、イオン種はリンで、注入量は約４．８×１０１２ｃｍ−２である。耐圧構造の幅は約１００μｍである。深さ方向の拡散プロファイルは図２に示す。
【００２５】
このような諸元のダブルリサーフにすると、耐圧構造内に形成したＭＯＳＦＥＴのドリフト領域の抵抗率は約０．２Ωｃｍ２ （不純物濃度は約２．０×１０１６ｃｍ−３）と極めて小さな値となる。この値は、通常の６００ＶＭＯＳＦＥＴのドリフト領域の抵抗率６０Ωｃｍ（不純物濃度は約７．８×１０１３ｃｍ−３）の約１／３００となる。
【００２６】
前記の５００μｍ厚さの半導体基板１００を１００μｍ厚程度まで研削した後、半導体基板１００の他方の主面（研削した面）の表面層にｎ形のバッファ層１３を形成し、このバッファ層１３の表面層にコレクタ層１４を形成し、このコレクタ層１４上にコレクタ電極１５を形成する。
前記のようにして形成した半導体チップ２００の裏面側のコレクタ電極１５を図示しない回路パターン付き絶縁基板にはんだで固着し、このコレクタ電極１５が固着された回路パターンと補助コレクタ電極１２をアルミニウムワイヤでボンディング接続する。また、表面電極パッド（エミッタ電極パッドやゲート電極パッド）と図示しない外部導出端子をアルミニウムワイヤでボンディング接続する。
【００２７】
図１（ｂ）に点線で囲んで示すように、耐圧構造内に横型のＭＯＳＦＥＴを形成することで、ＩＧＢＴのオン時に、主電流がＩＧＢＴセル部（活性領域）以外にこの横型のＭＯＳＦＥＴを介しても流れるために、主電流通電面積を増大できて、オン電圧を低減することができる。
また、ＩＧＢＴでは０．６Ｖのえん層電圧（しきい値電圧）を超えるまでは、主電流が殆ど流れないが、この半導体装置では、横型のＭＯＳＦＥＴを介して０Ｖから主電流が流れるために、通常のＩＧＢＴに比べてオン特性が向上する。
【００２８】
また、主電流が増大し、ＩＧＢＴのオン電圧が大きくなると、コレクタ層１４、バッファ層１３、ドリフト層１、第１領域３、第２領域４で構成されるｐｎｐｎのサイリスタ部（図１（ｂ）に一点鎖線で示す）にも主電流が伝導度変調状態して流れるようになり、さらにオン電圧は低下する。
以上説明した実施例では、絶縁ゲート構造を有する縦型半導体装置の活性領域の外周に形成される耐圧構造に横型の絶縁ゲート構造を有する素子を形成し、両者のゲート端子同士を接続し、エミッタ端子同士、コレクタ端子同士をそれぞれ接続している。かかる構成により主電流通電領域を増大し、オン電圧の低減を図っている。
【００２９】
上記の構成の他に、各端子同士を接続するのではなく個別に引き出してもよい。各素子のゲートしきい値電圧が異なる場合など、各素子にそれぞれ異なる電圧の供給が可能となる。
また、各素子へのゲート信号を同相とすれば、上述のようにオン電圧を低減することができるし、個々にゲート信号を供給すれば両者を独立して駆動することもできる。
【００３０】
図３は、この発明の第２実施例の半導体装置の構成図で、同図（ａ）は要部断面図、同図（ｂ）は要部平面図である。要部平面図は、最上層から半導体基板面までの層が分かるように描いた。
図１との違いは、エミッタ領域５から補助コレクタ電極１２方向が長手となるように、ｎ形領域２１とｐ形領域２２をそれぞれ形成し、第２領域４に相当する箇所を領域２１、２２が互いに交互に接するように配置された点である。補助コレクタ電極１２とｎ形領域２１はコンタクトホール２３で接続する。このｎ形領域２１とｐ形領域２２で構成される領域は、ストライプ状に配置されているのであるが、半導体チップの外周に沿ってリング状をしている第１領域３の表面層に形成され、第１領域３の長手方向に交互に接してリング状に配置される。
【００３１】
各領域２１、２２の不純物濃度を最適化することで、図１よりさらにオン電圧を低減できる。
尚、図３では第１領域３とウエル領域２が接しているが、それぞれを分離していても構わない。
図４は、この発明の第３実施例の半導体装置の要部断面図である。平面図は図１（ａ）の要部平面図と同じである。
【００３２】
図１との違いは、第１領域３内の第２領域４に相当する箇所にｎ形領域３１とｐ形領域３２を交互に形成した点である。補助コレクタ電極１２とｎ形領域３１はコンタクトホール３３で接続する。
各領域３１、３２の不純物濃度を最適化することで、図１よりさらにオン電圧を低減できる。尚、図４では第１領域３とウエル領域２が接しているが、それぞれを分離していても構わない。
【００３３】
また、前記の図３と図４は、図１の第２領域４に相当する箇所に、超接合構造（ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ構造）と言われる構造を適用したものである。図５は、この発明の第４実施例の半導体装置の要部断面図である。図１との違いは、第２領域の表面層にｐ形の補助コレクタ領域４１を形成して、横型のＩＧＢＴとした点である。横型のＭＯＳＦＥＴを横型のＩＧＢＴとすることで、オン状態において、補助コレクタ電極１２からホールの注入が生じ、耐圧構造内に形成する横型素子のオン抵抗を大幅に小さくできる。その結果、図１に比べてオン電圧を小さくできる。尚、図５では第１領域３とウエル領域２が接しているが、それぞれを分離していても構わない。
【００３４】
第１から第４実施例に相当する縦型半導体装置（ＩＧＢＴ）を縦型のＭＯＳＦＥＴとしても構わない。
【００３５】
【発明の効果】
この発明によれば、縦型半導体装置の耐圧構造部に多重リサーフ構造を採用して、この耐圧構造内に横型素子を形成することで、主電流導通領域を拡大し、オン電圧を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は要部平面図
【図２】第１領域と第２領域の拡散プロフィル図
【図３】この発明の第２実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は要部平面図
【図４】この発明の第３実施例の半導体装置の要部断面図
【図５】この発明の第４実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は要部平面図
【図６】半導体装置の要部平面図
【図７】耐圧構造としてフィールドリミティングリングを適用した縦型のＩＧＢＴの要部断図である。
【図８】耐圧構造としてダブリリサーフを適用した縦型のＩＧＢＴの要部断面図
【符号の説明】
１ ドリフト層
２ ウエル領域
３ 第１領域
４ 第２領域
５、５１ エミッタ領域
６ 絶縁膜（ゲート絶縁膜を含む）
８、８１ ゲート電極
９、６３ 導電膜
１０ 絶縁膜（層間絶縁膜）
１１ エミッタ電極
１２ 補助コレクタ電極
１３ バッファ層
１４ コレクタ層
１５ コレクタ電極
２１、３１ ｎ形領域
２２、３２ ｐ形領域
２３、３３ コンタクトホール
６１ フィールドリミッティングリング
６２ ストッパ領域
１００ 半導体基板
２００ 半導体チップ
２０１ 耐圧構造
２０２ 活性領域
Claims (12)
- 絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と接続し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１導電形の第５半導体領域と、前記最外周に配置された第２半導体領域の表面層に形成される第４半導体領域と前記第５半導体領域との間に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と前記第５半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域上に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極と、前記第５半導体領域上に形成される第２主電極と接続する第２副電極とを具備することを特徴とする半導体装置。
- 絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と分離し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１導電形の第５半導体領域と、最外周に配置された前記第２半導体領域と対向して前記第３半導体領域の表面層に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第５半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域上に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極と、前記第５半導体領域上に形成される第２主電極と接続する第２副電極とを具備することを特徴とする半導体装置。
- 前記第２副主電極と接続し、前記第５半導体領域の表面層に形成される第２導電形の第７半導体領域を有することを特徴とする請求項１または２に記載の半導体装置。
- 前記第５半導体領域上に絶縁膜を介して前記第１副主電極と前記第２副主電極が対向して形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
- 絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と接続し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第８半導体領域と、最外周に配置された前記第２半導体領域の表面層に形成された第４半導体領域と前記第８半導体領域との間に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第８半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第８半導体領域を、互いの半導体領域の表面層に交互に形成される第１導電形の第９半導体領域と第２導電形の第１０半導体領域とで構成し、最上段に形成される第９半導体領域上に形成され、前記第２主電極と接続する第２副電極を有することを特徴とする半導体装置。 - 絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と分離し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第８半導体領域と、最外周に配置された前記第２半導体領域に対向して前記第３半導体領域の表面層に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域ぼ前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第８半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記第６半導体領域上に形成される第１副電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第８半導体領域を、互いの半導体領域の表面層に交互に形成される第１導電形の第９半導体領域と第２導電形の第１０半導体領域とで構成し、露出した第９半導体領域上に形成され、前記第２主電極と接続する第２副電極を有することを特徴とする半導体装置。 - 前記第９半導体領域上に絶縁膜を介して前記第１主電極と前記第２副電極が対向して形成されることを特徴とする請求項５または６に記載の半導体装置。
- 絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と接続し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１１半導体領域と、最外周に配置された前記第２半導体領域の表面層に形成される第４半導体領域と前記１１半導体領域との間に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主ゲート電極と、前記第１１半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第１１半導体領域を、前記第３半導体領域の長手方向に、互いに接して交互に形成される第１導電形の第１２半導体領域と第２導電形の第１３半導体領域とから形成し、前記第１２半導体領域上に形成され、前記第２主電極と接続する第２副電極を有することを特徴とする半導体装置。 - 絶縁ゲート構造を有する縦型の半導体装置において、第１導電形の第１半導体領域と、該第１半導体領域の表面層に複数個形成される第２導電形の第２半導体領域と、最外周に配置された該第２半導体領域と分離し、該第２半導体領域の外側の前記第１半導体領域の表面層に形成される第２導電形の第３半導体領域と、全ての前記第２半導体領域の表面層に形成される第１導電形の第４半導体領域と、前記第３半導体領域の表面層に形成される第１１半導体領域と、最外周に配置される前記第２半導体領域に対向して前記第３半導体領域の表面層に形成される第１導電形の第６半導体領域と、全ての前記第２半導体領域の前記第４半導体領域と前記第１半導体領域に挟まれた領域にゲート絶縁膜を介して形成される主電極と、前記１１半導体領域と前記第６半導体領域に挟まれた領域上にゲート絶縁膜を介して形成される副ゲート電極と、前記第４半導体領域上に形成される第１主電極と、前記縦型の半導体装置の裏面電極としての第２主電極とを具備し、
前記第１１半導体領域を、前記第３半導体領域の長手方向に、互いに接して交互に形成される第１導電形の第１２半導体領域と第２導電形の第１３半導体領域とから形成し、前記第１２半導体領域上に形成され、前記第２主電極と接続する第２副電極を有することを特徴とする半導体装置。 - 前記第１１半導体領域上に絶縁膜を介して前記第１主電極と前記第２副電極が対向して形成されることを特徴とする請求項８または９に記載の半導体装置。
- 縦型の絶縁ゲート半導体素子の最外周に耐圧構造を有する半導体装置において、前記耐圧構造をダブルリサーフによって構成し、該耐圧構造内に横型の絶縁ゲート素子を形成することを特徴とする半導体装置。
- 前記横型の絶縁ゲート素子を前記縦型の絶縁ゲート素子と並列に接続したことを特徴とする半導体装置。
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