JP2020031222A - 半導体装置 - Google Patents

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Abstract

【課題】ＳＪ‐ＭＯＳＦＥＴおよびＩＧＢＴを１つの半導体チップに設ける。加えて、１つの半導体チップにおいて、ＳＪ‐ＭＯＳＦＥＴ部とＩＧＢＴ部との新規な配置構成を提供する。【解決手段】半導体基板と、半導体基板に設けられた２以上の超接合型トランジスタ領域と、半導体基板に垂直な面で切断した断面において、２以上の前記超接合型トランジスタ領域が挟む領域に設けられた１以上のＩＧＢＴ領域とを備える半導体装置を提供する。【選択図】図１

Description

本発明は、半導体装置に関する。
従来、超接合型ＭＯＳＦＥＴを有する半導体チップと、絶縁ゲートバイポーラトランジスタを有する半導体チップとを並列に接続していた（例えば、特許文献１参照）。なお、超接合（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）は、以下においてＳＪと略記する。また、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は、以下においてＩＧＢＴと略記する。また、従来、ｐ＋コレクタ層を有するＳＪ‐ＭＯＳＦＥＴ構造が知られている（例えば、特許文献２参照）。さらに、従来、ＩＧＢＴとＳＪ‐ＭＯＳＦＥＴとを並列接続していた（例えば、特許文献３参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１４−１３０９０９号公報
［特許文献２］ 特開２０１３−１０２１１１号公報
［特許文献３］ 特開２０１２−１４２５３７号公報
しかしながら、特許文献１では、ＳＪ‐ＭＯＳＦＥＴを有する半導体チップとＩＧＢＴを有する半導体チップとを配線により接続してモジュール化する。それゆえ、ＳＪ‐ＭＯＳＦＥＴおよびＩＧＢＴを１つの半導体チップに形成する場合と比較して、モジュールを小型化することができない。また、特許文献２では、ｐ＋コレクタ層を含むＳＪ‐ＭＯＳＦＥＴのセルが平面視上において千鳥格子状またはストライプ状に配置される。つまり、半導体チップにおいてｐ＋コレクタ層を含むＳＪ‐ＭＯＳＦＥＴのセルが、半導体チップ全体に渡って一様に配置される。本明細書においては、ＳＪ‐ＭＯＳＦＥＴおよびＩＧＢＴを有する１つの半導体チップにおいて、ＳＪ‐ＭＯＳＦＥＴとＩＧＢＴとの新規な構成を提供する。
本発明の第１の態様においては、半導体基板と、半導体基板に設けられた２以上の超接合型トランジスタ領域と、半導体基板に垂直な面で切断した断面において、２以上の超接合型トランジスタ領域が挟む領域に設けられた１以上のＩＧＢＴ領域とを備える半導体装置を提供する。
ＩＧＢＴ領域は、超接合型トランジスタ領域が囲む領域に設けられてよい。また、超接合型トランジスタ領域のうち、最も外側の超接合型トランジスタ領域の外側に設けた耐圧構造部を更に備えてよい。
超接合型トランジスタ領域は、第１導電型カラムおよび第２導電型カラムを有し、耐圧構造部は、内周部に設けられる第１耐圧部と外周部に設けられる第２耐圧部とを有し、耐圧構造部の第２耐圧部は、第１導電型領域および第２導電型カラムを有してよい。耐圧構造部の第２耐圧部における第２導電型カラムの端部の深さは、超接合型トランジスタ領域の第２導電型カラムの端部の深さよりも浅くてよい。
ＩＧＢＴ領域の耐圧が、超接合型トランジスタ領域の耐圧より高くてよい。超接合型トランジスタ領域が挟む領域に、２以上のＩＧＢＴ領域を有するＩＧＢＴ部を設けてよい。また、ＩＧＢＴ部の両側に、２以上の超接合型トランジスタ領域を含むＳＪ‐ＭＯＳＦＥＴ部をそれぞれ設けてもよい。
ＩＧＢＴ領域と超接合型トランジスタ領域との境界部におけるドリフト領域に、ライフタイムキラーが注入されていてもよい。これに代えて、ＩＧＢＴ領域は第１導電型のドリフト領域を有し、ＩＧＢＴ領域と超接合型トランジスタ領域との境界部には、ドリフト領域の表面側から裏面側まで第２導電型カラムが設けられてもよい。さらにこれに代えて、ＩＧＢＴ領域と超接合型トランジスタ領域との境界部におけるドリフト領域の半導体基板の表面側に、ダミーのゲート電極を有してもよい。
または、ＩＧＢＴ領域と超接合型トランジスタ領域との境界部には、半導体基板の表面と平行な方向に拡張された第２導電型ウエルが設けられてもよい。これに代えて、超接合型トランジスタ領域は、第１導電型カラムおよび第２導電型カラムを有し、ＩＧＢＴ領域と超接合型トランジスタ領域との境界部において、超接合型トランジスタ領域の第２導電型カラムの端部の深さよりも浅い端部深さの第２導電型カラムを有してもよい。さらにこれに代えて、ＩＧＢＴ領域と超接合型トランジスタ領域との境界部には、２つのゲート電極と、２つのゲート電極の間に設けられた第１導電型領域と、第１導電型領域に接して第１導電型領域の裏面側に、超接合型トランジスタ領域の第２導電型カラムの深さの１／２である第２導電型領域とが設けられてもよい。
半導体装置は、２以上のＩＧＢＴ領域を有するＩＧＢＴ部と２以上の超接合型トランジスタ領域を含むＳＪ‐ＭＯＳＦＥＴ部との境界部は、還流ダイオード部を有してよい。ＳＪ‐ＭＯＳＦＥＴ部に、ライフタイムキラーが注入されていてよい。
ＳＪ‐ＭＯＳＦＥＴ部は、第１導電型カラムおよび第２導電型カラムを有し、ＳＪ‐ＭＯＳＦＥＴ部における第１導電型カラムおよび第２導電型カラムの表面側と、ＳＪ‐ＭＯＳＦＥＴ部におけるフィールドストップ層との少なくともいずれかには、ライフタイムキラーが注入されていてよい。
ＳＪ‐ＭＯＳＦＥＴ部における第１導電型カラムおよび第２導電型カラムの表面側から、ＳＪ‐ＭＯＳＦＥＴ部におけるフィールドストップ層までの全体に渡って、ライフタイムキラーが注入されていてよい。
還流ダイオード部とＳＪ‐ＭＯＳＦＥＴ部との境界には、ライフタイムキラーが注入されていてよい。還流ダイオード部に、ライフタイムキラーが注入されていてよい。還流ダイオード部のドリフト領域におけるアノード側とフィールドストップ層との少なくともいずれかには、ライフタイムキラーが注入されていてよい。
半導体装置は、還流ダイオード部とＳＪ‐ＭＯＳＦＥＴ部とを周期的に設けた繰り返し構造部をさらに備えてよい。繰り返し構造部が、ＩＧＢＴ部を挟んで設けられてよい。
ＩＧＢＴ部と繰り返し構造部との間と、ＩＧＢＴ部におけるフィールドストップ層との少なくともいずれにはライフタイムキラーが注入されていてよい。
ＩＧＢＴ部は、ＩＧＢＴ領域が超接合型トランジスタで構成されたＳＪ‐ＩＧＢＴ部であってよい。
ＳＪ‐ＩＧＢＴ部は、それぞれ１Ｅ１５ｃｍ−３以上１Ｅ１６ｃｍ−３以下の不純物濃度を有する第１導電型カラムおよび第２導電型カラムを有してよい。
ＳＪ‐ＩＧＢＴ部の裏面側に設けられた第２導電型の半導体層と還流ダイオード部およびＳＪ‐ＭＯＳＦＥＴ部の裏面側に設けられた第１導電型の半導体層とのピッチは、ＳＪ‐ＩＧＢＴ部における、第１導電型カラムと第２導電型カラムとのピッチの５倍から１０００倍であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置２００を半導体基板１００の表面から見た平面図である。 半導体装置２００をｘ‐ｚ面に平行に図１のＡ１‐Ａ２で切断した断面図である。 図１の領域Ｂにおいて半導体装置２００の端部をｘ‐ｚ面に平行にＣ１‐Ｃ２で切断した平面図である。 図１の領域Ｂにおいてｘ‐ｙ面に平行に図３のＤ１‐Ｄ２で切断した平面図（ａ）、および、図１の領域Ｂにおいてｘ‐ｙ面に平行に図３のＥ１‐Ｅ２で切断した平面図（ｂ）を示す。 半導体装置３００を半導体基板１００の表面から見た平面図である。 半導体装置４００を半導体基板１００の表面から見た平面図である。 ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第１変形例である。 ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第２変形例である。 ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第３変形例である。 ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第４変形例である。 ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第５変形例である。 ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との間にＦＷＤ部１３を設けた第１の例を示す図である。 ＦＷＤ部１３とＩＧＢＴ部２０とを設けた比較例１である。 ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０とを設けた比較例２である。 図１２〜図１４におけるゲートオフ時の電圧‐電流特性を示すグラフである。 ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との間にＦＷＤ部１３を設けた第２の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第２の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第３の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第４の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第５の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第６の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第７の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第８の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第９の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１０の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１１の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１２の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１３の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１４の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１５の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１６の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１７の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１８の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１９の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の繰り返し構造部１２０を有する第１の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の繰り返し構造部１２０を有する第２の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の繰り返し構造部１２０を有する第３の例を示す図である。 ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の繰り返し構造部１２０を有する第４の例を示す図である。 図１２のＩＧＢＴ部２０に代えて、ＳＪ‐ＩＧＢＴ部２２を設けた例を示す図である。 シミュレーションにおける、電荷不均衡の割合（％）と耐圧（Ｖ）との関係を示す図である。 シミュレーションにおける、ドーピング濃度（ｃｍ−３）と耐圧（Ｖ）との関係を示す図である。 シミュレーションにおける、ゲートオン時の表面１０２からの距離（μｍ）と電界の強さ（Ｖ／ｃｍ）との関係を示す図である。 シミュレーションにおける、ドーピング濃度（ｃｍ−３）とオン電圧（Ｖ）との関係を示す図である。 シミュレーションにおける、オン電圧（Ｖ）と電流密度（Ａ／ｃｍ２）との関係を示す図である。 シミュレーションにおける、時間（μｓ）とコレクタ‐エミッタ間電圧（Ｖ）およびコレクタ電流（Ａ）との関係を示す図である。 図４６の時間０（μｓ）以上１．０（μｓ）以下の部分を拡大した図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
（第１実施形態）
図１は、半導体装置２００を半導体基板１００の表面から見た平面図である。半導体装置２００は、半導体基板１００を備える。半導体基板１００には、ＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０が設けられる。半導体基板１００には、ＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０をｘ‐ｙ平面において囲むように耐圧構造部３０が設けられる。
本明細書において、ｘ方向はｙ方向に垂直な方向である。ｚ方向は、ｘ方向およびｙ方向により規定される平面に垂直な方向である。ｚ方向は、必ずしも重力の方向と平行でなくてよい。半導体基板１００のｘ方向およびｙ方向の長さは、そのｚ方向の長さよりも十分に大きい。本明細書においては便宜的に、半導体基板１００の＋ｚ側の面を表（おもて）面と称し、その反対側の面を裏面と称する。ｘ‐ｙ平面は半導体基板１００の表面および裏面に平行な面である。
本例の半導体装置２００は、それぞれｘ方向よりもｙ方向が長いＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０を有する。つまり、ＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０は、ｙ方向に長いストライプ形状を有する。半導体装置２００は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との間に境界部１２を有する。
半導体装置２００は、ｘ方向の端部にＳＪ‐ＭＯＳＦＥＴ部１０を有する。半導体装置２００はｘ方向に沿って、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との繰り返し構造を有する。また半導体装置２００は、ｘ方向の反対側の端部に、ＳＪ‐ＭＯＳＦＥＴ部１０を有する。つまり、半導体装置２００は、ｘ方向におけるＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０の繰り返し構造において、ｘ方向の両端部にはＳＪ‐ＭＯＳＦＥＴ部１０を有する。
半導体装置２００は、ｘ方向に沿ってＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０とを繰り返し有するので、半導体基板１００の表面に垂直なｘ‐ｚ面で半導体装置２００を切断した断面において、ＳＪ‐ＭＯＳＦＥＴ部１０が挟む領域に、ＩＧＢＴ部２０を有する。なお、ＳＪ‐ＭＯＳＦＥＴ部１０が挟む領域とは、２つのＳＪ‐ＭＯＳＦＥＴ部１０によりｘ方向の両側が挟まれたＩＧＢＴ部２０が設けられる領域を意味する。
ＳＪ‐ＭＯＳＦＥＴ部１０は、１以上の超接合型トランジスタ領域を有する。また、ＩＧＢＴ部２０は、１以上のＩＧＢＴ領域を有する。ただし、ＳＪ‐ＭＯＳＦＥＴ部１０は、超接合型トランジスタ領域のみを有しＩＧＢＴ領域は有しない。また、ＩＧＢＴ部２０は、ＩＧＢＴ領域のみを有し超接合型トランジスタ領域は有しない。
本明細書において、超接合型トランジスタ領域は、超接合型トランジスタを構成する最小単位の領域を意味する。また、ＩＧＢＴ領域は、ＩＧＢＴを構成する最小単位の領域を意味する。ＩＧＢＴ領域の耐圧は、超接合型トランジスタ領域の耐圧より高い。例えば、ＩＧＢＴ領域の耐圧は約７００Ｖであり、超接合型トランジスタ領域の耐圧は約６５０Ｖである。なお、超接合型トランジスタ領域およびＩＧＢＴ領域の詳細な構成については次図の説明において述べる。
本明細書において、２以上の超接合型トランジスタ領域を有する超接合型トランジスタ領域の群をＳＪ‐ＭＯＳＦＥＴ部１０とする。同様に、２以上のＩＧＢＴ領域を有するＩＧＢＴ領域の群をＩＧＢＴ部２０とする。
本例の半導体装置２００は、ｘ方向に沿ってＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０とを繰り返し有するので、超接合型トランジスタ領域とＩＧＢＴ領域とはそれぞれ、半導体基板１００の異なる場所に設けられる。具体的には、１以上のＩＧＢＴ領域は、２以上の超接合型トランジスタ領域が挟む領域に設けられる。また、半導体基板１００のｘ方向の両端部には超接合型トランジスタ領域が設けられる。
半導体装置２００の電源をオンにして、超接合型トランジスタ領域のドレイン‐ソース間電圧（ＶＤＳ）およびＩＧＢＴ領域のコレクタ‐エミッタ間電圧（ＶＣＥ）を徐々に上昇させると、所定の電圧値を境にして、ＩＧＢＴ領域を流れる電流（ＩＣＥ）が超接合型トランジスタ領域を流れる電流（ＩＤＳ）よりも多くなる。超接合型トランジスタ領域およびＩＧＢＴ領域への負荷は、電流（ＩＣＥまたはＩＤＳ）と電圧（ＶＤＳまたはＶＣＥ）との積で決まる。それゆえ、当該所定の電圧値よりも高い電圧をかける場合、超接合型トランジスタ領域の負荷はＩＧＢＴ領域の負荷よりも小さくなる。
半導体装置２００の電源をオフすると超接合型トランジスタ領域およびＩＧＢＴ領域は逆バイアス状態となる。逆バイアス時において、オン状態での負荷が小さい方が破壊耐量は高くなる。所定の電圧値よりも高い電圧をかけたオン状態では、超接合型トランジスタ領域の負荷はＩＧＢＴ領域の負荷よりも小さい。それゆえ、逆バイアス時において、超接合型トランジスタ領域の破壊耐量はＩＧＢＴ領域の破壊耐量よりも高い。
半導体基板１００において、超接合型トランジスタ領域とＩＧＢＴ領域とは電気的に並列に接続されている。超接合型トランジスタ領域は、逆回復時にダイオードとして機能する。超接合型トランジスタ領域が少な過ぎると、半導体装置２００は逆回復時にハードリカバリー特性となる。そこで、ある程度のソフトリカバリー特性を得るべく、一定数の超接合型トランジスタ領域が必要となる。また、超接合型トランジスタ領域の数がＩＧＢＴ領域の数よりも多すぎると、半導体装置２００においてＩＧＢＴの特性が失われる。それゆえ、両者のバランスが求められる。
半導体装置２００は、超接合型トランジスタ領域が挟む領域に、２以上のＩＧＢＴ領域を有するＩＧＢＴ部２０を有する。例えば、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０とにおいて、２つの超接合型トランジスタ領域と２つのＩＧＢＴ領域とをそれぞれ設けてよい。なお、ＩＧＢＴ部２０におけるＩＧＢＴ領域の数とＳＪ‐ＭＯＳＦＥＴ部１０における超接合型トランジスタ領域の数との比は、製品の用途によって異なるが、１：１から３：１となることが好ましい。
本例では、超接合型トランジスタ領域とＩＧＢＴ領域とを１つおきではなく、超接合型トランジスタ領域とＩＧＢＴ領域とを複数個おきに設ける。これにより、両者を１つおきに設ける場合と比較して境界部１２の割合を減らすことができる。
半導体基板１００に超接合型トランジスタ領域とＩＧＢＴ領域とを有する半導体装置２００では、低電圧領域では超接合型トランジスタ領域の出力特性が得られ、かつ、高電圧ではＩＧＢＴ領域の出力特性が得られることが好ましい。しかし、超接合型トランジスタ領域とＩＧＢＴ領域とを１つおきに交互に設ける構成では、超接合型トランジスタ領域とＩＧＢＴ領域とが干渉し合うことにより異常な電圧‐電流特性（つまり、特性のとび）が発生し得る。それゆえ、超接合型トランジスタ領域とＩＧＢＴ領域とを１つおきに交互に設ける構成は望ましくない。本例では、２以上の超接合型トランジスタ領域を有するＳＪ‐ＭＯＳＦＥＴ部１０と２以上のＩＧＢＴ領域を有するＩＧＢＴ部２０とを有するので、超接合型トランジスタ領域とＩＧＢＴ領域とを１つおきに交互に設ける構成と比較して、異常な電圧‐電流特性（特性のとび）を抑えることができる。
図２は、半導体装置２００をｘ‐ｚ面に平行に図１のＡ１‐Ａ２で切断した断面図である。当該断面図における半導体装置２００は、ＳＪ‐ＭＯＳＦＥＴ部１０と、ＩＧＢＴ部２０と、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との間にある境界部１２と、耐圧構造部３０とを有する。なお本例では、第１導電型をｎ型とし、第２導電型をｐ型として記載する。しかし他の例においては、これを反転させて第１導電型をｐ型とし、第２導電型をｎ型としてもよい。特に元素および作成手法を明示しない限り、半導体基板１００のｎ型およびｐ型は、周知の元素および周知の作成手法により形成することができる。
ＳＪ‐ＭＯＳＦＥＴ部１０は、２以上の超接合型トランジスタ領域１４を有する。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０は５つの超接合型トランジスタ領域１４を有する。ただし、図の見やすさを考慮して２つの超接合型トランジスタ領域１４‐１および１４‐２だけに符号を付している。超接合型トランジスタ領域１４は、ｐ型ベース層４２、コンタクト領域４４、ソース領域４５、ゲート電極５０、ゲート絶縁膜５２、および、ｘ方向に隣接するｎ型カラム５４とｐ型カラム５６とを含む。
本例では、ｐ型ベース層４２はｐ−型不純物を有し、コンタクト領域４４はｐ＋型不純物を有し、ソース領域４５はｎ＋型不純物を有する。また、ｘ方向に隣接するｎ型カラム５４はｎ−型不純物を有し、ｐ型カラム５６はｐ−型不純物を有する。
２つの隣接する超接合型トランジスタ領域１４‐１および１４‐２は、１つのｎ型カラム５４または１つのｐ型カラム５６を共有する。本例では、超接合型トランジスタ領域１４‐１と１４‐２とは、１つのｎ型カラム５４を共有する。また、２つの隣接する超接合型トランジスタ領域１４‐１および１４‐２は、１つのゲート電極５０およびゲート絶縁膜５２を共有する。
ＩＧＢＴ部２０は、２以上のＩＧＢＴ領域２４を有する。図２に示す部分においては、ＩＧＢＴ部２０は６つのＩＧＢＴ領域２４を有する。ただし、図の見やすさを考慮して２つのＩＧＢＴ領域２４‐１および２４‐２だけに符号を付している。ＩＧＢＴ領域２４は、ｐ型ベース層４２、コンタクト領域４４、エミッタ領域４６、ゲート電極５０、ゲート絶縁膜５２、および、ｎ型ドリフト層４０を含む。なお、エミッタ領域４６はｎ＋型不純物を有する。
隣接する２つのＩＧＢＴ領域２４‐１および２４‐２はｎ型ドリフト層４０を共有する。また、隣接する２つのＩＧＢＴ領域２４‐１および２４‐２は、１つのゲート電極５０およびゲート絶縁膜５２を共有する。
なお、逆バイアス時において、超接合型トランジスタ領域の耐圧をＩＧＢＴ領域の耐圧よりも低くするには、必要に応じて隣接するＩＧＢＴ領域のゲート電極５０間の間隔を隣接する超接合型トランジスタ領域のゲート電極５０間の間隔より広くすることにより調整できる。また、ＩＧＢＴ領域のｎ型ドリフト層４０の不純物濃度を低くすることでもＩＧＢＴ領域の耐圧を高くすることができる。
（境界部１２）本例の境界部１２のｎ型ドリフト層４０は、半導体装置２００に順電圧を印加してオンさせる場合、ＳＪ‐ＭＯＳＦＥＴ部１０のｎ型カラム５４よりもキャリア量が多く、ＩＧＢＴ部２０のｎ型ドリフト層４０よりもキャリア量が少ない領域である。ＩＧＢＴ領域２４のキャリアは正孔および電子であり、超接合型トランジスタ領域１４のキャリアは電子のみである。それゆえ半導体装置２００を順電圧で動作させる場合、ＩＧＢＴ領域２４のキャリアの量は、超接合型トランジスタ領域１４のキャリア量よりも多い。例えば、ＩＧＢＴ領域２４のキャリア量は、超接合型トランジスタ領域１４のキャリア量よりも一桁多い。
逆バイアス時において、仮に境界部１２が無くＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０とが接合して連続している場合には、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部分のｎ型ドリフト層４０は、キャリア量が急峻に変化する部分となる。この場合、境界部分のｎ型ドリフト層４０には電界が強くかかるので、半導体装置２００はブレークダウンして破壊される可能性がある。
そこで、境界部１２のｎ型ドリフト層４０に、順電圧印加時においてｎ型カラム５４のキャリア量とｎ型ドリフト層４０のキャリア量との中間のキャリア量を有する領域を設ける。本例では、ＩＧＢＴ領域２４と超接合型トランジスタ領域１４との境界部１２におけるドリフト領域としてのｎ型ドリフト層４０に、ライフタイムキラーが注入されている欠陥領域５８を有する。ライフタイムキラーが注入されているとは、製造段階において半導体基板１００の表面側および／または裏面側から電子線、プロトンまたはヘリウムを注入することにより、ｎ型ドリフト層４０に格子欠陥を有する欠陥領域５８が形成されることを意味してよい。
境界部１２は、欠陥領域５８を有するので、半導体装置２００の逆バイアス時に、ｎ型カラム５４とｎ型ドリフト層４０との間におけるキャリア量の変化をなだらかにすることができる。よって、逆バイアス時に境界部１２のｎ型ドリフト層４０での電界集中を防ぎ、半導体装置２００が破壊されることを防ぐことができる。
（表面構造）半導体基板１００の表面側の構造は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０とで同じである。本例のゲート電極５０は、トレンチ型のゲート電極である。ゲート電極５０は、ゲート絶縁膜５２により半導体基板１００から電気的に絶縁される。ｐ型ベース層４２およびコンタクト領域４４は２つのゲート電極５０の間に設けられる。
超接合型トランジスタ領域１４では、コンタクト領域４４とゲート電極５０との間にソース領域４５が設けられる。ＩＧＢＴ領域２４では、コンタクト領域４４とゲート電極５０との間にエミッタ領域４６が設けられる。
絶縁層６０はゲート電極５０よりも表面側に設けられる。表面電極６２は、絶縁層６０よりも表面側に設けられる。表面電極６２は、コンタクト領域４４、ソース領域４５およびエミッタ領域４６のうち、少なくともコンタクト領域４４に接する。
境界部１２の表面側の構造は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０とほぼ同じである。ただし、境界部１２とＩＧＢＴ部２０との間には、エミッタ領域４６を設けない。これにより、境界部１２がＩＧＢＴ領域２４として動作することを防止する。
（裏面構造）ＦＳ層７０は、フィールドストップ（Ｆｉｅｌｄ Ｓｔｏｐ）層である。ＦＳ層７０は、プロトン（Ｈ＋）またはセレン（Ｓｅ）をドーズして熱処理することにより形成されてよい。本例のＦＳ層７０は、ｎ＋領域である。ＦＳ層７０は、半導体装置２００に逆バイアス時に、空乏層がコレクタ層８０に到達するのを防ぐ。なお、ＦＳ層７０には、欠陥領域５８の一部が形成される。
コレクタ層８０は、ＦＳ層７０よりも裏面側に設けられる。つまり、コレクタ層８０は、ＦＳ層７０よりも裏面側に設けられる。コレクタ層８０は、ＩＧＢＴ部２０のコレクタ層として機能する。本例のコレクタ層８０は、ｐ＋型不純物を有する層である。
ドレイン層８２は、ＦＳ層７０よりも裏面側に設けられる。ドレイン層８２は、ＳＪ‐ＭＯＳＦＥＴ部１０のドレイン層として機能する。本例のドレイン層８２は、ｎ＋層である。
（ＳＪ‐ＭＯＳＦＥＴ部１０の動作）ＳＪ‐ＭＯＳＦＥＴ部１０の動作を簡単に説明する。ＳＪ‐ＭＯＳＦＥＴ部１０のゲート電極５０に所定の電圧が印加されると、ゲート絶縁膜５２とｐ型ベース層４２との境界近傍に反転層が形成される。また、半導体装置２００に順電圧が印加されている場合、ソース領域４５には、ドレイン層８２よりも高い所定の電圧が印加される。これにより、コンタクト領域４４、ソース領域４５、ｐ型ベース層４２に形成された反転層、ｎ型カラム５４、ＦＳ層７０およびドレイン層８２を順に通って、電子が表面電極６２から裏面電極９０へ流れる。
（ＩＧＢＴ部２０の動作）ＩＧＢＴ部２０の動作を簡単に説明する。ＩＧＢＴ部２０のゲート電極５０に所定の電圧が印加される場合、ゲート絶縁膜５２とｐ型ベース層４２との境界近傍に反転層が形成される。また、半導体装置２００に順電圧が印加されている場合、エミッタ領域４６には、コレクタ層８０よりも高い所定の電圧が印加される。これにより、エミッタ領域４６からｎ型ドリフト層４０に電子が供給され、コレクタ層８０からｎ型ドリフト層４０に正孔が供給される。これにより、裏面電極９０から表面電極６２へ電流が流れる。
（耐圧構造部３０）半導体装置２００は、超接合型トランジスタ領域１４のうち、最も外側の超接合型トランジスタ領域１４の外側に設けた耐圧構造部３０を備える。耐圧構造部３０は、ｘ‐ｙ平面における内周部に設けられる第１耐圧部３２と、ｘ‐ｙ平面における外周部に設けられる第２耐圧部３４とを有する。第１耐圧部３２は、ガードリング４７を有する。本例のガードリング４７はｐ＋型不純物を有する。ガードリング４７は、ｎ型領域４８の表面側に設けられる。第１耐圧部３２は、絶縁層６０に設けられたスリットまたは穴を通じてガードリング４７に接続するフィールドプレート６４を有する。フィールドプレート６４およびガードリング４７は、ｘ‐ｙ平面においてＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０を囲んでリング状に設けられる。
第１耐圧部３２は、ＳＪ‐ＭＯＳＦＥＴ部１０と同様に、ｎ型カラム５４およびｐ型カラム５６の繰り返し構造を有する。ｎ型カラム５４およびｐ型カラム５６は、ｎ型領域４８の裏面側端部からＦＳ層７０の表面側端部までに渡って存在する。ｎ型カラム５４およびｐ型カラム５６の繰り返し構造により、半導体装置２００の逆バイアス時、ｘ‐ｙ平面方向への空乏層の広がりを防ぐことができる。また、フィールドプレート６４は、半導体基板１００の表面に集まってきた表面電荷を収集するので、表面電荷に起因して半導体装置２００の耐圧が変化することを防ぐことができる。
第２耐圧部３４は、第１導電型領域としてのｎ型領域４８を有する。また第２耐圧部３４は、第２導電型カラムとしてのｐ型領域４９を有する。第２耐圧部３４のｎ型領域４８からＦＳ層７０までの間には、ｎ型ドリフト層４０が存在する。ｐ型領域４９は、ｎ型ドリフト層４０中に間隔を置いて設けられる。ｐ型領域４９の端部の深さは、超接合型トランジスタ領域１４のｐ型カラム５６の端部の深さよりも浅く設けられる。
なお、ｐ型カラム５６の端部の深さとは、ｐ型カラム５６のＦＳ層７０近傍の端部におけるｚ座標を意味する。ｐ型領域４９の端部の深さとは、ｐ型領域４９の裏面側の端部におけるｚ座標を意味する。端部の深さが浅いとは、ＦＳ層７０側に位置する端部のｚ座標を比較した場合に、より半導体基板１００の表面側に位置することを意味する。
第１耐圧部３２におけるｐ型カラム５６のピッチ幅Ｐ１と第２耐圧部３４におけるｐ型領域４９のピッチ幅Ｐ１とは、同じピッチ幅である。当該ピッチ幅Ｐ１は、ＳＪ‐ＭＯＳＦＥＴ部１０におけるｐ型カラム５６のピッチ幅Ｐ２よりも小さい。これにより、耐圧構造部３０のピッチ幅Ｐ１をＳＪ‐ＭＯＳＦＥＴ部１０のピッチ幅Ｐ２と同じにする場合よりも、逆バイアス時において半導体基板１００の端部へ空乏層を広げることができるので、半導体装置２００を高耐圧化することができる。
また、ｐ型領域４９の端部の深さをｐ型カラム５６の端部の深さよりも浅くすることにより、第２耐圧部３４にはｐ型の領域に比べてｎ型の領域が大きくなる。それゆえ、半導体装置２００の逆バイアス時の空乏層が第１耐圧部３２から第２耐圧部３４に広がってきた場合に、当該空乏層にはｎ型ドリフト層４０から電子を主とするキャリアが供給される。これにより、空乏層が半導体基板１００のｘ方向端部に達するのを防ぐことができる。
図３は、図１の領域Ｂにおいて半導体装置２００の端部をｘ‐ｚ面に平行にＣ１‐Ｃ２で切断した平面図である。図３では耐圧構造部３０を特に示す。コンタクト領域４４から半導体基板１００の＋ｘ方向の端部まで、ｘ‐ｙ面に平行に切断する領域をＤ１‐Ｄ２とする。また、ｐ型カラム５６からｐ型領域４９を通り半導体基板１００の＋ｘ方向の端部まで、ｘ‐ｙ面に平行に切断する領域をＥ１‐Ｅ２とする。
図４は、図１の領域Ｂにおいてｘ‐ｙ面に平行に図３のＤ１‐Ｄ２で切断した平面図（ａ）、および、図１の領域Ｂにおいてｘ‐ｙ面に平行に図３のＥ１‐Ｅ２で切断した平面図（ｂ）を示す。平面図（ａ）で示す様に、ガードリング４７はｘ‐ｙ平面においてＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０を囲むリング状に設けられる。なお、平面図（ａ）では平面図（ｂ）との比較のためにｐ型領域４９を点線で示すが、Ｄ１‐Ｄ２断面においてｐ型領域４９は存在しない。平面図（ｂ）で示す様に、ｐ型領域４９は、ｎ型ドリフト層４０中において格子状に間隔を置いて設けられる。
（第２実施形態）
図５は、半導体装置３００を半導体基板１００の表面から見た平面図である。半導体装置３００は、ＳＪ‐ＭＯＳＦＥＴ部１０がＩＧＢＴ部２０を囲むように設けられる点で第１実施形態と異なる。つまり、ＩＧＢＴ領域２４は、超接合型トランジスタ領域１４が囲む領域に設けられている。なお、本明細書において、ＳＪ‐ＭＯＳＦＥＴ部１０がＩＧＢＴ部２０を囲むとは、ＳＪ‐ＭＯＳＦＥＴ部１０がｘ‐ｙ平面におけるＩＧＢＴ部２０の四方全てまたは全ての周囲を囲むことを意味する。その他の点は、第１実施形態と同じである。
本例の半導体装置３００は、ｘ‐ｙ平面において矩形のＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０を有する。なお、半導体基板１００のｘ‐ｙ平面の形に応じて、ＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０は長方形としてよく、正方形としてもよい。
半導体装置３００は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との間に境界部１２を有する。境界部１２は、第１実施形態と同じ欠陥領域５８であってよい。これにより、逆バイアス時に、ｎ型カラム５４とｎ型ドリフト層４０との間におけるキャリア量の変化をなだらかにすることができる。よって、境界部１２のｎ型ドリフト層４０での電界集中を防ぐことができる。
半導体装置３００は、第１実施形態と同様に、ＳＪ‐ＭＯＳＦＥＴ部１０に設けられた超接合型トランジスタ領域１４のうち、最も外側の超接合型トランジスタ領域１４の外側に設けた耐圧構造部３０を備える。耐圧構造部３０は逆バイアス時における半導体基板１００の端部への空乏層の広がりを抑えるので、半導体装置３００を高耐圧化することができる。
（第３実施形態）
図６は、半導体装置４００を半導体基板１００の表面から見た平面図である。半導体装置４００は、ＳＪ‐ＭＯＳＦＥＴ部１０が複数のＩＧＢＴ部２０を囲むように設けられる点で第１および第２実施形態と異なる。その他の点は、第１および第２実施形態と同じである。
本例にいて複数の格子状に設けられたＩＧＢＴ部２０は、ＳＪ‐ＭＯＳＦＥＴ部１０に囲まれる。つまり、ＩＧＢＴ部２０のｘ方向およびｙ方向の両側に、２以上の超接合型トランジスタ領域を含むＳＪ‐ＭＯＳＦＥＴ部１０がそれぞれ設けられる。なお、図では４つのみのＩＧＢＴ部２０を示すが、ＩＧＢＴ部２０の数は４よりも多い数であってよい。つまり、２以上のＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０の組がｘ方向およびｙ方向に交互に設けられてよい。
本例の半導体装置４００は、ｘ‐ｙ平面において矩形のＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０を有する。なお、半導体基板１００のｘ‐ｙ平面の形に応じて、ＳＪ‐ＭＯＳＦＥＴ部１０およびＩＧＢＴ部２０は長方形としてよく、正方形としてもよい。
半導体装置４００は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との間に境界部１２を有する。境界部１２は、第１実施形態と同じ欠陥領域５８であってよい。これにより、逆バイアス時に、ｎ型カラム５４とｎ型ドリフト層４０との間におけるキャリア量の変化をなだらかにすることができる。よって、境界部１２のｎ型ドリフト層４０での電界集中を防ぐことができる。
半導体装置４００は、第１実施形態と同様に、ＳＪ‐ＭＯＳＦＥＴ部１０に設けられた超接合型トランジスタ領域１４のうち、最も外側の超接合型トランジスタ領域１４の外側に設けた耐圧構造部３０を備える。耐圧構造部３０は逆バイアス時における半導体基板１００の端部への空乏層の広がりを抑えるので、半導体装置４００を高耐圧化することができる。
（第１変形例）
図７は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第１変形例である。本例の境界部１２の構成は、第１から第３実施形態に適用することができる。本例において、ＩＧＢＴ領域２４と超接合型トランジスタ領域１４との境界部１２には、ドリフト領域としてのｎ型ドリフト層４０の表面側から裏面側まで第２導電型カラムが設けられる。当該第２導電型カラムは、ＳＪ‐ＭＯＳＦＥＴ部１０のｐ型カラム５６と同じであってよい。また、コレクタ層８０は、境界部１２のｐ型カラム５６の裏面側にも設けられる。
本例では、順電圧印加時に境界部１２のｐ型カラム５６は、超接合型トランジスタ領域１４としてもＩＧＢＴ領域２４としても機能しない。それゆえ、電子はｐ型カラム５６に入らない。しかし、コレクタ層８０は境界部１２のｐ型カラム５６の裏面側にも設けられるので、正孔はｐ型カラム５６に入る可能性がある。これにより、ＩＧＢＴ領域２４のｎ型ドリフト層４０のキャリア量、境界部１２のｐ型カラム５６のキャリア量、および、超接合型トランジスタ領域１４のｎ型カラム５４のキャリア量の順に、キャリア量を少なくすることができる。したがって、ｎ型カラム５４とｎ型ドリフト層４０との間におけるキャリア量の変化をなだらかにすることができる。よって、境界部１２での電界集中を防ぐことができる。
（第２変形例）
図８は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第２変形例である。本例の境界部１２の構成も、第１から第３実施形態に適用することができる。本例において、ＩＧＢＴ領域２４と超接合型トランジスタ領域１４との境界部１２におけるドリフト領域としてのｎ型ドリフト層４０の半導体基板１００の表面側に、ダミーのゲート電極５１が設けられる。また、コレクタ層８０とドレイン層８２との境界が、境界部１２におけるダミーのゲート電極５１の裏面側に設けられる。
ダミーのゲート電極５１とは、超接合型トランジスタ領域１４およびＩＧＢＴ領域２４のゲート電極５０と同じ構造であるが、トランジスタとして機能しないダミーのゲート電極５１である。本例では、境界部１２におけるダミーのゲート電極５１のｘ方向近傍には、コンタクト領域４４、ソース領域４５またはエミッタ領域４６は設けられない。これにより、順電圧印加時に電子は境界部１２のゲート近傍からドレイン層８２に入らない。
境界部１２に最も近いＩＧＢＴ領域２４では、順電圧印加時に正孔がコレクタ層８０からエミッタ領域４６に入る。特に、順電圧印加時には、コレクタ層８０とドレイン層８２との境界付近のコレクタ層８０から、境界部１２に最も近いＩＧＢＴ領域２４のエミッタ領域４６に正孔が入る。これにより、ＩＧＢＴ領域２４のｎ型ドリフト層４０のキャリア量、境界部１２のｎ型ドリフト層４０のキャリア量、および、超接合型トランジスタ領域１４のｎ型カラム５４のキャリア量の順に、キャリア量を少なくすることができる。これにより、ｎ型カラム５４とｎ型ドリフト層４０との間におけるキャリア量の変化をなだらかにすることができる。よって、境界部１２での電界集中を防ぐことができる。
（第３変形例）
図９は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第３変形例である。本例の境界部１２の構成は、第１から第３実施形態に適用することができる。本例において、ＩＧＢＴ領域２４と超接合型トランジスタ領域１４との境界部１２には、半導体基板１００の表面と平行な方向に拡張された第２導電型ウエルとしての拡張ｐ型ウエル１０４が設けられる。
本例では、コレクタ層８０とドレイン層８２との境界が、境界部１２とＳＪ‐ＭＯＳＦＥＴ部１０との境界の裏面側に設けられる。また、境界部１２とＩＧＢＴ部２０との境界における境界部１２の側には、エミッタ領域４６を設けない。
順方向電圧印加時において、境界部１２の裏面側におけるコレクタ層８０から拡張ｐ型ウエル１０４の方向にむかって、正孔がｎ型ドリフト層４０に入る。これにより当該構成によっても、第２変形例と同様にｎ型カラム５４とｎ型ドリフト層４０との間におけるキャリア量の変化をなだらかにすることができる。よって、境界部１２での電界集中を防ぐことができる。
（第４変形例）
図１０は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第４変形例である。本例の境界部１２の構成は、第１から第３実施形態に適用することができる。本例において、ＩＧＢＴ領域２４と超接合型トランジスタ領域１４との境界部１２には、超接合型トランジスタ領域１４の第２導電型カラムの端部の深さよりも浅い端部深さの第２導電型カラムを有する。なお、本例の境界部１２は、図２および図３の例で記載したｎ型領域４８およびｐ型領域４９を有する。本例では、コレクタ層８０とドレイン層８２との境界が、境界部１２とＩＧＢＴ部２０との境界の裏面側に設けられる。
順方向電圧印加時において、境界部１２におけるｎ型領域４８からドレイン層８２の方向にむかって、電子がｎ型ドリフト層４０に入る。これにより当該構成によっても、第２変形例と同様にｎ型カラム５４とｎ型ドリフト層４０との間におけるキャリア量の変化をなだらかにすることができる。よって、境界部１２での電界集中を防ぐことができる。
（第５変形例）
図１１は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との境界部１２の第５変形例である。本例の境界部１２の構成は、第１から第３実施形態に適用することができる。本例において、ＩＧＢＴ領域２４と超接合型トランジスタ領域１４との境界部１２には、超接合型トランジスタ領域１４の第２導電型カラムであるｐ型カラム５６の端部の深さよりも１／２程度浅い端部深さを有する第２導電型領域としてのｐ型領域５９を設ける。なお、境界部１２の隣り合うゲート電極５０の間には、表面側にコンタクト領域４４を設けて、裏面側に第１導電型領域としてのｎ型領域４８を設ける。ｐ型領域５９は、ｎ型領域４８の裏面側においてｎ型領域４８に接して設けられてよい。コンタクト領域４４と隣り合う２つのゲート電極５０との間の表面側には、ソース領域４５を設ける。ただし、境界部１２とＩＧＢＴ部２０との境界、および、境界部１２とＳＪ‐ＭＯＳＦＥＴ部１０との境界には、ソース領域４５またはエミッタ領域４６は設けない。また、コレクタ層８０とドレイン層８２との境界が、境界部１２とＩＧＢＴ部２０との境界に設けられても、境界部１２とＳＪ‐ＭＯＳＦＥＴ部１０との境界に設けられてもよい。
順方向電圧印加時において、境界部１２におけるｎ型領域４８からドレイン層８２の方向にむかって、電子がｎ型ドリフト層４０に入る。これにより当該構成によっても、第２変形例と同様にｎ型カラム５４とｎ型ドリフト層４０との間におけるキャリア量の変化をなだらかにすることができる。よって、境界部１２での電界集中を防ぐことができる。
図１２は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との間にＦＷＤ部１３を設けた第１の例を示す図である。本例の半導体装置は、ＩＧＢＴ部２０とＳＪ‐ＭＯＳＦＥＴ部１０との境界部に、ＦＷＤ部１３を有する。ｎ＋型のドレイン層８２は、ＳＪ‐ＭＯＳＦＥＴ部１０からＦＷＤ部１３とＩＧＢＴ部２０との間まで設けられている。ｐ型ベース層４２と、ｎ型ドリフト層４０、ＦＳ層７０およびコレクタ層８０とが、ｐｎ接合を構成する。本例の半導体装置は、低電流時にはＳＪ‐ＭＯＳＦＥＴ部１０を利用した低Ｖｏｎ特性を得ることができる。また、高電流時にはＩＧＢＴ部２０を利用した大電流特性を得ることができる。さらに、ＳＪ‐ＭＯＳＦＥＴ部１０、ＩＧＢＴ部２０およびＦＷＤ部１３を１つの半導体チップに集積することで、半導体モジュールを小型化することができる。
図１３は、ＦＷＤ部１３とＩＧＢＴ部２０とを設けた比較例１である。比較例１の半導体装置は、ＳＪ‐ＭＯＳＦＥＴ部１０を有さない例である。図１４は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０とを設けた比較例２である。比較例２の半導体装置は、ＩＧＢＴ部２０を有さない例である。
図１５は、図１２〜図１４におけるゲートオフ時の電圧‐電流特性を示すグラフである。横軸は、時間（ｓｅｃ）である。縦軸の左側は、表面電極６２と裏面電極９０との間に流れる電流（Ａ）である。縦軸の右側は、表面電極６２と裏面電極９０との間の電圧（Ｖ）である。
図１５において、第１の例は図１２の例を示し、比較例１は図１３の例を示し、比較例２は図１４の例を示す。図１５から明らかなように、２．０Ｅ−０７（ｓｅｃ）頃にゲートオフされ、それぞれの半導体装置を流れる電流が減少し始める。なお、Ｅは１０の冪を表す。Ｅ−０７は１０のマイナス７乗を意味する。図１５における電流（Ａ）の値から明らかなように、第１の例は、比較例１よりも逆回復電流（Ｉｒｐ）が少なくなった。つまり、第１の例は、比較例１よりも良好なソフトリカバリー特性を得ることができた。また、図１５における電圧（Ｖ）の値から明らかなように、第１の例は、比較例１および比較例２よりもサージ電圧を小さくすることができた。このように、図１２の第１の例では、ソフトリカバリー特性および低サージ電圧特性を得ることができる。
図１６は、ＳＪ‐ＭＯＳＦＥＴ部１０とＩＧＢＴ部２０との間にＦＷＤ部１３を設けた第２の例を示す図である。本例の半導体装置は、ＩＧＢＴ部２０が、ＳＪ構造を有する。係る点において図１２の例と異なる。他の点は、図１２の例と同じである。本例の半導体装置も、図１２の例と同様の効果を有する。
図１２および図１６の例は、半導体装置２００または半導体装置３００に適用することができる。この場合に、ｐ＋型のコレクタ層８０とｎ＋型のドレイン層８２とのピッチは、２００μｍ以上であってよい。また、ｐ＋型のコレクタ層８０とｎ＋型のドレイン層８２とのピッチは、ＳＪ‐ＭＯＳＦＥＴ部１０におけるｎ型カラム５４とｐ型カラム５６とのピッチの５〜１，０００倍であってよい。
図１７〜図３５は、ＩＧＢＴ部２０を省略して、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の構成例を示す。なお、ＩＧＢＴ部２０とＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３とを組み合わせた例は、図３６〜図３９に示す。
図１７〜図３５の例は、ＳＪ‐ＭＯＳＦＥＴ部１０と、ＦＷＤ部１３と、ＳＪ‐ＭＯＳＦＥＴ部１０とＦＷＤ部１３との境界とのうち、少なくとも１以上にライフタイムキラーを注入することにより欠陥領域１１０を形成した例である。
図１７は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１の例を示す図である。本例のＳＪ‐ＭＯＳＦＥＴ部１０におけるＦＳ層７０には、ライフタイムキラーを注入することにより欠陥領域１１０が形成されている。これにより、ライフタイムキラーを注入しない場合と比較して、ＳＪ‐ＭＯＳＦＥＴ部１０のソフトリカバリー特性を向上させることができる。
なお、本例では、ＦＷＤ部１３のＦＳ層７０にもライフタイムキラーを注入することにより欠陥領域１１０が形成されている。これにより、ライフタイムキラーを注入しない場合と比較して、ＦＷＤ部１３のソフトリカバリー特性を向上させることができる。なお、欠陥領域５８と同様に、欠陥領域１１０が形成されている位置を複数の×により示す。本例では、ＦＳ層７０の裏面側における所定の深さ位置において、ＦＳ層７０の層内全体に欠陥領域が設けられている。他の図面においても、層または領域において紙面垂直方向に一様に欠陥領域１１０が形成されていることを複数の×により示す。
図１８は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第２の例を示す図である。本例では、ＦＷＤ部１３のＦＳ層７０に欠陥領域１１０が形成されていない。係る点で、図１７の例と異なる。
図１９は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第３の例を示す図である。本例のＳＪ‐ＭＯＳＦＥＴ部１０において、ｎ型カラム５４およびｐ型カラム５６の表面側と、ＦＳ層７０との両方に、ライフタイムキラーを注入することにより欠陥領域１１０が形成されている。これにより、図１７の例と比較して、ＳＪ‐ＭＯＳＦＥＴ部１０のソフトリカバリー特性をさらに向上させることができる。
また、本例では、ＦＷＤ部１３のドリフト領域におけるアノード側とＦＳ層７０との両方に、ライフタイムキラーを注入ることにより欠陥領域１１０が形成されている。なお、ＦＷＤ部１３のドリフト領域におけるアノード側とは、ＦＷＤ部１３のｎ型ドリフト層４０において、ｎ型ドリフト層４０とｐ型ベース層４２との境界近傍を指す。本例では、図１７の例と比較して、ＦＷＤ部１３のソフトリカバリー特性をさらに向上させることができる。
図２０は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第４の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０において、ｎ型カラム５４およびｐ型カラム５６の表面側と、ＦＷＤ部１３のＦＳ層７０とに欠陥領域１１０が形成されていない。係る点で、図１９の例と異なる。
図２１は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第５の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３のＦＳ層７０に欠陥領域１１０が形成されていない。係る点で、図１７の例と異なる。ただし、ライフタイムキラーを注入しない場合と比較して、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３のソフトリカバリー特性を向上させることができる。
図２２は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第６の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０におけるｎ型カラム５４およびｐ型カラム５６の表面側に、ライフタイムキラーを注入することにより欠陥領域１１０が形成されている。これにより、ライフタイムキラーを注入しない場合と比較して、ＳＪ‐ＭＯＳＦＥＴ部１０のソフトリカバリー特性を向上させることができる。
図２３は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第７の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０とＦＷＤ部１３との境界にライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図２１の例と異なる。ＳＪ‐ＭＯＳＦＥＴ部１０とＦＷＤ部１３との境界に欠陥領域１１０を有するので、逆回復時の破壊を抑制できる。
図２４は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第８の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０とＦＷＤ部１３との境界にライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図２２の例と異なる。
図２５は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第９の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０とＦＷＤ部１３との境界にライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図１７の例と異なる。
図２６は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１０の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０とＦＷＤ部１３との境界にライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図１８の例と異なる。
図２７は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１１の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０とＦＷＤ部１３との境界にライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図１８の例と異なる。
図２８は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１２の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０とＦＷＤ部１３との境界にライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図１９の例と異なる。
図２９は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１３の例を示す図である。本例では、ＦＷＤ部１３のＦＳ層７０に欠陥領域１１０が形成されていない。係る点で、図１９の例と異なる。
図３０は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１４の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０とＦＷＤ部１３との境界にライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図２９の例と異なる。
図３１は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１５の例を示す図である。本例では、ｎ型カラム５４およびｐ型カラム５６の表面側に設けられた欠陥領域１１０は、図１９の例と比較して裏面側まで設けられている。さらに本例では、ＳＪ‐ＭＯＳＦＥＴ部１０のＦＳ層７０に設けられた欠陥領域１１０は、図１９の例と比較して表面側まで設けられている。これにより、ＳＪ‐ＭＯＳＦＥＴ部１０のソフトリカバリー特性を図１９の例と比較してさらに向上させることができる。
図３２は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１６の例を示す図である。本例では、ＳＪ‐ＭＯＳＦＥＴ部１０におけるｎ型カラム５４およびｐ型カラム５６の表面側から、ＳＪ‐ＭＯＳＦＥＴ部１０におけるＦＳ層７０までの全体に渡って、ライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において図３１の例と異なる。これにより、ＳＪ‐ＭＯＳＦＥＴ部１０のソフトリカバリー特性を図３１の例と比較してさらに向上させることができる。
図３３は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１７の例を示す図である。本例では、ＦＷＤ部１３のドリフト領域におけるアノード側に欠陥領域１１０が形成されていない。係る点で、図３２の例と異なる。
図３４は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１８の例を示す図である。本例では、ＦＷＤ部１３のＦＳ層７０に欠陥領域１１０が形成されていない。係る点で、図３２の例と異なる。
図３５は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の第１９の例を示す図である。本例では、ＦＷＤ部１３のドリフト領域におけるアノード側にも、ＦＷＤ部１３のＦＳ層７０にも欠陥領域１１０が形成されていない。係る点で、図３２の例と異なる。
図３６は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の繰り返し構造部１２０を有する第１の例を示す図である。繰り返し構造部１２０には、図１７〜図３５におけるＦＷＤ部１３とＳＪ‐ＭＯＳＦＥＴ部１０とが周期的に設けられる。繰り返し構造部１２０は、ＩＧＢＴ部２０を挟んで設けられてよい。また、繰り返し構造部１２０は、ＩＧＢＴ部２０を囲んで設けられてもよい。本例においても、ＳＪ‐ＭＯＳＦＥＴ部１０を利用した低Ｖｏｎ特性、および、ＩＧＢＴ部２０を利用した大電流特性を売ることができる。また、ＳＪ‐ＭＯＳＦＥＴ部１０、ＩＧＢＴ部２０およびＦＷＤ部１３を１つの半導体チップに集積することで、半導体モジュールを小型化することができる。
図３７は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の繰り返し構造部１２０を有する第２の例を示す図である。本例では、ＩＧＢＴ部２０のＦＳ層７０にライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図３６の例と異なる。本例では、ＩＧＢＴ部２０のＦＳ層７０に欠陥領域１１０を有するので、裏面からのキャリア注入を抑制できるので、スイッチングの高速化ができる。
図３８は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の繰り返し構造部１２０を有する第３の例を示す図である。本例では、ＩＧＢＴ部２０と繰り返し構造部１２０との間にはライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図３６の例と異なる。本例では、ＩＧＢＴ部２０と繰り返し構造部１２０との間に欠陥領域１１０を有するので、ターンオフ時のアバランシェ破壊を抑制できる。
図３９は、ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の繰り返し構造部１２０を有する第４の例を示す図である。本例では、ＩＧＢＴ部２０と繰り返し構造部１２０との間と、ＩＧＢＴ部２０におけるＦＳ層７０との両方に、ライフタイムキラーを注入することにより欠陥領域１１０が形成されている。係る点において、図３６の例と異なる。本例では、ＩＧＢＴ部２０と繰り返し構造部１２０との間に欠陥領域１１０を有するので、スイッチング速度の高速化とアバランシェ破壊を抑制できる。
図３６〜図３９の例は、半導体装置２００または半導体装置３００に適用することができる。この場合において、ｐ＋型のコレクタ層８０とｎ＋型のドレイン層８２とのピッチは、２００μｍ以上であってよい。また、ｐ＋型のコレクタ層８０とｎ＋型のドレイン層８２とのピッチは、ＳＪ‐ＭＯＳＦＥＴ部１０におけるｎ型カラム５４とｐ型カラム５６とのピッチの５〜１，０００倍であってよい。
図４０は、図１２のＩＧＢＴ部２０に代えて、ＳＪ‐ＩＧＢＴ部２２を設けた例を示す図である。他の構成は図１２の例と同様であってよい。ＳＪ‐ＭＯＳＦＥＴ部１０およびＦＷＤ部１３の少なくとも一方にライフタイムキラーを注入した構成（図１７〜図３５の例）、ならびに、繰り返し構造部１２０の構成（図３６〜図３９の例）を本例に適用してもよい。
ＳＪ‐ＩＧＢＴ部２２は、超接合型トランジスタである超接合型トランジスタ領域２５で構成されたＩＧＢＴ領域を有する。ＳＪ‐ＩＧＢＴ部２２は、第１導電型カラムとしてのｎ型カラム５４および第２導電型カラムとしてのｐ型カラム５６を有する。
本例のｎ型カラム５４はｎ−型不純物を有し、ｐ型カラム５６はｐ−型不純物を有する。本例では、図面の見やすさを優先して、ＳＪ‐ＩＧＢＴ部２２において２つの超接合型トランジスタ領域２５‐１および２５‐２のみに符号を付す。ＳＪ‐ＩＧＢＴ部２２において、２つの隣接する超接合型トランジスタ領域２５は、１つのｎ型カラム５４または１つのｐ型カラム５６を共有する。本例では、超接合型トランジスタ領域２５‐１と２５‐２とは、１つのｎ型カラム５４を共有する。また、２つの隣接する超接合型トランジスタ領域２５‐１および２５‐２は、１つのゲート電極５０およびゲート絶縁膜５２を共有する。
本例において、ｎ型カラム５４およびｐ型カラム５６の不純物濃度は、１Ｅ１５（ｃｍ−３）以上１Ｅ１６（ｃｍ−３）以下としてよい。ｎ型カラム５４のｎ型不純物濃度とｐ型カラム５６のｐ型不純物濃度とは等しいとしてよい。ただし、各カラムの不純物濃度は、後述する耐圧（ＢＶ）、オン電圧（Ｖｏｎ）およびオフ損失（Ｅｏｆｆ）について所望の値を得るべく、ｎ型およびｐ型の不純物濃度を共に１Ｅ１４（ｃｍ−３）以上１Ｅ１６（ｃｍ−３）以下の範囲で適宜変更してよい。本例では、ｎ型カラム５４のｎ型不純物濃度を５Ｅ１５（ｃｍ−３）とし、ｐ型カラム５６のｐ型不純物濃度を５Ｅ１５（ｃｍ−３）とする。なお、Ｅは１０の冪を意味する。例えば、１Ｅ１４は、１×１０１４を意味する。
上述の様に、半導体基板１００は、＋ｚ側の面である表（おもて）面１０２とその反対側の面である裏面１０３とを有する。ＳＪ‐ＩＧＢＴ部２２の裏面１０３側には、第２導電型の半導体層としてのコレクタ層８０が設けられる。本例のコレクタ層８０はｐ＋型不純物を有する。また、ＦＷＤ部１３およびＳＪ‐ＭＯＳＦＥＴ部１０の裏面１０３側には、第１導電型の半導体層としてのドレイン層８２が共通して設けられる。ドレイン層８２はｎ＋型不純物を有する。なお、ＦＷＤ部１３において、ドレイン層８２はｐｎ接合を構成するｎ型層として機能する。
ｐ＋型のコレクタ層８０とｎ＋型のドレイン層とのピッチは、ＳＪ‐ＩＧＢＴ部２２における、ｎ型カラム５４とｐ型カラム５６とのピッチの５倍から１０００倍であってよい。本例において、ｐ＋型のコレクタ層８０とｎ＋型のドレイン層とのピッチは２００μｍ以上であり、ｎ型カラム５４とｐ型カラム５６とのピッチは３μｍである。
図４１は、シミュレーションにおける、電荷不均衡の割合（％）と耐圧（Ｖ）との関係を示す図である。横軸の電荷不均衡の割合（％）は、ｎ型カラム５４とｐ型カラム５６との電荷不均衡の割合を示す。電荷不均衡がゼロ（％）である場合、ｎ型カラム５４の電荷量とｐ型カラム５６の電荷量とが釣り合っている。この場合、ｎ型カラム５４のｎ型不純物濃度とｐ型カラム５６のｐ型不純物濃度とが等しい。電荷不均衡が負（％）である場合、ｎ型カラム５４の電荷量がｐ型カラム５６の電荷量よりも多い。また、電荷不均衡が正（％）である場合、ｎ型カラム５４の電荷量がｐ型カラム５６の電荷量よりも少ない。
縦軸の耐圧（Ｖ）は、半導体装置２００、３００または４００の耐圧である。本例において非ＳＪ‐ＩＧＢＴ部の結果は一点のみであり、電荷不均衡の割合がゼロ（％）において耐圧が１１６０（Ｖ）である。なお、非ＳＪ‐ＩＧＢＴ部とは、ＩＧＢＴ領域２４が超接合型トランジスタではない図１２の場合のＩＧＢＴ部２０に相当する。ｎ型カラム５４におけるｎ型不純物のドープ濃度（Ｎｄ）をパラメータとして、電荷不均衡の割合を正負に数点プロットしたＳＪ‐ＩＧＢＴ部２２の耐圧の曲線を複数示す。なお、以降の各例において、ｎ型カラム５４のｎ型不純物濃度とｐ型カラム５６のｐ型不純物濃度とは等しいとした。
図４１から明らかなように、ＳＪ‐ＩＧＢＴ部２２の耐圧の曲線は、電荷不均衡の割合がゼロ（％）において最大である。これは、電荷不均衡の割合がゼロ（％）の場合にｎ型カラム５４とｐ型カラム５６との間の空乏層が最も広がりやすいためである。また、ドープ濃度（Ｎｄ）が低いほど、耐圧は大きくなる。これは、ドープ濃度（Ｎｄ）が低いほど、空乏層は広がりやすいためである。なお、非ＳＪ‐ＩＧＢＴ部は、ｎ型不純物がドープされたｎ型ドリフト層４０を有するがｐ型カラム５６を有しない。それゆえ、電荷不均衡の割合がゼロ（％）の位置に非ＳＪ‐ＩＧＢＴ部をプロットした。
本例において、非ＳＪ‐ＩＧＢＴ部の耐圧は１１６０（Ｖ）である。また、電荷不均衡の割合がゼロ（％）におけるＮｄ＝８Ｅ１５（ｃｍ−３）の耐圧は１２６０（Ｖ）である。このように、非ＳＪ‐ＩＧＢＴ部を有する場合と、ＳＪ‐ＩＧＢＴ部２２を有する場合とでは、１００（Ｖ）の耐圧の差が存在する。
図４２は、シミュレーションにおける、ドーピング濃度（ｃｍ−３）と耐圧（Ｖ）との関係を示す図である。横軸のＮｄ（ｃｍ−３）は、ドーピング濃度（ｃｍ−３）を示す。縦軸の耐圧（Ｖ）は、半導体装置２００、３００または４００の耐圧である。
本例の非ＳＪ‐ＩＧＢＴ部のｎ型ドリフト層４０は、１．０Ｅ１４のｎ型の不純物濃度を有する。ＳＪ‐ＩＧＢＴ部２２のｎ型カラム５４およびｐ型カラム５６は、１．０Ｅ１４〜１．０Ｅ１６までの間に１４点プロットした。図４１および図４２から明らかなように、ＳＪ‐ＩＧＢＴ部２２を採用することにより、ＩＧＢＴ部２０を非ＳＪ‐ＩＧＢＴ部とする場合と比較して、半導体装置の耐圧を向上させることができる。
図４３は、シミュレーションにおける、ゲートオン時の表面１０２からの距離（μｍ）と電界の強さ（Ｖ／ｃｍ）との関係を示す図である。横軸の表面１０２からの距離（μｍ）は、半導体基板１００の表面１０２をゼロ（μｍ）とし、裏面１０３を１００（μｍ）として示す。つまり、本例の半導体基板１００の厚みは１００（μｍ）である。縦軸は、電愛の強さ（Ｖ／ｃｍ）を示す。
なお、ＳＪ‐ＩＧＢＴ部２２の超接合型トランジスタ領域２５において、Ｘはｎ型カラム５４またはｐ型カラム５６のピッチを示す。Ｘ＝１．５（μｍ）の場合、超接合型トランジスタ領域２５のピッチは１．５×２＝３．０（μｍ）であり、Ｘ＝３．０（μｍ）の場合、超接合型トランジスタ領域２５のピッチは３．０×２＝６．０（μｍ）である。非ＳＪ‐ＩＧＢＴ部においてカラムのピッチは存在しない。そこで、ｎ型ドリフト層４０のｘ方向の幅を、Ｘ＝３．０（μｍ）またはＸ＝６．０（μｍ）とした。なお、ゲート電極５０のトレンチ深さは、ＳＪ‐ＩＧＢＴ部２２および非ＳＪ‐ＩＧＢＴ部において共に３．５（μｍ）とした。
非ＳＪ‐ＩＧＢＴ部の例では、ゲート電極５０の底部（３．５（μｍ）付近）が最も電界が強く、ゲート電極５０の底部から裏面１０３へ電界の強さが線形に減少する。つまり、非ＳＪ‐ＩＧＢＴ部においては、ゲート電極５０の底部が電界集中により破壊される可能性が有る。これに対して、ＳＪ‐ＩＧＢＴ部２２の例では、ゲート電極５０の底部から裏面１０３にかけて電界の強さがほぼ一定である。この結果からも、ＳＪ‐ＩＧＢＴ部２２を採用することにより、ＩＧＢＴ部２０を非ＳＪ‐ＩＧＢＴ部とする場合と比較して、半導体装置の耐圧を向上させることができる。なお、ｎ型カラム５４およびｐ型カラム５６のピッチが小さいほどｐｎ接合が密に形成されるので、空乏層が広がりやすい。それゆえ、ＳＪ‐ＩＧＢＴ部２２において、Ｘ＝１．５（μｍ）の方がＸ＝３．０（μｍ）よりも電界を強くすることができる。
図４４は、シミュレーションにおける、ドーピング濃度（ｃｍ−３）とオン電圧（Ｖ）との関係を示す図である。横軸のドープ濃度（Ｎｄ）は、図４１および図４２の例と同じである。縦軸のオン電圧（Ｖｏｎ）は、半導体装置の裏面電極９０から表面電極６２に１００（Ａ／ｃｍ−２）の電流を流す場合に必要な、ゲート電極５０への印加電圧（Ｖ）である。
本例において、非ＳＪ‐ＩＧＢＴ部は一点のみであり、Ｎｄが１．０Ｅ１４（ｃｍ−３）であり、Ｖｏｎが約１．２（Ｖ）である。ＳＪ‐ＩＧＢＴ部２２において、Ｎｄが１．０Ｅ１４（ｃｍ−３）以上１．０Ｅ１５（ｃｍ−３）以下の範囲では、Ｖｏｎは上昇する傾向を示す。また、Ｎｄが１．０Ｅ１５（ｃｍ−３）以上１．０Ｅ１６（ｃｍ−３）以下の範囲では、Ｖｏｎは減少する傾向を示す。
ＳＪ‐ＩＧＢＴ部２２において、Ｎｄが１．０Ｅ１５（ｃｍ−３）から１．０Ｅ１４（ｃｍ−３）にかけて減少するのは、隣接するカラムが低濃度化するにつれて電子注入促進（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ：ＩＥ）効果が顕著になるためである。また、Ｎｄが１．０Ｅ１５（ｃｍ−３）から１．０Ｅ１６（ｃｍ−３）にかけて減少するのは、ｎ型カラム５４におけるドリフト抵抗低減効果が顕著となるためである。一般に高耐圧であるほどＶｏｎは高くなるが、図４４から明らかなように、ＳＪ‐ＩＧＢＴ部２２を採用しても、非ＳＪ‐ＩＧＢＴ部を有する半導体装置と同程度にＶｏｎを維持することができる。本例において、ＳＪ‐ＩＧＢＴ部２２の最大のＶｏｎ（Ｎｄ＝１．０Ｅ１５）でも約２．１（Ｖ）であり、非ＳＪ‐ＩＧＢＴ部のＶｏｎの２倍以下である。
図４５は、シミュレーションにおける、オン電圧（Ｖ）と電流密度（Ａ／ｃｍ２）との関係を示す図である。横軸のオン電圧（Ｖｏｎ）は、図４５の例と同じである。縦軸の電流密度（Ａ／ｃｍ２）は、図４４の例と同じである。本例では、非ＳＪ‐ＩＧＢＴ部のｎ型ドリフト層４０の濃度Ｎｄは、６．６Ｅ１３（ｃｍ−３）とした。
図４５から明らかなように、ＳＪ‐ＩＧＢＴ部２２と非ＳＪ‐ＩＧＢＴ部とは、０．６（Ｖ）付近で電流が流れ始めている。つまり、ＳＪ‐ＩＧＢＴ部２２と非ＳＪ‐ＩＧＢＴ部とは、ほぼ同程度のＶｏｎを得ることができる。なお、Ｊ＝２０（Ａ／ｃｍ２）におけるＮｄ＝１Ｅ１６と非ＳＪ‐ＩＧＢＴ部とを比較するとＶｏｎを０．２Ｖ改善できている。なお、図４４の例と同様のＩＥ効果およびドリフト抵抗低減効果も確認される。
図４６は、シミュレーションにおける、時間（μｓ）とコレクタ‐エミッタ間電圧（Ｖ）およびコレクタ電流（Ａ）との関係を示す図である。横軸は時間（μｓ）であり、縦軸左はコレクタ‐エミッタ間電圧：Ｖｃｅ（Ｖ）であり、縦軸右はコレクタ電流：Ｉｃ（Ａ）である。本例は、Ｎｄ＝１Ｅ１６（ｃｍ−３）であるＳＪ‐ＩＧＢＴ部２２を有する半導体装置と、Ｎｄ＝６．６Ｅ１３（ｃｍ−３）である非ＳＪ‐ＩＧＢＴ部を有する半導体装置とを０（μｓ）で同時にターンオフした場合を比較した結果である。
図４６から明らかなように、同時にオフしたにも関わらず、ＳＪ‐ＩＧＢＴ部２２のＩｃの方が非ＳＪ‐ＩＧＢＴ部のＩｃよりも早く減少する。これにより、ＳＪ‐ＩＧＢＴ部２２の方が非ＳＪ‐ＩＧＢＴ部よりもオフ損失（Ｅｏｆｆ）が小さくなる。本例では、ＳＪ‐ＩＧＢＴ部２２のオフ損失が８．１（ｍＪ）となり、非ＳＪ‐ＩＧＢＴ部のオフ損失が２９．２（ｍＪ）となった。つまり、ＳＪ‐ＩＧＢＴ部２２のオフ損失は、非ＳＪ‐ＩＧＢＴ部のオフ損失の約１／４となった。このように、ＳＪ‐ＩＧＢＴ部２２は、非ＳＪ‐ＩＧＢＴ部よりもオフ損失を低くすることができる。なお、ｄＶ／ｄｔについは、ＳＪ‐ＩＧＢＴ部２２が８．７（ｋＶ／μｓ）となり、非ＳＪ‐ＩＧＢＴ部が１．９（ｋＶ／μｓ）となった。つまり、ＳＪ‐ＩＧＢＴ部２２のｄＶ／ｄｔを非ＳＪ‐ＩＧＢＴ部の約４倍とすることができた。ｄＶ／ｄｔが高くなることで、キャリアの掃出しを速くすることができる。これにより、ターンオフ損失を小さくすることができるという効果を有する。
図４７は、図４６の時間０（μｓ）以上１．０（μｓ）以下の部分を拡大した図である。なお、図４７においては、１Ｅ１５（ｃｍ−３）以上９Ｅ１５（ｃｍ−３）以下の９つについて、Ｖｃｅ曲線およびＩｃ曲線を合わせて示す。横軸および縦軸は、図４６と同じである。
Ｉｃについて、減少し始めるタイミングが遅いものから早いものの順に、ＳＪ‐ＩＧＢＴ部２２のｎ型カラム５４のｎ型不純物濃度Ｎｄ（ｃｍ−３）が、１Ｅ１６、９Ｅ１５、８Ｅ１５‥５Ｅ１５である。しかしながら、４Ｅ１５から１Ｅ１５は、この順で遅いものから早いものの順とはならなかった。ただし、１Ｅ１６から１Ｅ１５のいずれも、非ＳＪ‐ＩＧＢＴ部よりは、Ｉｃが減少し始めるタイミングが遅かった。それゆえ、１Ｅ１６から１Ｅ１５のいずれの例も、非ＳＪ‐ＩＧＢＴ部よりはオフ損失を小さくすることができると言える。
なお、Ｖｃｅについて、立ち上がるタイミングが早いものから遅いものの順に、非ＳＪ‐ＩＧＢＴ部、ＳＪ‐ＩＧＢＴ部２２の１Ｅ１５、２Ｅ１５‥９Ｅ１５および１Ｅ１６となった。特に、１Ｅ１５から５Ｅ１５においては、ｄＶ／ｄｔの急峻な変化が見られた。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０ ＳＪ‐ＭＯＳＦＥＴ部、１２ 境界部、１３ ＦＷＤ部、１４ 超接合型トランジスタ領域、２０ ＩＧＢＴ部、２２ ＳＪ‐ＩＧＢＴ部、２４ ＩＧＢＴ領域、２５ 超接合型トランジスタ領域、３０ 耐圧構造部、３２ 第１耐圧部、３４ 第２耐圧部、４０ ｎ型ドリフト層、４２ ｐ型ベース層、４４ コンタクト領域、４５ ソース領域、４６ エミッタ領域、４７ ガードリング、４８ ｎ型領域、４９ ｐ型領域、５０ ゲート電極、５１ ダミーのゲート電極、５２ ゲート絶縁膜、５４ ｎ型カラム、５６ ｐ型カラム、５８ 欠陥領域、５９ ｐ型領域、６０ 絶縁層、６２ 表面電極、６４ フィールドプレート、７０ ＦＳ層、８０ コレクタ層、８２ ドレイン層、９０ 裏面電極、１００ 半導体基板、１０２ 表面、１０３ 裏面、１０４ 拡張ｐ型ウエル、１１０ 欠陥領域、１２０ 繰り返し構造部、２００ 半導体装置、３００ 半導体装置、４００ 半導体装置

Claims (25)

  1. 半導体基板と、
    前記半導体基板に設けられた２以上の超接合型トランジスタ領域と、
    前記半導体基板に垂直な面で切断した断面において、２以上の前記超接合型トランジスタ領域が挟む領域に設けられた１以上のＩＧＢＴ領域と
    を備える半導体装置。
  2. 前記ＩＧＢＴ領域は、前記超接合型トランジスタ領域が囲む領域に設けられている
    請求項１に記載の半導体装置。
  3. 前記超接合型トランジスタ領域のうち、最も外側の前記超接合型トランジスタ領域の外側に設けた耐圧構造部を更に備える
    請求項１または２に記載の半導体装置。
  4. 前記超接合型トランジスタ領域は、第１導電型カラムおよび第２導電型カラムを有し、
    前記耐圧構造部は、内周部に設けられる第１耐圧部と外周部に設けられる第２耐圧部とを有し、
    前記耐圧構造部の前記第２耐圧部は、第１導電型領域および第２導電型カラムを有し、
    前記耐圧構造部の前記第２耐圧部における第２導電型カラムの端部の深さは、前記超接合型トランジスタ領域の前記第２導電型カラムの端部の深さよりも浅い
    請求項３に記載の半導体装置。
  5. 前記ＩＧＢＴ領域の耐圧が、前記超接合型トランジスタ領域の耐圧より高い
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記超接合型トランジスタ領域が挟む領域に、２以上の前記ＩＧＢＴ領域を有するＩＧＢＴ部を設けた
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記ＩＧＢＴ部の両側に、２以上の前記超接合型トランジスタ領域を含むＳＪ‐ＭＯＳＦＥＴ部をそれぞれ設けた
    請求項６に記載の半導体装置。
  8. 前記ＩＧＢＴ領域と前記超接合型トランジスタ領域との境界部におけるドリフト領域に、ライフタイムキラーが注入されている
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記ＩＧＢＴ領域は第１導電型のドリフト領域を有し、
    前記ＩＧＢＴ領域と前記超接合型トランジスタ領域との境界部には、前記ドリフト領域の表面側から裏面側まで第２導電型カラムが設けられる
    請求項１から７のいずれか一項に記載の半導体装置。
  10. 前記ＩＧＢＴ領域と前記超接合型トランジスタ領域との境界部におけるドリフト領域の前記半導体基板の表面側に、ダミーのゲート電極を有する
    請求項１から７のいずれか一項に記載の半導体装置。
  11. 前記ＩＧＢＴ領域と前記超接合型トランジスタ領域との境界部には、前記半導体基板の表面と平行な方向に拡張された第２導電型ウエルが設けられる
    請求項１から７のいずれか一項に記載の半導体装置。
  12. 前記超接合型トランジスタ領域は、第１導電型カラムおよび第２導電型カラムを有し、
    前記ＩＧＢＴ領域と前記超接合型トランジスタ領域との境界部において、前記超接合型トランジスタ領域の前記第２導電型カラムの端部の深さよりも浅い端部深さの第２導電型カラムを有する
    請求項１から７のいずれか一項に記載の半導体装置。
  13. 前記ＩＧＢＴ領域と前記超接合型トランジスタ領域との境界部には、
    ２つのゲート電極と、
    ２つの前記ゲート電極の間に設けられた第１導電型領域と、
    前記第１導電型領域に接して前記第１導電型領域の裏面側に、前記超接合型トランジスタ領域の第２導電型カラムの深さの１／２である第２導電型領域と
    を有する
    請求項１から７のいずれか一項に記載の半導体装置。
  14. ２以上の前記ＩＧＢＴ領域を有するＩＧＢＴ部と２以上の前記超接合型トランジスタ領域を含むＳＪ‐ＭＯＳＦＥＴ部との境界部は、還流ダイオード部を有する
    請求項１から７のいずれか一項に記載の半導体装置。
  15. 前記ＳＪ‐ＭＯＳＦＥＴ部に、ライフタイムキラーが注入されている
    請求項１４に記載の半導体装置。
  16. 前記ＳＪ‐ＭＯＳＦＥＴ部は、第１導電型カラムおよび第２導電型カラムを有し、
    前記ＳＪ‐ＭＯＳＦＥＴ部における前記第１導電型カラムおよび前記第２導電型カラムの表面側と、前記ＳＪ‐ＭＯＳＦＥＴ部におけるフィールドストップ層との少なくともいずれかには、ライフタイムキラーが注入されている
    請求項１５に記載の半導体装置。
  17. 前記ＳＪ‐ＭＯＳＦＥＴ部における前記第１導電型カラムおよび前記第２導電型カラムの前記表面側から、前記ＳＪ‐ＭＯＳＦＥＴ部におけるフィールドストップ層までの全体に渡って、ライフタイムキラーが注入されている
    請求項１６に記載の半導体装置。
  18. 前記還流ダイオード部と前記ＳＪ‐ＭＯＳＦＥＴ部との境界には、ライフタイムキラーが注入されている
    請求項１４から１７のいずれか一項に記載の半導体装置。
  19. 前記還流ダイオード部に、ライフタイムキラーが注入されている
    請求項１４から１８のいずれか一項に記載の半導体装置。
  20. 前記還流ダイオード部のドリフト領域におけるアノード側とフィールドストップ層との少なくともいずれかには、ライフタイムキラーが注入されている
    請求項１９に記載の半導体装置。
  21. 前記還流ダイオード部と前記ＳＪ‐ＭＯＳＦＥＴ部とを周期的に設けた繰り返し構造部をさらに備え、
    前記繰り返し構造部が、前記ＩＧＢＴ部を挟んで設けられる
    請求項１４から２０のいずれか一項に記載の半導体装置。
  22. 前記ＩＧＢＴ部と前記繰り返し構造部との間と、前記ＩＧＢＴ部におけるフィールドストップ層との少なくともいずれにはライフタイムキラーが注入されている
    請求項２１に記載の半導体装置。
  23. 前記ＩＧＢＴ部は、前記ＩＧＢＴ領域が超接合型トランジスタで構成されたＳＪ‐ＩＧＢＴ部である
    請求項１４から２２のいずれか一項に記載の半導体装置。
  24. 前記ＳＪ‐ＩＧＢＴ部は、それぞれ１Ｅ１５ｃｍ−３以上１Ｅ１６ｃｍ−３以下の不純物濃度を有する第１導電型カラムおよび第２導電型カラムを有する
    請求項２３に記載の半導体装置。
  25. 前記ＳＪ‐ＩＧＢＴ部の裏面側に設けられた第２導電型の半導体層と前記還流ダイオード部および前記ＳＪ‐ＭＯＳＦＥＴ部の裏面側に設けられた第１導電型の半導体層とのピッチは、前記ＳＪ‐ＩＧＢＴ部における、前記第１導電型カラムと前記第２導電型カラムとのピッチの５倍から１０００倍である
    請求項２４に記載の半導体装置。
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