JPS5880869A - 絶縁ゲ−ト形電界効果トランジスタ - Google Patents
絶縁ゲ−ト形電界効果トランジスタInfo
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- JPS5880869A JPS5880869A JP56180146A JP18014681A JPS5880869A JP S5880869 A JPS5880869 A JP S5880869A JP 56180146 A JP56180146 A JP 56180146A JP 18014681 A JP18014681 A JP 18014681A JP S5880869 A JPS5880869 A JP S5880869A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート形電界効果トランジスタ（以下、Ｉ
ＧＦｊ！Ｔと呼ぶ。）に関し、特にドレイン耐圧の嶋い
ＩＧＰｍ！’１’ Ｋ関する。
ＧＦｊ！Ｔと呼ぶ。）に関し、特にドレイン耐圧の嶋い
ＩＧＰｍ！’１’ Ｋ関する。
ｌ０ＩＦ］１ｉｆＴの一種であるＭＯ８ＦＢＴ は、
従来、主に＠Ｘ ＯＶ以下の低電圧、ａｍム以下の小電
流を制−する素子として使われて来た。
従来、主に＠Ｘ ＯＶ以下の低電圧、ａｍム以下の小電
流を制−する素子として使われて来た。
しかし、ＩＱＦｌｉＴｄ、このような小電力用の素子と
しての用輸ばかりでなく、大電力用の素子にも適した、
次のような優れ九特往を持っている。
しての用輸ばかりでなく、大電力用の素子にも適した、
次のような優れ九特往を持っている。
例えは、ドレイン電流の温度値＃性が負なので熱暴走ｔ
−起こしに（い、バイポーラトランジスタの小さくて済
む、などである。
−起こしに（い、バイポーラトランジスタの小さくて済
む、などである。
このような塩山から、近年、ｌＧ１１′ＢＴの大電力化
が積楯的に進められ、高耐圧化、大電流化を計るための
櫨々の構造が提案されて来ている。
が積楯的に進められ、高耐圧化、大電流化を計るための
櫨々の構造が提案されて来ている。
例えば、高耐圧化のためには、オフセ、トグート構造、
スタックゲート構造、Ｄ８Ａ構造などが提峯されている
。中でも、オフセットゲート構造は、構龜が簡単であり
製造が４易、集中化に適している、などの特徴に有して
おり、−耐圧素子としてｆ−である。一方、大電流化は
いかに短チヤンネル化τ実現するかという関点から進め
られ、Ｖ溝構造、Ｄａ人構造などが提案されている。し
かし、既に述べたように、ドレイン電流の温度依存性が
負なので、大電流化はゲート幅を大きくするだけ′でｄ
易に実現できる。
スタックゲート構造、Ｄ８Ａ構造などが提峯されている
。中でも、オフセットゲート構造は、構龜が簡単であり
製造が４易、集中化に適している、などの特徴に有して
おり、−耐圧素子としてｆ−である。一方、大電流化は
いかに短チヤンネル化τ実現するかという関点から進め
られ、Ｖ溝構造、Ｄａ人構造などが提案されている。し
かし、既に述べたように、ドレイン電流の温度依存性が
負なので、大電流化はゲート幅を大きくするだけ′でｄ
易に実現できる。
第１図は、ゲート−を大きくして大電流化を計りだオフ
セットゲート形ＩＧＦＭＴの平面形状の従来例を示した
ものである。１，２．３は各々、ソース１１ｔ−、ドレ
イン’ａｍ、ゲート電極を外部に取り出すための、ソー
スパッド、ドレインＩ（、ド、ゲートパッドであり、４
はゲートのバス配線である。１ｎ２幽紘、第１図のムー
ム′に沿りた索子の断面構造を示したものである。以下
、Ｎチャンネル基すを例に、高子の＊造について述べる
。ＩＩＩにおいて、Ｓはｐ形＾比抵抗の半導体基板、６
は高濃度Ｎ形韻城ρ）らなるソース領域、７は高濃度Ｎ
影領域よりなるドＶイｙ領域、８は低濃度Ｎ影領域より
なるオフ七、トグート領域、９はゲート歳化威、ｌＯは
ゲート電極、１１−＃よび１２は各々。
セットゲート形ＩＧＦＭＴの平面形状の従来例を示した
ものである。１，２．３は各々、ソース１１ｔ−、ドレ
イン’ａｍ、ゲート電極を外部に取り出すための、ソー
スパッド、ドレインＩ（、ド、ゲートパッドであり、４
はゲートのバス配線である。１ｎ２幽紘、第１図のムー
ム′に沿りた索子の断面構造を示したものである。以下
、Ｎチャンネル基すを例に、高子の＊造について述べる
。ＩＩＩにおいて、Ｓはｐ形＾比抵抗の半導体基板、６
は高濃度Ｎ形韻城ρ）らなるソース領域、７は高濃度Ｎ
影領域よりなるドＶイｙ領域、８は低濃度Ｎ影領域より
なるオフ七、トグート領域、９はゲート歳化威、ｌＯは
ゲート電極、１１−＃よび１２は各々。
アル１ニユームなどの金属よりなるドレイン電極、ソー
ス電極である。
ス電極である。
オフセットゲートのない通常のＩＧＰＢＴでは、ドレイ
ン電圧を増加させると、グートートのチャンネル頭載に
過大の電圧が加わり、なだれ降伏を起こすため、ドレイ
ン耐圧が制限されていた。しかし、オフセットゲート形
ＩＱＰＢＴでは、オフセ、トゲート領域８がピンチオフ
を起こすと、グー）１０直下のチャンネル領域には、ピ
ンチオフ電圧以上の電圧が加わらなくなる。従って、ピ
ンチオフ電圧ｔチャンネル領域の破壊電圧より小さく選
んでにげば、ドレイン耐圧がチャンネル領域のなだれ４
伏により、制御されることはなくなる。
ン電圧を増加させると、グートートのチャンネル頭載に
過大の電圧が加わり、なだれ降伏を起こすため、ドレイ
ン耐圧が制限されていた。しかし、オフセットゲート形
ＩＱＰＢＴでは、オフセ、トゲート領域８がピンチオフ
を起こすと、グー）１０直下のチャンネル領域には、ピ
ンチオフ電圧以上の電圧が加わらなくなる。従って、ピ
ンチオフ電圧ｔチャンネル領域の破壊電圧より小さく選
んでにげば、ドレイン耐圧がチャンネル領域のなだれ４
伏により、制御されることはなくなる。
ところで、高比抵抗基［５の不純物一度を十分小さく選
べは、オフ七、トゲート８部の耐圧は十分大きくするこ
とができ、素子全体としての耐圧、即ちドレイン耐圧を
容局に大きくできる。一方。
べは、オフ七、トゲート８部の耐圧は十分大きくするこ
とができ、素子全体としての耐圧、即ちドレイン耐圧を
容局に大きくできる。一方。
ドレイン電流は、通常のＩＧＦｌｉＴと同様にゲート１
０に印加される電圧の大きさで制御される。
０に印加される電圧の大きさで制御される。
４１図の従来例では、くしの歯形の平面形状を持ったソ
ース６とドレイン７が互いにかみ合うように配列されて
いる。平面形状をこのよ５ｉＣすれば、くしの＃ｋｔ−
長くしたり、くしの曽のａｔ多（するだけで、簡単に大
電流化ができる。
ース６とドレイン７が互いにかみ合うように配列されて
いる。平面形状をこのよ５ｉＣすれば、くしの＃ｋｔ−
長くしたり、くしの曽のａｔ多（するだけで、簡単に大
電流化ができる。
ところで、素子面積が一定なら、くシの歯の間隔、坤ち
ビ、チが小さい桶、ゲート幅は大きくできる。このよう
な一点からは、ドレイン７の鴨は小さいことが望ましい
。しかし、ピッチを小さくすると、くしの画状のドレイ
ンの先１Ｉ１１１１の曲率半径が小さくなるため、先端
部のドレイン耐圧紘着しく低下してしま５゜くしの膚の
中央部付近では、゛ ドレインから吐びる空
乏層は、ｌＩ２図に示した断−構造の中で三次元的に広
がるが、くしの歯の先４４では三次元的に広がるため、
電界集中を起こしｆ丁（なるためである。
ビ、チが小さい桶、ゲート幅は大きくできる。このよう
な一点からは、ドレイン７の鴨は小さいことが望ましい
。しかし、ピッチを小さくすると、くしの画状のドレイ
ンの先１Ｉ１１１１の曲率半径が小さくなるため、先端
部のドレイン耐圧紘着しく低下してしま５゜くしの膚の
中央部付近では、゛ ドレインから吐びる空
乏層は、ｌＩ２図に示した断−構造の中で三次元的に広
がるが、くしの歯の先４４では三次元的に広がるため、
電界集中を起こしｆ丁（なるためである。
爲３図、ｌＩ４図は、力、トオ７状朧に詔ける、ドレイ
／１ＩｔＪＥｄ流特性がドレイン先端部の曲率半径でど
の様に変わるかを示したものである。翔いた基板はｐ形
で、比抵抗は約１８９１、ドレインの拡畝深さは約２声
ｍ、オフ七、トグート長は約３０μｍである。また嬉３
図の素子のドレイン先端部の曲率半径はｌＯ声鵬、ｌｓ
４図の曲卓半径紘３０μｍである。第４＠ｔ）降伏電圧
は約３００ Ｖであるが、嬉３図の降伏特Ｉｋに紘折目
が我われ、ドレイン耐圧は約２５０ Ｖ Ｋ低下してい
る。この例では、ドレイン耐圧がドレイｙ先端５ｏ１４
伏により著しく低Ｆしないように°するためには、ドレ
イン先端部の曲率半径が３０．ａ＠以上必要ｔことが実
験的に明らかにばつ比。
／１ＩｔＪＥｄ流特性がドレイン先端部の曲率半径でど
の様に変わるかを示したものである。翔いた基板はｐ形
で、比抵抗は約１８９１、ドレインの拡畝深さは約２声
ｍ、オフ七、トグート長は約３０μｍである。また嬉３
図の素子のドレイン先端部の曲率半径はｌＯ声鵬、ｌｓ
４図の曲卓半径紘３０μｍである。第４＠ｔ）降伏電圧
は約３００ Ｖであるが、嬉３図の降伏特Ｉｋに紘折目
が我われ、ドレイン耐圧は約２５０ Ｖ Ｋ低下してい
る。この例では、ドレイン耐圧がドレイｙ先端５ｏ１４
伏により著しく低Ｆしないように°するためには、ドレ
イン先端部の曲率半径が３０．ａ＠以上必要ｔことが実
験的に明らかにばつ比。
このように、従来の構造では、＜シー伏のドレインの幅
で小さくすると、ドレイン先端綿の降伏により、ドレイ
ン耐圧が制限さｎる欠点があった。
で小さくすると、ドレイン先端綿の降伏により、ドレイ
ン耐圧が制限さｎる欠点があった。
本発明の目的は、ドレイン先端部の形状を小さくしても
、ドレイン先端部で起こる降伏現象が、ドレイン耐圧を
制限することがないような４ａ縁グー′ト形電界効果ト
ランジスタを提供することにある。
、ドレイン先端部で起こる降伏現象が、ドレイン耐圧を
制限することがないような４ａ縁グー′ト形電界効果ト
ランジスタを提供することにある。
本発明によれば、第１導電形の半導体基板内に鴎２導電
形のソース領域とドレイン領域を設け。
形のソース領域とドレイン領域を設け。
舐ソースｖｉ４ＪＩｇと該ドレイン領域との間に該ドレ
イン領域に接して低率ｍｗ濃度で第２導電形のオ７セ、
トグート領域を設け、該半導体基板上ＫＴＲけたゲート
絶縁膜を介して一端が鍍ソース領域に接し、・池の一端
が咳オ７セ、トグート領域Ｋｌ！するよ５にゲート電極
を設けてなる絶縁ゲート形電界効果トランジスタの該ド
レイン領域の平面形状が。
イン領域に接して低率ｍｗ濃度で第２導電形のオ７セ、
トグート領域を設け、該半導体基板上ＫＴＲけたゲート
絶縁膜を介して一端が鍍ソース領域に接し、・池の一端
が咳オ７セ、トグート領域Ｋｌ！するよ５にゲート電極
を設けてなる絶縁ゲート形電界効果トランジスタの該ド
レイン領域の平面形状が。
先端部を持ち、な匂かつ、該先端部の該先＊＃につなが
る該ドレイン領域との関に少なくとも１つの＋＝ＪｊＭ
を設け、なおかつ該間隙に第２導電形の低不４＠物ｆｌ
ｌｋｌｔｔ−よるなるドレイン債統領域を設げ九事ｔ−
特徴とする、該絶縁ゲート形電界効果トランジスタが得
られる。
る該ドレイン領域との関に少なくとも１つの＋＝ＪｊＭ
を設け、なおかつ該間隙に第２導電形の低不４＠物ｆｌ
ｌｋｌｔｔ−よるなるドレイン債統領域を設げ九事ｔ−
特徴とする、該絶縁ゲート形電界効果トランジスタが得
られる。
前記本発明によればドレイン接続領域と峡半導体基板と
の間のピンチオフ電圧を、該先端部の帰伏１圧より小石
く適べば、該゛先端部が降伏を起こすｘ５な電圧が該先
端部に加わることはなくなる。
の間のピンチオフ電圧を、該先端部の帰伏１圧より小石
く適べば、該゛先端部が降伏を起こすｘ５な電圧が該先
端部に加わることはなくなる。
ばつで、ドレイ／耐圧が、先端部の降伏でＩｊＩＩＩＬ
されることはない。
されることはない。
次に本発明の実施例について図面を用いて説明する。
第５図は１本願によるＩＱＰｌ’ｌ’の平面形状ｔ。
ドレイン先端部だげ填り出して示したもので、第１図に
おける。くしの書状ドレインの先端部の一つ′に＠り出
したものに相当する＠ ｍ６図は＠Ｓ図０Ｂ−Ｂ’に沿
り九素子の断ｍｓ造ｔ、第７１Ｎは第５図のｃ −Ｃ／
に沿、九嵩子の断面構造を各々示したものである。Ｊａ
下Ｎチャンネル素子を例にして説明する。１３はＰ廖比
抵抗１８ρ１のシリコンよりなる半導体基板、１４はリ
ン拡欽で形成したソース領域、１５は同しくリン拡畝で
形成したドレイン−域、五〇はすｙのイオン打込みで形
成した実効ドーズ量ＩＬＯＸＩＯ”ａｍ−” のオフ七
、トグート領域、１７は厚さ約１３００ムのシリコン酸
化層。
おける。くしの書状ドレインの先端部の一つ′に＠り出
したものに相当する＠ ｍ６図は＠Ｓ図０Ｂ−Ｂ’に沿
り九素子の断ｍｓ造ｔ、第７１Ｎは第５図のｃ −Ｃ／
に沿、九嵩子の断面構造を各々示したものである。Ｊａ
下Ｎチャンネル素子を例にして説明する。１３はＰ廖比
抵抗１８ρ１のシリコンよりなる半導体基板、１４はリ
ン拡欽で形成したソース領域、１５は同しくリン拡畝で
形成したドレイン−域、五〇はすｙのイオン打込みで形
成した実効ドーズ量ＩＬＯＸＩＯ”ａｍ−” のオフ七
、トグート領域、１７は厚さ約１３００ムのシリコン酸
化層。
１８ｑ４一度にドープし九ポリシリコ／あるいはフル４
二、−人などの金属よりなるゲート電極。
二、−人などの金属よりなるゲート電極。
１９．２０は各々、フルＩニューＡなどの金属よりなる
ドレイン電極、ソース電極である。２１はドレイン領域
の先端部であり、２２は鋏先端部２１と該先端部につな
がるドレイン、領域１５との間隙に設げたドレインＩｉ
！統領域、零３は先端部のトンイン゛越橋である。ドレ
イン装備領域２２は。
ドレイン電極、ソース電極である。２１はドレイン領域
の先端部であり、２２は鋏先端部２１と該先端部につな
がるドレイン、領域１５との間隙に設げたドレインＩｉ
！統領域、零３は先端部のトンイン゛越橋である。ドレ
イン装備領域２２は。
ｍｌｆ、実効ドーズ量１．３ｘｌＯｔｘ のすｙ。
イオン打込み法など゛により形成できる。ドレイン−続
領域２２のＢ −Ｂ／力方向長さは約１０μｍで−ある
。この時得られた力、トオフ状態Ｋｘけるドレイン電圧
電流特性は、ｍ４図とはば一致した。この時のドレイン
先端部２１０曲率半雫は約１０μｍ。
領域２２のＢ −Ｂ／力方向長さは約１０μｍで−ある
。この時得られた力、トオフ状態Ｋｘけるドレイン電圧
電流特性は、ｍ４図とはば一致した。この時のドレイン
先端部２１０曲率半雫は約１０μｍ。
５ことなく、くしの書状ドレイン′の構部（［５１１の
Ｃ−Ｃ′力方向ドレイ／の幅。）ｔ−従来構造の３分の
ＩＫできたことくなる。即ち、くしの書状ドレイイのピ
ッチは従来構造に比べ４０μｍ短か（すること６ができ
、単位面積当りのダート幅を著しく・大きくでき桑。
Ｃ−Ｃ′力方向ドレイ／の幅。）ｔ−従来構造の３分の
ＩＫできたことくなる。即ち、くしの書状ドレイイのピ
ッチは従来構造に比べ４０μｍ短か（すること６ができ
、単位面積当りのダート幅を著しく・大きくでき桑。
ところで、ドレイン接続−域Ｂ−Ｂ／に沿った長さく以
下、ドレインｉｌ！続領域長と呼ぶ、）Ｋは最適な範四
がある。ドレイン接線領域長が短かいと。
下、ドレインｉｌ！続領域長と呼ぶ、）Ｋは最適な範四
がある。ドレイン接線領域長が短かいと。
ドレイン領域１５から延びた空乏層が先４部２１に、い
わゆるパンチスルーを起こし、先端部２１の電位がドレ
イン接線領域２２のピンチオフ電圧以上になってしまう
、従、て、ドレイン耐圧は先端部２１の帰伏により−ａ
され、本願の効果が十分発揮されなくなる。一方、ドレ
イン優醜領域長が長いと、ドレイｙ＠繞領域による一列
抵抗分が大きくなり、素子の電気的特性、が悪くなる。
わゆるパンチスルーを起こし、先端部２１の電位がドレ
イン接線領域２２のピンチオフ電圧以上になってしまう
、従、て、ドレイン耐圧は先端部２１の帰伏により−ａ
され、本願の効果が十分発揮されなくなる。一方、ドレ
イン優醜領域長が長いと、ドレイｙ＠繞領域による一列
抵抗分が大きくなり、素子の電気的特性、が悪くなる。
まえ、ドレイン耐・圧大きい場合、第５図に示したドレ
イン領域１５の角２４や先端１ｉ１１２１０角２５にお
ける降伏電圧の低下が顕著になり、素子全体のドレイン
耐圧はこれら０１１分で＠御されてしまう。しかし、ド
レイン−絨領域長が適当な範囲内にある時は、ドレイン
領域ｘｓｏ角２４と屍＠＠２１から延びる各々の！ｌ乏
膚が結会しあって、電界緩和がなされる丸め、ｃＯｆｓ
分０４伏によるドレイン−圧の低下社、無視できるはと
小さくできる。
イン領域１５の角２４や先端１ｉ１１２１０角２５にお
ける降伏電圧の低下が顕著になり、素子全体のドレイン
耐圧はこれら０１１分で＠御されてしまう。しかし、ド
レイン−絨領域長が適当な範囲内にある時は、ドレイン
領域ｘｓｏ角２４と屍＠＠２１から延びる各々の！ｌ乏
膚が結会しあって、電界緩和がなされる丸め、ｃＯｆｓ
分０４伏によるドレイン−圧の低下社、無視できるはと
小さくできる。
しかし、ドレイン耐圧とドレイン接Ｍ領域のピンチオフ
電圧との差が犬舎（なると、ドレイン領域１５から先端
部２１への、＜ンチスルーを起させることなく、両者か
ら延びる空乏層を適度に結合させて電界緩和を計るのは
、非常に内錐となる。
電圧との差が犬舎（なると、ドレイン領域１５から先端
部２１への、＜ンチスルーを起させることなく、両者か
ら延びる空乏層を適度に結合させて電界緩和を計るのは
、非常に内錐となる。
これを解決するには、複数個のドレイン接続領域を設は
ルば良い。第８図は、例として、２４ｍのドレイン接続
領域を持った素子の平面形状をドレイン先端部だけ取り
出して示したものである。第９１１！ｌ１％縞１０図は
各々、第８図のＤ−Ｄ／、１−３１／に沿りた断面構造
を示したものである。以下４８図を例にして、複数個の
ドレイン接続領域を持った素子の動作原理を説明する。
ルば良い。第８図は、例として、２４ｍのドレイン接続
領域を持った素子の平面形状をドレイン先端部だけ取り
出して示したものである。第９１１！ｌ１％縞１０図は
各々、第８図のＤ−Ｄ／、１−３１／に沿りた断面構造
を示したものである。以下４８図を例にして、複数個の
ドレイン接続領域を持った素子の動作原理を説明する。
第８図、第９図において、２６は＠１のビシインｍｍ１
ｉｉ城、２７は第２のドレイン接ＩＩＪ＆領域、２８は
第１のドレイン領域、２９は第１のドレイン領域上に設
けられたｔ４１のドレイン電極である。他の部分は２１
ｍ５図、＃Ｉ６図の場合と同様である。ま九ｇｔｏ図に
示した、第８図ｇ−Ｎ／に沿う丸断面構造は、第５図の
Ｃ−Ｃ’に沿った断面構造と同様である。４、ドレイン
電圧の増加に伴ない、第１、Ｍ２のドレイン接！領域２
６，２７がピンチオフすると、先端部２１および第１の
ドレイン領域２８の電位は、ピンチオフ電圧に保木、れ
る、更らにドレイン電圧が増加してドレイン領域１５７
Ｊ）ら４１のドレイン領域２８に空乏層がバンチスルー
を起こすと。
ｉｉ城、２７は第２のドレイン接ＩＩＪ＆領域、２８は
第１のドレイン領域、２９は第１のドレイン領域上に設
けられたｔ４１のドレイン電極である。他の部分は２１
ｍ５図、＃Ｉ６図の場合と同様である。ま九ｇｔｏ図に
示した、第８図ｇ−Ｎ／に沿う丸断面構造は、第５図の
Ｃ−Ｃ’に沿った断面構造と同様である。４、ドレイン
電圧の増加に伴ない、第１、Ｍ２のドレイン接！領域２
６，２７がピンチオフすると、先端部２１および第１の
ドレイン領域２８の電位は、ピンチオフ電圧に保木、れ
る、更らにドレイン電圧が増加してドレイン領域１５７
Ｊ）ら４１のドレイン領域２８に空乏層がバンチスルー
を起こすと。
第１のドレイン領域２８の電位は上昇し始める。
しかし、第１のドレイン領域２８の電位の上昇に伴なっ
て同領域から延びる空乏層が先ｙ＾ｓ２１にバンチスル
ーを起こすまでは、先端部２１の電位は、Ｉ１１ｍＷ４
域のピンチオフ電圧に保たれる。
て同領域から延びる空乏層が先ｙ＾ｓ２１にバンチスル
ーを起こすまでは、先端部２１の電位は、Ｉ１１ｍＷ４
域のピンチオフ電圧に保たれる。
即ち、ｄｉ、第２のドレイン接Ｍ額域２６゜２７のパン
チスルー電圧の合計が、ドレイン耐圧と先４＄２１の降
伏電圧の差より大きければ、先端部２１ｏ降伏電圧がド
レイン耐圧を制限することはない、従うて、ドレインＭ
Ｉ４続ｉＩｌ城を多畝設げてやれば、先１１１Ｉｆ！Ｉ
Ａの降伏電圧とドレイン耐圧との差が大きくなっても、
先端部の降伏がドレイン耐圧をｍ１ｉｌｉＬないように
することができる。
チスルー電圧の合計が、ドレイン耐圧と先４＄２１の降
伏電圧の差より大きければ、先端部２１ｏ降伏電圧がド
レイン耐圧を制限することはない、従うて、ドレインＭ
Ｉ４続ｉＩｌ城を多畝設げてやれば、先１１１Ｉｆ！Ｉ
Ａの降伏電圧とドレイン耐圧との差が大きくなっても、
先端部の降伏がドレイン耐圧をｍ１ｉｌｉＬないように
することができる。
以上述べえように、本ＩＩｉ発明によれば、ドレイン−
圧を損う・ことなく、ドレイン平面形状が従来より小さ
な先端部をも、九ＩＧＰｉｌｔＴが実現できる。
圧を損う・ことなく、ドレイン平面形状が従来より小さ
な先端部をも、九ＩＧＰｉｌｔＴが実現できる。
従りて％例えば、ゲート＃１を大きくするために、＜Ｌ
Ｏ歯状のドレインを設げたよ５な素子では、ドレインの
幅を従来に比べ著しく小さくできるようになった。この
ため、（しの歯状ドレインの繰り返えしピッチは小さく
なり、単位Ａ子面積当りのゲート−を従来に比べ、着し
く大きくできるようになった。
Ｏ歯状のドレインを設げたよ５な素子では、ドレインの
幅を従来に比べ著しく小さくできるようになった。この
ため、（しの歯状ドレインの繰り返えしピッチは小さく
なり、単位Ａ子面積当りのゲート−を従来に比べ、着し
く大きくできるようになった。
なお、嬉５図、第８図の本願実施例においては、先端部
の形状が半円状のものを例にして＃ｉ明したが、本願発
明の効果は先喝の平面形状が多角形でも全く同じである
。
の形状が半円状のものを例にして＃ｉ明したが、本願発
明の効果は先喝の平面形状が多角形でも全く同じである
。
第１図は、従来例の千−形状、嬉２図は第１図のＡ−人
′方向のＩＩＩＨ図、第３図、第４図は力、トオフ時の
ドレイン電圧域ｆＩＬＩＩ＃性を、ドレイン先端部の曲
率半径′を変えて示したものであるｅ ＩＩＩ ’図は
本願発明による一実施例の平面形状をドレイン先端部だ
け取り出して示したものであり、第６図は、＃ｇ５図Ｏ
Ｂ −８’に沿りた斬＃＃造、嬉７図は菖５図Ｃ−Ｃｌ
に沿った１ｒｌｉｊ構造を各々示し九ものである。第８
ｗＪは本発明の他の実施例の平面形状をドレイン先端部
だげ坂り出して示したものであり、第９図は、第８図の
Ｄ −Ｄ／ Ｉｃ沿つた断面構造、第１θ図は第８図の
Ｍ−Ｂ’に沿りた断面構造を各々を示したものである。 ｌはソースパッド、２線ドレインパ、ド、３はグードパ
、ド、４はゲートのバス配線、５，１３は半導体基板、
６，１４はソース領域、７８１５はドレイン領域、８，
１６はオフセットゲート領域、９．１７はダート酸化膜
、１０．１８はゲート電画、１１，１９ｑドｖ４ｙ電楊
、１２．２０はソース電砺、２１は先＠＠、２２はドレ
イン接ｉＩＭ頭域、２６．２７は各々ｌｌｌ１，１嬉２
のドレイン接ａｗ４域、２８は第ｌのドレイン領域、２
３線先端廊のドレイン電極、２４砿ドレイン領域の角、
２！１は先端部の角、２９は１ｍｌのドレイン領域上に
設けたドレイン電極、である。 率２図 第３図 第１＋図 擲ら図 第ｑ図
′方向のＩＩＩＨ図、第３図、第４図は力、トオフ時の
ドレイン電圧域ｆＩＬＩＩ＃性を、ドレイン先端部の曲
率半径′を変えて示したものであるｅ ＩＩＩ ’図は
本願発明による一実施例の平面形状をドレイン先端部だ
け取り出して示したものであり、第６図は、＃ｇ５図Ｏ
Ｂ −８’に沿りた斬＃＃造、嬉７図は菖５図Ｃ−Ｃｌ
に沿った１ｒｌｉｊ構造を各々示し九ものである。第８
ｗＪは本発明の他の実施例の平面形状をドレイン先端部
だげ坂り出して示したものであり、第９図は、第８図の
Ｄ −Ｄ／ Ｉｃ沿つた断面構造、第１θ図は第８図の
Ｍ−Ｂ’に沿りた断面構造を各々を示したものである。 ｌはソースパッド、２線ドレインパ、ド、３はグードパ
、ド、４はゲートのバス配線、５，１３は半導体基板、
６，１４はソース領域、７８１５はドレイン領域、８，
１６はオフセットゲート領域、９．１７はダート酸化膜
、１０．１８はゲート電画、１１，１９ｑドｖ４ｙ電楊
、１２．２０はソース電砺、２１は先＠＠、２２はドレ
イン接ｉＩＭ頭域、２６．２７は各々ｌｌｌ１，１嬉２
のドレイン接ａｗ４域、２８は第ｌのドレイン領域、２
３線先端廊のドレイン電極、２４砿ドレイン領域の角、
２！１は先端部の角、２９は１ｍｌのドレイン領域上に
設けたドレイン電極、である。 率２図 第３図 第１＋図 擲ら図 第ｑ図
Claims (1)
- 、、ｇ１ｍ電形０半導体基板内に＃１２導電形のソース
−域とドレイン領域を設げ、該ソース領域と蚊ドレイ／
−域との関に該ドレイン領域ＫＩＩして低不純倫ａｌｌ
ｆｌ？第２４゛−形のオフセ、トグートー域ｔ−設げ、
該半導体基板上に設けたゲート絶縁層を介して一端が該
ソース領域に接し、他の一端が峡オフセットゲート璃域
に接するようにゲート電極を設けて１ｊる結縁ゲート形
ＩＩＥ界効果トランジスタの該ドレイン領域の手間形状
が、先端部を持ち威光４部と紋先端婦につながる該ドレ
イン領域との間に少なくと°も１つの１ｌａｉｌｌｉを
設け、〃）つ威関膳に第２導電形の低不純豐貞度層より
なるドレイン−ｄｄＡ域を設けた事を特徴とする、絶縁
ダート形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180146A JPS5880869A (ja) | 1981-11-10 | 1981-11-10 | 絶縁ゲ−ト形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180146A JPS5880869A (ja) | 1981-11-10 | 1981-11-10 | 絶縁ゲ−ト形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5880869A true JPS5880869A (ja) | 1983-05-16 |
Family
ID=16078200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180146A Pending JPS5880869A (ja) | 1981-11-10 | 1981-11-10 | 絶縁ゲ−ト形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613187A3 (en) * | 1993-02-15 | 1994-12-21 | Fuji Electric Co Ltd | High voltage MIS field effect transistor. |
-
1981
- 1981-11-10 JP JP56180146A patent/JPS5880869A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613187A3 (en) * | 1993-02-15 | 1994-12-21 | Fuji Electric Co Ltd | High voltage MIS field effect transistor. |
| US5523599A (en) * | 1993-02-15 | 1996-06-04 | Fuji Electric Co., Ltd. | High voltage MIS field effect transistor |
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