JP6732715B2 - ストライプ状トレンチゲート構造とゲートコネクタ構造とを有する半導体装置 - Google Patents

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Description

ＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などの電力半導体装置は通常、半導体本体のトランジスタセル領域を水平方向に沿って貫通するゲート電極を有するストライプ状トランジスタセルに基づく。半導体本体の表側では、ゲートコネクタ構造がゲート電極と半導体デバイスのゲート端子または集積化ゲート駆動回路の出力とを電気的に接続する。
電力半導体装置の信頼性を改善することが望ましい。
この目的は独立請求項の主題により達成される。従属請求項は別の実施形態に関わる。
一実施形態によると、半導体装置は、第１の表面から半導体本体内に延びるストライプ状トレンチゲート構造を含むトランジスタセルを含む。ゲートコネクタ構造は第１の表面から離れている。ゲートコネクタ構造はトレンチゲート構造内のゲート電極へ電気的に接続される。ゲート誘電体がゲート電極を半導体本体から分離する。ゲートコネクタ構造の垂直突起の外側のゲート誘電体の第１の部分はゲートコネクタ構造の垂直突起内の第２の部分より薄い。
別の実施形態によると、半導体装置は、第１の表面から半導体本体内に延びるストライプ状トレンチゲート構造を含むトランジスタセルを含む。トランジスタセルは、トランジスタセルがオン状態である場合に負荷電流が第１の表面に垂直である垂直方向に流れるアクティブ部と、トランジスタセルがオン状態である場合に負荷電流が垂直方向に流れないアイドル部とを含む。アイドル部内のゲート誘電体の第２の部分はアクティブ部内のゲート誘電体の第１の部分より少なくとも１つ多い副層を含む。
別の実施形態によると、半導体装置は、第１の表面から炭化珪素に基づく半導体本体内に延びるストライプ状トレンチゲート構造を含むトランジスタセルを含む。トランジスタセルは、トランジスタセルがオン状態である場合に負荷電流が第１の表面に垂直である垂直方向に流れるアクティブ部と、トランジスタセルがオン状態である場合に負荷電流が垂直方向に流れないアイドル部とを含む。アイドル部内のゲート誘電体の第２の部分はアクティブ部内のゲート誘電体の第１の部分より厚い。
当業者は、以下の詳細な明細書を読み添付図面を見ると更なる特徴と利点を認識する。
添付図面は本発明をさらに理解するために含まれており、本明細書に援用されその一部を構成する。添付図面は、本発明のいくつかの実施形態を例示し、本明細書と共に本発明の原理を説明することに役立つ。本発明の他の実施形態および意図する利点は、以下の詳細明細書を参照することにより良く理解されるので、容易に理解される。
ゲートコネクタ構造の垂直突起内の厚いゲート誘電体部分に関する一実施形態による半導体装置の一部の概略平面図である。 Ｂ−Ｂ線に沿った図１Ａの半導体装置部分の概略垂直断面図である。 一実施形態による、ゲートパッドおよびゲートフィンガを含む半導体装置の概略平面図である。 ゲートコネクタ構造の垂直突起内の多層ゲート誘電体に関する一実施形態による半導体装置の一部の概略垂直断面図である。 アイドル領域内の多層誘電体に関する一実施形態による半導体装置の一部の概略水平方向断面図である。 Ｂ−Ｂ線に沿った図４Ａの半導体装置部分の概略垂直断面図である。 トレンチゲート構造の端部内の多層ゲート誘電体に関する一実施形態による半導体装置の一部の概略水平方向断面図である。 Ｂ−Ｂ線に沿った図５Ａの半導体装置部分の概略垂直断面図である。 アイドル領域内に追加副層を有する一実施形態による半導体装置の一部の概略水平方向断面図であり、追加副層はアクティブ領域内のゲート誘電体の形成前に形成される。 炭化珪素に基づく一実施形態によるアイドル領域内に厚いゲート誘電体部分を有する半導体装置の一部の概略水平方向断面図である。 Ｂ−Ｂ線に沿った図７Ａの半導体装置部分の概略垂直断面図である。 ゲートコネクタ構造の垂直突起内の強化ゲート誘電体部分と端部に関する一実施形態による炭化珪素に基づくＩＧＦＥＴの一部の概略平面図である。 Ｂ−Ｂ線に沿った図８Ａの半導体装置部分の概略垂直断面図である。 Ｃ−Ｃ線に沿った図８Ａの半導体装置部分の概略垂直断面図である。 Ｂ−Ｂ線に沿った図８Ａの半導体装置部分の概略垂直断面図である。 Ｃ−Ｃ線に沿った図８Ａの半導体装置部分の概略垂直断面図である。
以下の詳細な説明では、実施形態の一部をなす添付図面であって本発明が実施され得る特定の実施態様を例示として示す添付図面を参照する。本発明の趣旨と範囲から逸脱することなく、他の実施形態が利用され得、構造的または論理的変更がなされ得る。例えば、一実施形態について例示または説明される特徴は、さらに別の実施形態をもたらすために他の実施形態に対しまたはそれに関連して使用され得る。本発明はこのような修正および変形を含むように意図されている。これらの例は特定の言語を使用して説明されるが、特定の言語は添付の特許請求範囲を制限するものと解釈されてはでない。図面はスケーリングされていなく、例示目的のためだけである。明確のために、同じまたは同様な要素は、別途記載のない限り、様々な図面内の対応する参照符号により示された。
用語「有する」、「含む」、「備える」、「なる」などは、開放型であり、述べられた構造、要素または特徴の存在を示すが、追加要素または特徴を排除するものではない。単数形式の冠詞は文脈が明確に指示しない限り単数の物だけでなく複数の物も含み得る。
用語「電気的に接続された」は、電気的に接続された要素間の恒久的低オーム性接続、例えば、当該要素間の直接接触、または金属および／または高ドープ半導体を介した低オーム性接続を指す。用語「電気的に接続された」は、信号送信に適合化された１つまたは複数の介在要素が電気的に接続された素子（例えば、第１の状態において低オーム性接続を与え第２の状態において高オーム性電気的減結合を一時的に与えるように制御可能な素子）間に設けられ得るということを含む。
添付図面は、ドーピングタイプ「ｎ」または「ｐ」の隣に「−」または「＋」を示すことにより相対的ドーピング濃度を示す。例えば、「ｎ−」は「ｎ」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、一方「ｎ＋」ドーピング領域は「ｎ」ドーピング領域より高いドーピング濃度を有する。同じ相対的ドーピング濃度のドーピング領域は必ずしも同じ絶対的ドーピング濃度を有しない。例えば、２つの異なる「ｎ」ドーピング領域が同じまたは異なる絶対的ドーピング濃度を有し得る。
図１Ａ、１ＢはトランジスタセルＴＣを含む半導体装置５００を示す。半導体装置５００は、例えば通常の意味でのＭＯＳＦＥＴ（金属酸化膜半導体ＦＥＴ：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）であるＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）であってもよいし、それを含んでもよい。ＭＯＳＦＥＴの一例として、金属ゲートを有するＦＥＴおよび非金属ゲートを有するＦＥＴ、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、またはＭＣＤ（ＭＯＳ制御ダイオード：ＭＯＳ ｃｏｎｔｒｏｌｌｅｄ ｄｉｏｄｅ）が挙げられる。
半導体装置５００は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、砒化ガリウム（ＧａＡｓ）または任意の他のＡＩＩＩＢＶ半導体などの結晶質半導体材料からなる半導体本体１００に基づく。一実施形態によると、半導体本体１００は、窒化ガリウム（ＧａＮ）または炭化珪素（ＳｉＣ）などの２．０ｅＶ以上のバンドギャップを有する単一結晶質半導体材料で作られる。例えば、半導体材料は、炭化珪素ＳｉＣ、例えば２Ｈ−ＳｉＣ（２ＨポリタイプのＳｉＣ）、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣである。
半導体本体１００は、ほぼ平面で有り得るまたは同一平面部により架設された平面により与えられ得るまたは表側にスタガ型（staggered）平行平面部を含む第１の表面１０１を有する。裏側では、反対の第２の表面が第１の表面１０１と平行に延びる。表側の第１の表面１０１と裏側の第２の表面との距離は規定阻止電圧を達成するように選択される。同距離は数μｍ〜数百μｍの範囲内であり得る。第１の表面１０１に対する法線は垂直方向を定義する。第１の表面１０１と平行な方向は水平方向である。
トランジスタセルＴＣは、第１の表面１０１から半導体本体１００中に延びるストライプ状トレンチゲート構造１５０に沿って形成される。トレンチゲート構造１５０はトランジスタセル領域６１０を第１の水平方向に沿って貫通する。
トランジスタセルＴＣの半導体部分は隣接ゲート構造１５０間の半導体本体１００のアクティブメサ部１７１内に形成される。アクティブメサ部１７１は、ドリフト構造１２０を有する第１のｐｎ接合ｐｎ１とソースゾーン１１０を有する第２のｐｎ接合ｐｎ２とを形成する本体ゾーン１１５を含む。本体ゾーン１１５はソースゾーン１１０をドリフト構造１２０から分離する。ソースゾーン１１０は表側へ配向される。ソースゾーン１１０は第１の表面１０１に直接隣接し得る。ドリフト構造１２０は後部へ配向される。ドリフト構造１２０は第２の表面に直接隣接し得る。
オーム接触はソースゾーン１１０と表側の第１の負荷電極３１０とを電気的に接続する。ドリフト構造１２０はオーム抵抗または別のｐｎ接合を介し第２の負荷電極３２０へ電気的に接続または結合され得る。
第１および第２の負荷電極３１０、３２０のそれぞれは、主構成成分としてアルミニウム（Ａｌ）、銅（Ｃｕ）、またはＡｌＳｉ、ＡｌＣｕまたはＡｌＳｉＣｕなどのアルミニウムまたは銅の合金からなり得るまたはそれを含み得る。他の実施形態によると、第１および第２の負荷電極３１０、３２０のうちの少なくとも１つは、主構成成分としてニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、バナジウム（Ｖ）、銀（Ａｇ）、金（Ａｕ）、錫（Ｓｎ）、白金（Ｐｔ）、および／またはパラジウム（Ｐｄ）を含み得る。例えば、第１および第２の負荷電極３１０、３２０のうちの少なくとも１つは２つ以上の副層を含み得る、各副層は、主構成成分としてＮｉ、Ｔｉ、Ｖ、Ａｇ、Ａｕ、Ｗ、Ｓｎ、ＰｔおよびＰｄのうちの１つまたは複数（例えば、シリサイド、窒化物、および／または合金）を含む。
第１の負荷電極３１０は、ＭＣＤのアノード端子、ＩＧＦＥＴのソース端子またはＩＧＢＴのエミッタ端子であり得る第１の負荷端子Ｌ１を形成してもよいし、それに電気的に接続または結合されてもよい。第２の負荷電極３２０は、ＭＣＤのカソード端子、ＩＧＦＥＴのドレイン端子またはＩＧＢＴのコレクタ端子であり得る第２の負荷端子Ｌ２を形成してもよいし、それに電気的に接続または結合されてもよい。
各トレンチゲート構造１５０は、高濃度ドープ多結晶シリコン層またはメタル含有層を含み得る導電性ゲート電極１５５を含み得るまたはそれからなり得る。トレンチゲート構造１５０はさらに、ゲート電極１５５を半導体本体１００から分離するゲート誘電体１５１を含む。ゲート誘電体１５１は、半導体誘電体、例えば熱成長または蒸着された半導体酸化物、例えば酸化珪素、半導体窒化物、例えば蒸着または熱成長された窒化珪素、酸窒化半導体、例えば酸窒化珪素、またはそれらの任意の組み合せを含み得るまたはそれからなり得る。
ゲート誘電体１５１はゲート電極１５５を本体ゾーン１１５へ容量結合する。ゲート電極１５５の電位が半導体装置５００の閾値電圧を越えると、本体ゾーン１５５内の少数電荷キャリアはソースゾーン１１０とドリフト構造１２０とを接続する反転チャネルを形成し、半導体装置１００はターンオンする。オン状態では、負荷電流はほぼ垂直方向に半導体本体１００を貫流する。
層間絶縁膜２１０は第１の負荷電極３１０とゲート電極１５５との間に挟まれ、第１の負荷電極３１０をゲート電極１５５から誘電的に絶縁する。層間絶縁膜２１０は一例として、酸化珪素、窒化珪素、酸窒化珪素、ドープまたは非ドープ珪酸塩ガラス例えばＢＳＧ（珪酸ホウ素ガラス、ＰＳＧ（珪酸燐ガラス）またはＢＰＳＧ（珪酸ホウ素燐ガラス：ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ））からなる１または複数の誘電層を含み得る。
ゲートコネクタ構造３３０は、半導体本体１００の第１の表面１０１から離れた表側に形成される。ゲートコネクタ構造３３０はゲート電極１５５へ電気的に接続される。ゲートコネクタ構造３３０は、ゲート端子Ｇを形成してもよいしゲート端子Ｇへ電気的に接続または結合されてもよい。
オン状態では、負荷電流はほぼ例外なく、ゲートコネクタ構造３３０の垂直突起の外側のアクティブ領域６１１内に流れ、いかなる負荷電流もゲートコネクタ構造３３０の垂直突起内のアイドル領域６１３内の半導体本体１００を垂直方向に貫流しない。半導体本体１００はさらに、例えばトランジスタセルＴＣのトレンチ端部に沿ってアイドル領域を含み得る。
アイドル領域６１３内には、ソースゾーン１１０は存在しないかもしれなく、本体ゾーン１１５とｐｎ接合を形成するドープゾーンは第１の表面１０１と本体ゾーン１１５との間に形成されない。さらに、アイドル領域６１３内に、本体ゾーン１１５はゲート誘電体１５１の当該部分両端の実効電圧降下を低減するためにより高いドーパント濃度を有する部分を含み得る。他の実施形態によると、アイドル領域６１３は、第１の表面１０１と本体ゾーン１１５間に形成されるとともに本体ゾーン１１５とｐｎ接合を形成するが第１の負荷電極３１０への電気接続が無いドープゾーンを含み得る。
ゲートコネクタ構造３３０は、ゲート電極１５５へそれぞれ電気的に接続されるゲートパッド、ゲートフィンガおよびゲートランナとのうちの少なくとも１つを含み得る。ゲートパッドは、ボンディングワイヤのランディングパッドとして好適な金属パッドであってもよいし、または半田付けクリップのような別のチップツーリードフレーム（ｃｈｉｐ−ｔｏ−ｌｅａｄ ｆｒａｍｅ）またはチップツーチップ接続（ｃｈｉｐ−ｔｏ−ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）であってもよい。ゲートパッドは、第１の負荷電極３１０と半導体本体１００の側面１０３との間にまたは半導体本体１００の中央部に配置され得る。
ゲートランナはトランジスタセル領域６１０を囲む金属配線であり得る。ゲートフィンガは、トランジスタセル領域全体にわたって走るとともにゲートフィンガの垂直突起内のアイドル領域６１３の両側のアクティブ領域６１１内のトランジスタセル領域６１０を分割する金属配線であり得る。
ゲートコネクタ構造３３０の垂直突起の外側のアクティブ領域６１１内のゲート誘電体１５１の第１の部分１５１ａは、ゲートコネクタ構造３３０の垂直突起内のトランジスタセル領域６１０のアイドル領域６１３内のゲート誘電体１５１の第２の部分１５１ｂより薄い。一実施形態によると、第１および第２の部分１５１ａ、１５１ｂは同じ材料から形成される。第２の部分１５１ｂは第１の部分１５１ａより少なくとも１０％、例えば少なくとも２０％または少なくとも５０％厚い。
別の実施形態によると、第２の部分１５１ｂは、第１の部分１５１ａと同じ構成および厚さの第１の副層と、同じ材料または別の材料からつくられる第２の副層とを含む。
以下の説明は、ｐドープ本体ゾーン１１５、ｎドープソースゾーン１１０およびｎドープドリフト構造１２０を有するｎチャネルトランジスタセルＴＣに言及する。同じ考察は、ｎドープ本体ゾーン１１５、ｐドープソースゾーン１１０およびｐドープドリフト構造１２０を有するｐチャネルトランジスタセルＴＣに当てはまる。
アイドル領域６１３内の本体ゾーン１１５の一部は、ゲート電極１５５に印可された正のゲート電圧が当該トレンチゲート構造１５０に沿って空乏層を誘起するようにアクティブ領域６１１内の本体ゾーン１１５より濃くｐドープされ得る。空乏層はゲート誘電体１５１両端の実効電圧降下を低減し、当該半導体領域とトランジスタセル領域６１０のアクティブ領域６１１との電気的分離を改善する。
しかし、ｐドープ部分の閾値電圧より高い正のゲート電圧は、アイドル領域６１３内の半導体／絶縁体界面がソース電位へ接続されるので遮蔽を解除する反転層を誘起し得る。さらに、ゲート電極１５５に印可される負のゲート電圧はゲート誘電体１５１に沿って、ｐドープ部分の遮蔽効果を低減し得る蓄積層を誘起し得る。
ゲートコネクタ構造３３０の垂直突起内のゲート誘電体１５１の厚さの増加は、ゲート誘電体１５１に沿った実効電界を低減し、閾値電圧を局所的にさらに増加する。アイドル領域６１３内の閾値電圧の増加は、アイドル領域６１３とアクティブ領域６１１との電気的分離を支援する。
加えて、ゲート誘電体１５１の最も弱い点がゲートコネクタ構造３３０の垂直突起の外側のアクティブ領域６１１内に固定される。アイドル領域６１３内例えばゲートコネクタ構造３３０の垂直突起内のゲート誘電体１５１の部分がゲート誘電体全体の信頼性に貢献する。パーコレーション経路（ｐｅｒｃｏｌａｔｉｏｎ ｐａｔｈ）が形成されればまたは外因性欠陥がアイドル領域６１３内にたまたま位置すれば、当該トランジスタ部分はアクティブ状態ではないがゲート誘電体１５１は降伏し得る。通常、装置信頼性は、オン状態の半導体装置５００のより高い閾値電圧とより高い抵抗を生じるゲート誘電体１５１の厚さの増加により向上され得る。その代りに、ゲートコネクタ構造３３０の垂直突起の外側のアクティブ領域６１１内の第１の部分１５１ａより厚いゲートコネクタ構造３３０の垂直突起内のゲート誘電体１５１の第２の部分１５１ｂを設けることにより、装置全体の信頼性は半導体装置５００のトランジスタ機能の性能への悪影響無しに著しく向上され得る。
図２は半導体装置５００の表側の第１の負荷電極３１０とゲートコネクタ構造３３０を示す。トレンチゲート構造１５０はトランジスタセル領域６１０を第１の水平方向に沿って貫通する。トランジスタセル領域６１０内に、トランジスタセルＴＣがトレンチゲート構造１５０に沿って形成される。ゲートコネクタ構造３３０は、第１の水平方向と交差する第２の水平方向に沿って延びるゲートフィンガ３３１を含む。例えば、ゲートフィンガ３３１はトレンチゲート構造１５０の直交方向へ延びる。
ゲートフィンガ３３１からゲート電極１５５内に延びるコンタクト構造がゲート電極１５５とゲートフィンガ３３１とを電気的に接続する。ゲートフィンガ３３１は、ゲート電極１５５同士を互いに電気的に接続してゲートパッド３３２へ電気的に接続し得る。ボンディングワイヤ３３３がゲートパッド３３２に固定、例えば接着または半田付けされ得る。
ゲートフィンガ３３１およびゲートパッド３３２の下（すなわち、ゲートフィンガ３３１とゲートパッド３３２の垂直突起内）のゲート誘電体１５１の第２の部分１５１ｂは、ゲートフィンガ３３１およびゲートパッド３３２の垂直突起の外側であるが第１の負荷電極３１０の垂直突起内の第１の部分１５１ａより厚い。エッジ領域６９０はトランジスタセル領域６１０を取り囲み、半導体本体１００の端の側面１０３からトランジスタセル領域６１０を分離し得る。
図３は、ゲートコネクタ構造３３０の垂直突起内のアイドル領域６１３内のトランジスタセルＴＣの修正形態を示す。例えば、アイドル領域６１３は、本体ゾーン１１５とｐｎ接合を形成するドープゾーン１１１を含み得る。ドープゾーン１１１はソースゾーン１１０と同じドーパントドーズ量を含み得るが、ドープゾーン１１１はソースゾーン１１０以外に第１の負荷電極３１０へのいかなる接続も無い。ゲートコンタクト３３５は、層間絶縁膜２１０内の開口を貫通し、ゲートコネクタ構造３３０とゲート電極１５５とを電気的に接続する。
ゲート誘電体１５１の第２の部分１５１ｂは第１の部分１５１ａより１つ多い副層を含む。一実施形態によると、第２の部分１５１ｂは、第１の部分１５１ａを形成する第１の副層１５２の第１の部分と同じ厚さと構成を有する（すなわち同じ材料からなりかつ同じ内部構造を有する）第１の副層１５２の第２の部分と、加えて、第１の部分１５１ａ内に存在しない第２の副層１５３とを含む。第２の副層１５３は第１の副層１５２の前または後ろに形成され得る。一実施形態によると、第１の副層１５２の第２の部分は第２の副層１５３と半導体本体１００との間に挟まれる。別の実施形態によると、第１の副層１５２の第２の部分はゲート電極１５５と第２の副層１５３との間に挟まれる。
図４Ａ、４Ｂは、第１の表面１０１から半導体本体１００内に延びるストライプ状トレンチゲート構造１５０を含むトランジスタセルＴＣを有する半導体装置５００を示す。各トランジスタセルＴＣは、トランジスタセルＴＣがオン状態である場合に負荷電流が垂直方向に流れるアクティブ部を含む。トランジスタセルはさらに、ＴＣ、トランジスタセルＴＣがオン状態である場合に負荷電流が垂直方向に流れないアイドル部を含む。
アイドル部は、ゲートコネクタ構造３３０の垂直突起内のトランジスタセル領域６１０のアイドル領域６１３に対応し得るおよび／またはトレンチゲート構造１５０の端部に対応し得る。トランジスタセルＴＣのアイドル部内のゲート誘電体１５１の第２の部分１５１ｂはアクティブ部内のゲート誘電体１５１の第１の部分１５１ａより少なくとも１つ多い層を含む。
例えば、第１の部分１５１ａは、単層または積層であり得る第１の副層１５２の第１の部分からなり、第２の部分１５１ｂは、第１の副層１５２の第２の部分に加えて、単層または積層であり得る第２の副層１５３を含む。図４Ａの実施形態によると、第２の副層１５３は、第２の副層１５３がゲート電極１５５と第１の副層１５２との間に挟まれるように第１の副層１５２の形成後に形成される。第１の副層１５２は、炭化珪素半導体本体１００上に成長される酸化珪素などの熱成長半導体酸化物であり得る。第２の副層１５３は、一例として、蒸着酸化珪素などの蒸着誘電体層であり得る。図４Ａ、４Ｂの実施形態は、前の図面を参照して説明した実施形態のうちの任意のものと組み合わせられ得る。
図５Ａにおいて、アイドル領域６１３はトレンチゲート構造１５０のトレンチ端部１５０ｚを含む。ストライプ状トレンチの端部などのトレンチ角では、成長または蒸着誘電体層の厚さは、トレンチ端の実際の形状の完全に丸い形状からの逸脱のために低減され得る。さらに、強化マイクロトレンチング（ｅｎｈａｎｃｅｄ ｍｉｃｒｏｔｒｅｎｃｈｉｎｇ）がトレンチ端部構造の形状の完全に丸い形状からの逸脱を誘起し得る。一実施形態によると、半導体本体１００は、トレンチ端が六角形状になりやすい炭化珪素に基づく。トレンチ端部１５０ｚ内のゲート誘電体１５１の第２の部分１５１ｂの厚さの増加は、装置信頼性を著しく向上させる。
トレンチ端部１５０ｚは、半導体装置５００のオン状態において負荷電流がトレンチ端部１５０ｚに沿ったトランジスタセルＴＣのアイドル部を垂直方向に貫流しないようにソースゾーンを持たない場合がある。別の実施形態によると、トレンチ端部１５０ｚはソースゾーン１１０を含むがゲート誘電体１５１の厚い第２の部分１５１ｂはトランジスタセルＴＣの局地閾値を最大駆動レベルを越えたレベルへシフトするので、オン状態のソースゾーン１１０の有無にかかわらず、負荷電流はトレンチ端部１５０ｚに沿ったトランジスタセルＴＣのアイドル部を垂直方向に貫流しない。
図５Ｂに示す実施形態によると、トレンチ端部１５０ｚに沿ったトランジスタセルＴＣのアイドル部はソースゾーン１１０に対応するいかなるドープゾーンも持たない。他の実施形態によると、トレンチ端部１５０ｚに沿ったトランジスタセルＴＣのアイドル部は、位置、寸法、およびドーパントドーズ量の点でソースゾーン１１０に対応するが第１の負荷電極３１０への電気接続を有しないドープゾーンを含む。
図６は、第１の副層１５２の前に形成される第２の副層１５３を有する実施形態を示す。第２の副層１５３は、アイドルトランジスタ部分６１３内の第１の副層１５２と半導体本体１００との間に挟まれる。
図７Ａ、７Ｂは、半導体本体１００が炭化珪素から形成される半導体装置５００を示す。
半導体装置１００は、第１の表面１０１から炭化珪素の半導体本体１００内に延びるストライプ状トレンチゲート構造１５０に基づくトランジスタセルＴＣを含む。トランジスタセルＴＣは、トランジスタセルＴＣがオン状態の場合に負荷電流が垂直方向に流れるアクティブ部と、オン状態の場合に負荷電流が垂直方向に流れないアイドル部とを含む。アイドル部内のゲート誘電体１５１の第２の部分１５１ｂはアクティブ部内の第１の部分１５１ａより厚い。図７Ａ、７Ｂの実施形態は、前の図面を参照して説明した実施形態のうちの任意のものと組み合わせられ得る。
図８Ａ〜８Ｃに示す半導体装置５００は、ゲート端子Ｇへ電気的に接続または結合されたゲート電極１５５を含むストライプ状トレンチゲート構造１５０に沿って形成されたトランジスタセルＴＣを有する炭化珪素からなる半導体本体１００に基づくＩＧＦＥＴであり、第１の負荷電極３１０は図１Ａ、１Ｂそれぞれを参照して説明したようにソース端子Ｓへ電気的に接続または結合される。
ドリフト構造１２０は、表側の第１の表面１０１の反対側の半導体本体１００の裏側の第２の表面１０２に沿って形成される高濃度ドープドレイン層１２９を含み得る。ドレイン層１２９は、ドレイン端子Ｄを形成するまたはそれへ電気的に接続され得る第２の負荷電極３２０とオーム接触を形成する。第２の表面１０２に沿ったドレイン層１２９内の最大ドーパント濃度は、一例として少なくとも１Ｅ１９ｃｍ−３であり得る。
ドリフト構造１２０はさらに、ドレイン層１２９とトランジスタセルＴＣの本体ゾーン１１５間に低ドープドリフトゾーン１２１を含む。ドリフトゾーン１２１内の平均ドーパント濃度は、一例として１Ｅ１４ｃｍ−３〜１Ｅ１７ｃｍ−３の範囲であり得る。第１の負荷電極３１０へ電気的に接続されたダイオード領域１１６が第１の表面１０１とドリフトゾーン１２１との間に延び得る。ダイオード領域１１６は、半導体装置５００の本体ダイオードを具現化する第３のｐｎ接合ｐｎ３を形成し得るおよび／または逆阻止状態のドレイン電位に対してゲート誘電体１５１を遮蔽し得る。
半導体装置５００は、一例としてゲートフィンガ３３１、ゲートランナおよびゲートパッド３３２を含み得るトレンチゲート構造１５０のトレンチ端部１５０ｚに沿っておよびゲートコネクタ構造３３０の垂直突起内の両方にアイドル領域６１３を含む。アイドル領域６１３内のゲート誘電体１５１の第２の部分１５１ｂの厚さはアクティブ領域６１１内の第１の部分１５１ａの厚さより少なくとも２０％厚い。第１および第２の部分１５１ａ、１５１ｂのそれぞれは単層または積層であり得る。
ここでは特定の実施形態が示され説明されたが、様々な代替および／または等価実施形態が本発明の範囲から逸脱することなく、図示され説明された特定の実施形態を置換し得るということが、当業者により理解される。本出願は、本明細書で論述された特定の実施形態への任意の適合化またはその変形もカバーするように意図されている。したがって、本発明は特許請求の範囲とその等価物だけにより制限されることが意図されている。
１００ 半導体本体
１０１ 第１の表面
１１０ ソースゾーン
１１５ 本体ゾーン
１１６ ダイオード領域
１２０ ドリフト構造
１２９ 高濃度ドレイン層
１５０ ストライプ状トレンチゲート構造
１５０ｚ トレンチ端部
１５１ａ 第１の部分
１５１ｂ 第２の部分
１５２ 第１の副層
１５３ 第２の副層
１５５ ゲート電極
１７１ アクティブメサ部
２１０ 層間絶縁膜
３１０ 第１の負荷電極
３２０ 第２の負荷電極
３３０ ゲートコネクタ構造
３３１ ゲートフィンガ
３３２ ゲートパッド
３３３ ボンディングワイヤ
３３５ ゲートコンタクト
５００ 半導体装置
６１０ トランジスタセル領域
６１１ アクティブ領域
６１３ アイドル領域
６９０ エッジ領域
ｐｎ１ 第１のｐｎ接合
ｐｎ２ 第２のｐｎ接合
ｐｎ３ 第３のｐｎ接合
Ｄ ドレイン端子
Ｇ ゲート端子
Ｌ１ 第１の負荷端子
Ｌ２ 第２の負荷端子
Ｓ ソース端子
ＴＣ トランジスタセル

Claims (18)

  1. 第１の表面（１０１）から半導体本体（１００）内に延びるストライプ状トレンチゲート構造（１５０）を含むトランジスタセル（ＴＣ）と、
    前記第１の表面（１０１）から離れかつ前記トレンチゲート構造（１５０）の端部から離れたゲートコネクタ構造（３３０）であって、前記トレンチゲート構造（１５０）内のゲート電極（１５５）へ電気的に接続されたゲートコネクタ構造（３３０）と、
    前記トレンチゲート構造（１５０）内にあり、前記ゲート電極（１５５）を前記半導体本体（１００）から分離するゲート誘電体（１５１）であって、前記ゲートコネクタ構造（３３０）の垂直突起の外側の前記ゲート誘電体（１５１）の第１の部分（１５１ａ）が前記ゲートコネクタ構造（３３０）の前記垂直突起内の前記ゲート誘電体（１５１）の第２の部分（１５１ｂ）より薄い、ゲート誘電体（１５１）と、
    前記半導体本体（１００）の前記第１の表面（１０１）と反対側の第２の表面（１０２）に沿ったドレイン層（１２９）と、
    前記ドレイン層（１２９）と本体ゾーン（１１５）の間のドリフトゾーン（１２１）と、
    前記第１の表面（１０１）と前記ドリフトゾーン（１２１）との間に延在し、かつ、前記第１の部分（１５１ａ）の２つの側壁のうちの１つと前記第２の部分（１５１ｂ）の２つの側壁の両方の下に延在することで、前記ドリフトゾーン（１２１）とｐｎ接合を形成するダイオード領域（１１６）とを含む半導体装置であって、
    前記半導体本体（１００）は炭化珪素に基づき、
    前記トレンチゲート構造（１５０）の少なくとも１つの側壁に沿う前記ゲート誘電体（１５１）の前記第２の部分（１５１ｂ）の厚さが、前記側壁に沿う前記ゲート誘電体（１５１）の前記第１の部分（１５１ａ）の厚さよりも大きい、半導体装置。
  2. 前記ゲートコネクタ構造（３３０）はゲートパッド（３３２）と前記ゲートパッド（３３２）に固定されたボンディングワイヤ（３３３）とを含む、請求項１に記載の半導体装置。
  3. 前記ゲートコネクタ構造（３３０）は、複数の前記トレンチゲート構造（１５０）を横切り、かつ前記複数の前記トレンチゲート構造（１５０）内の前記ゲート電極（１５５）へ電気的に接続されたストライプ状ゲートフィンガ（３３１）を含む、請求項１または２に記載の半導体装置。
  4. 前記ゲート誘電体（１５１）は前記トレンチゲート構造（１５０）のトレンチ端部（１５０ｚ）内に別の第２の部分（１５１ｂ）を含む、請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記第１の部分（１５１ａ）は第１の副層（１５２）の第１の部分を含み、前記第２の部分（１５１ｂ）は前記第１の部分（１５１ａ）内に存在しない第２の副層（１５３）と前記第１の副層（１５２）の第２の部分とを含む、請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第２の部分（１５１ｂ）の厚さは前記第１の部分（１５１ａ）の厚さより少なくとも２０％厚い、請求項１から５のいずれか一項に記載の半導体装置。
  7. 炭化珪素に基づく半導体本体（１００）を備え、
    前記半導体本体（１００）は、本体領域（１１５）、ソース領域（１１０）およびトレンチゲート構造（１５０）を備えるトランジスタセル（ＴＣ）を備え、
    前記ソース領域（１１０）および前記本体領域（１１５）は少なくとも前記トレンチゲート構造（１５０）の第１の側壁に隣接し、
    前記トレンチゲート構造（１５０）は、ストライプ状であり、第１の水平方向に沿って延在し、
    前記トレンチゲート構造（１５０）は、前記半導体本体（１００）の第１の表面（１０１）に垂直である垂直方向において、前記第１の表面（１０１）から前記半導体本体（１００）内へと延在し、
    前記トレンチゲート構造（１５０）は、前記第１の水平方向において、前記トレンチゲート構造（１５０）の端部を終端としており、
    ゲート電極（１５５）とゲート誘電体（１５１）が、前記トレンチゲート構造（１５０）内に配置され、前記ゲート誘電体（１５１）が前記ゲート電極（１５５）と前記半導体本体（１００）との間に配置され、
    前記ゲート誘電体（１５１）が、前記トレンチゲート構造（１５０）の内側部分内の第１の部分（１５１ａ）と、前記トレンチゲート構造（１５０）の前記端部の各々の内の第２の部分（１５１ｂ）とを備え、
    前記ゲート誘電体（１５１）が、前記第２の部分（１５１ｂ）内に、前記第１の部分（１５１ａ）内よりも多い少なくとも１つの副層を含み、
    前記少なくとも１つの副層は、前記トレンチゲート構造（１５０）の少なくとも１つの側壁を覆い、
    前記第１の部分（１５１ａ）は前記ソース領域（１１０）に隣接し、前記第２の部分（１５１ｂ）は前記ソース領域（１１０）に隣接しない、半導体装置。
  8. 前記トランジスタセル（ＴＣ）は、アクティブ部とアイドル部を含み、
    前記トランジスタセル（ＴＣ）がオン状態であるときに、負荷電流が前記垂直方向に前記アクティブ部を流れ、
    前記トランジスタセル（ＴＣ）がオン状態であるときに、負荷電流が前記垂直方向に前記アイドル部を流れず、
    前記トレンチゲート構造（１５０）の前記内側部分が、前記アクティブ部内にあり、
    前記トレンチゲート構造（１５０）の前記端部が、前記アイドル部内にある、請求項７に記載の半導体装置。
  9. 前記端部が、前記トレンチゲート構造（１５０）の集積部分である、請求項７または８に記載の半導体装置。
  10. 前記半導体装置が、複数の前記トレンチゲート構造（１５０）を備え、
    前記半導体装置が、前記ゲート電極（１５５）へ電気的に接続され、かつ前記第１の表面（１０１）から離れて形成されたゲートコネクタ構造（３３０）を備え、
    前記ゲートコネクタ構造（３３０）は前記複数の前記トレンチゲート構造（１５０）を横切るストライプ状ゲートフィンガ（３３１）を含む、請求項７から９のいずれか一項に記載の半導体装置。
  11. 前記第１および第２の部分（１５１ａ、１５１ｂ）のうちの少なくとも１つは前記半導体本体（１００）の熱酸化により形成される半導体酸化物層を備える、または当該半導体酸化物層から成る、請求項７から１０のいずれか一項に記載の半導体装置。
  12. 前記第１の部分（１５１ａ）は第１の副層（１５２）の第１の部分を含み、前記第２の部分（１５１ｂ）は前記第１の部分（１５１ａ）内に存在しない第２の副層（１５３）と前記第１の副層（１５２）の第２の部分とを含む、請求項７から１１のいずれか一項に記載の半導体装置。
  13. 炭化珪素に基づく半導体本体（１００）を備え、
    前記半導体本体（１００）は、本体領域（１１５）、ソース領域（１１０）およびトレンチゲート構造（１５０）を備えるトランジスタセル（ＴＣ）を備え、
    前記ソース領域（１１０）および前記本体領域（１１５）は前記トレンチゲート構造（１５０）の少なくとも第１の側壁に隣接し、
    前記トレンチゲート構造（１５０）は、ストライプ状であり、第１の水平方向に沿って延在し、
    前記トレンチゲート構造（１５０）は、前記半導体本体（１００）の第１の表面（１０１）に垂直である垂直方向において、前記第１の表面（１０１）から前記半導体本体（１００）内へと延在し、
    前記トレンチゲート構造（１５０）は、前記第１の水平方向において、前記トレンチゲート構造（１５０）の端部を終端としており、
    ゲート電極（１５５）とゲート誘電体（１５１）が、前記トレンチゲート構造（１５０）内に配置され、前記ゲート誘電体（１５１）が前記ゲート電極（１５５）と前記半導体本体（１００）との間に配置され、
    前記ゲート誘電体（１５１）が、前記トレンチゲート構造（１５０）の内側部分内の第１の部分（１５１ａ）と、前記トレンチゲート構造（１５０）の前記端部の各々の内の第２の部分（１５１ｂ）とを備え、
    前記ゲート誘電体（１５１）が、前記第１の部分（１５１ａ）内において、前記第２の部分（１５１ｂ）内よりも薄く、
    前記第１の部分（１５１ａ）が、前記第２の部分（１５１ｂ）と直接隣接し、
    前記第１の部分（１５１ａ）は前記ソース領域（１１０）に隣接し、前記第２の部分（１５１ｂ）は前記ソース領域（１１０）に隣接しない、半導体装置。
  14. 前記トランジスタセル（ＴＣ）は、アクティブ部とアイドル部を含み、
    前記トランジスタセル（ＴＣ）がオン状態であるときに、負荷電流が前記垂直方向に前記アクティブ部を流れ、
    前記トランジスタセル（ＴＣ）がオン状態であるときに、負荷電流が前記垂直方向に前記アイドル部を流れず、
    前記トレンチゲート構造（１５０）の前記内側部分が、前記アクティブ部内にあり、
    前記トレンチゲート構造（１５０）の前記端部が、前記アイドル部内にある、請求項１３に記載の半導体装置。
  15. 前記アイドル部内の前記ゲート誘電体（１５１）の前記第２の部分（１５１ｂ）は前記アクティブ部内の前記ゲート誘電体（１５１）の前記第１の部分（１５１ａ）より少なくとも１つ多い層を含む、請求項１４に記載の半導体装置。
  16. 前記端部が、前記トレンチゲート構造（１５０）の集積部分である、請求項１３から１５のいずれか一項に記載の半導体装置。
  17. 前記半導体装置が、複数の前記トレンチゲート構造（１５０）を備え、
    前記半導体装置が、前記ゲート電極（１５５）へ電気的に接続され、かつ前記第１の表面（１０１）から離れて形成されたゲートコネクタ構造（３３０）を備え、
    前記ゲートコネクタ構造（３３０）は前記複数の前記トレンチゲート構造（１５０）を横切るストライプ状ゲートフィンガ（３３１）を含む、請求項１３から１６のいずれか一項に記載の半導体装置。
  18. 前記第１の部分（１５１ａ）は第１の副層（１５２）の第１の部分を含み、前記第２の部分（１５１ｂ）は前記第１の部分（１５１ａ）内に存在しない第２の副層（１５３）と前記第１の副層（１５２）の第２の部分とを含む、請求項１３から１７のいずれか一項に記載の半導体装置。
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