JP6312884B2 - トランジスタセルおよび補償構造体を含む広バンドギャップ半導体デバイス - Google Patents

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Description

ＳｉＣ ＭＯＳＦＥＴ（炭化ケイ素金属酸化物半導体電界効果トランジスタ）は、従来のシリコンＭＯＳＦＥＴと比べて、高温におけるより低いオン状態抵抗、より低いスイッチング損失、およびより低い漏れ電流を呈する。ＳｉＣ ＭＯＳＦＥＴのゲート誘電体は、ＳｉＣ基板を熱酸化させて酸化ケイ素ＳｉＯ２の層を得ることによって経済的に形成され得る。この場合、炭素残留物のために、ＳｉＯ２／ＳｉＣ界面における界面準位の密度は、典型的なＳｉ／ＳｉＯ２界面よりも２桁を超えて高くなり得る。界面準位は、ＳｉＣと堆積された酸化ケイ素との間の界面においても発達する場合があり、ＳｉＣ−ＭＯＳＦＥＴの性能に悪影響を及ぼし得る。
経済的に形成されたゲート誘電体を有し、かつ安定した温度非依存性のデバイスパラメータを有する広バンドギャップ半導体デバイスを提供することが望まれている。
目的は独立請求項の主題によって達成される。従属請求項はさらなる実施形態に関係する。
一実施形態によれば、半導体デバイスは、広バンドギャップ材料の半導体部分内に形成されたトランジスタセルを含む。トランジスタセルは、ゲート端子、ソース端子、およびドレイン端子に電気接続されている。補償構造体が、ゲート端子、ならびにソース端子およびドレイン端子のうちの少なくとも一方と電気接続されている。補償構造体の実効キャパシタンスは、トランジスタセルのゲート−ドレイン間キャパシタンスとゲート−ソース間キャパシタンスとの比の温度係数を少なくとも部分的に補償する温度係数を有する。
別の実施形態によれば、半導体デバイスは、炭化ケイ素の半導体部分内のトランジスタセルを含む。トランジスタセルは、ゲート金属、ソース電極およびドレイン電極に電気接続されている。半導体領域内のドープ領域は、ソース電極に電気接続されている。ドープ領域の抵抗は、負の温度係数を有する。層間絶縁膜は、ゲート金属をドープ領域から分離する。半導体部分内のドレイン構造体は、トランジスタセルをドレイン電極と電気接続し、かつドープ領域とのｐｎ接合を形成する。
当業者は、以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点を認識するであろう。
添付の図面は、本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれ、その一部を構成する。図面は本発明の実施形態を例示し、本明細書と共に、本発明の原理を説明する役割を果たす。本発明の他の実施形態および意図される利点は、以下の詳細な説明を参照することにより、よりよく理解されるようになるため、容易に認識されるであろう。
ドレイン端子とゲート端子との間に接続された補償構造体を有する一実施形態に係る、トランジスタセルのゲート−ソース間キャパシタンスの負の温度係数を補償する温度係数を有するキャパシタンスを提供する、補償構造体を有する半導体デバイスの等価回路図である。 ゲート端子とソース端子との間に接続された補償構造体を有する一実施形態に係る、トランジスタセルのゲート−ソース間キャパシタンスの負の温度係数を補償する温度係数を有するキャパシタンスを提供する、補償構造体を有する半導体デバイスの等価回路図である。 負の温度係数を有するサーミスタ構造体を有する一実施形態に係る、補償構造体を含む半導体デバイスの等価回路図である。 実施形態の理解のために有用な背景を説明するためのＳｉＣ／ＳｉＯ２界面に沿った界面準位密度を示す概略図である。 実施形態の理解のために有用な背景を説明するためのＳｉＣ半導体デバイス内の温度の関数としての、ゲート電荷とゲート−ソース間電圧との間の関係を示す概略図である。 実施形態の理解のために有用な背景を説明するためのＳｉＣ半導体デバイスのための温度の関数としての、ドレイン−ソース間キャパシタンスとドレイン−ソース間電圧との間の関係を示す概略図である。 負の温度係数を有する抵抗率を有するドープ領域に基づく補償構造体を含む一実施形態に係る、半導体デバイスの一部分の概略縦断面図である。 アルミニウムを含有するドープ領域の抵抗率を温度の逆数の関数として示す概略図である。 実施形態に係る半導体デバイスのための温度の関数としての、ドレイン−ゲート間キャパシタンスとドレイン−ソース間電圧との間の関係を示すための概略図である。 実施形態に係る半導体デバイスのための温度の関数としての、ゲート電荷とゲート−ソース間電圧との間の関係を示す概略図である。 非対称トランジスタセルを有するレイアウトに関する一実施形態に係る、ＳｉＣ ＭＯＳＦＥＴの一部分の概略垂直断面図である。 図６Ａの半導体デバイス部分の概略平面図である。 ゲートパッドの周りに形成された補償構造体に関する一実施形態に係る、半導体デバイスの概略平面図である。
以下の詳細な説明では、本明細書の一部をなし、本発明が実施されてもよい特定の実施形態が例として示される添付の図面を参照する。本発明の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的変更形態または論理的変更形態がなされ得ることを理解されたい。例えば、一実施形態のために図示または説明されている特徴は、なおさらなる実施形態をもたらすために、他の実施形態上で用いるか、またはそれらと併せて用いることができる。本発明は、このような変更形態および変形形態を含むことが意図されている。例は特定の言葉を用いて説明されるが、その言葉は添付の請求項の範囲を限定するものと解釈すべきでない。図面は原寸に比例しておらず、単に図解を目的とするものにすぎない。対応する要素は、特に明記しない限り、異なる図面において同じ参照符号によって指定されている。
用語「有する」、「包含する」、「含む」、「備える」および同様のものはオープンなものであり、用語は、述べられている構造、要素または特徴の存在を指示するが、追加の要素または特徴を除外しない。冠詞「１つの（ａ）」、「１つの（ａｎ）」および「その」は、文脈が別途明確に指示しない限り、複数形も単数形も含むことが意図される。
用語「電気接続される」は、電気接続された要素間の永久的な低オーミック接続、例えば、関連する要素間の直接的接触、または金属および／もしくは高濃度にドープされた半導体を通じた低オーミック接続を記述する。用語「電気結合される」は、信号伝送のために適合された１つ以上の介在要素、例えば、第１の状態における低オーミック接続、および第２の状態における高オーミック電気減結合を一時的に提供するように制御可能である要素が、電気結合された要素間に設けられてもよいことを含む。
図は、ドーピング型「ｎ」または「ｐ」の隣に「−」または「＋」を指示することによって相対的ドーピング濃度を示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度よりも低いドーピング濃度を意味し、その一方で、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域よりも高いドーピング濃度を有する。同じ相対ドーピング濃度のドーピング領域は必ずしも同じ絶対ドーピング濃度を有するわけではない。例えば、２つの異なる「ｎ」ドーピング領域は、同じまたは異なる絶対ドーピング濃度を有してもよい。
図１Ａは、並列に電気接続された複数のトランジスタセルを有するトランジスタセル配列５１０を含む半導体デバイス５００に関する。半導体デバイス５００は、例として、ＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）、例えば、金属ゲートを有するＦＥＴ、および例えばドープされた多結晶シリコンまたはアモルファスシリコンからできている、半導体ゲートを有するＦＥＴを含む、通常の意味におけるＭＯＳＦＥＴ、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、またはＭＣＤ（ＭＯＳ制御ダイオード）であり得るか、またはそれを含んでもよい。トランジスタセルＴＣは、電界効果トランジスタセル、例えば、エンハンスメント型の電界効果トランジスタセルであり得る。
半導体デバイス５００は、３００Ｋの温度において少なくとも２．０ｅＶのバンドギャップを有する広バンドギャップ半導体からできた半導体部分に基づく。例えば、半導体部分の半導体材料は、３００Ｋにおいて３．２１ｅＶのバンドギャップを有する４Ｈポリタイプの炭化ケイ素（４Ｈ−ＳｉＣ）である。
トランジスタセル配列５１０の等価回路図は、例えば、エンハンスメント型のＩＧＦＥＴであり得るキャパシタンスフリートランジスタ４４０を含んでもよい。トランジスタセル配列５１０のドレインとゲートとの間では、キャパシタンスＣｇｄ（ゲート−ドレイン間キャパシタンス）４３０が有効である。ゲートとソースとの間では、キャパシタンスＣｇｓ（ゲート−ソース間キャパシタンス）４１０が有効である。ドレインとソースとの間では、Ｃｄｓ（ドレイン−ソース間キャパシタンス）４２０が有効である。
キャパシタンスフリートランジスタ４４０は、とりわけ、キャパシタンスフリートランジスタ４４０のゲートにおける電位を、キャパシタンスフリートランジスタ４４０のドレインとソースとの間の負荷電流経路が導通状態になる閾値電圧まで上げるために必要な電荷量を規定する閾値電圧電荷Ｑｔｈによって特徴付けられる。温度の増加に伴い、電気的に活性のままとどまる、トランジスタセルのゲート誘電体と半導体部分との間の界面に沿った界面準位が少なくなり、そのため、閾値電圧電荷Ｑｔｈが減少する。
Ｃｇｄ４３０を充填するミラー電荷は、影響を受けないままとどまり得るか、または同様にある程度減少し得る。しかし、閾値電圧電荷Ｑｔｈの低減はミラー電荷Ｑｇｄの任意の電位低減よりも大幅に大きく、そのため、比Ｑｇｄ／Ｑｔｈは正の温度係数を有する。ミラー電荷Ｑｇｄと閾値電圧電荷Ｑｔｈとの比の任意の変化は、意図しないターンオンおよび意図しない発振に関して、デバイス性能に著しく影響する。
典型的には、比Ｑｇｄ／Ｑｔｈは、ＳｉＣ ＭＯＳＦＥＴのターンオフ中に発生され得る電圧ピークがミラーキャパシタンスＣｇｄを通じてゲート入力に結合されると、ＳｉＣ ＭＯＳＦＥＴが意図せずオンになる確率に影響を及ぼす。ミラーキャパシタンスＣｇｄがＣｇｓに対して大きいほど、ＳｉＣ ＭＯＳＦＥＴが意図せずオンになる確率およびリスクは高くなる。意図しないターンオンは、ＳｉＣ ＭＯＳＦＥＴを含むスイッチング回路の効率を低下させる。ＳｉＣ ＭＯＳＦＥＴが半ブリッジ回路内のハイサイドスイッチまたはローサイドスイッチである場合、両方のスイッチがオンになった短絡状況が生じ得る。他方で、比Ｑｇｄ／Ｑｔｈの減少に伴い、適用物内で望ましくない発振をトリガする確率が増加する。したがって、ＳｉＣ ＭＯＳＦＥＴは異なる温度において異なって挙動することになる。ＳｉＣ ＭＯＳＦＥＴの設計に依存して、公称動作温度範囲の上端において、意図しないターンオンのリスクが高くなるか、または公称動作温度範囲の下端において、意図しない発振のリスクが高くなる。
補償構造体４５０は、半導体デバイス５００のゲート端子Ｇ、ならびにソース端子Ｓおよびドレイン端子Ｄのうちの少なくとも一方と電気接続されている。補償構造体４５０の実効キャパシタンスは補償電荷Ｑｃｍｐで帯電される。補償構造体４５０の実効キャパシタンスには、Ｑｇｄ／Ｑｔｈの正の温度係数を少なくとも部分的に補償する温度係数が与えられる。換言すれば、補償構造体４５０の実効キャパシタンスの温度係数は、比Ｃｇｄ／Ｃｇｓによって影響を受けるデバイスパラメータが、補償構造体４５０を有しない場合よりも、全動作温度範囲にわたって安定した状態を保つように、比Ｃｇｄ／Ｃｇｓの温度依存性を補償する。
図１Ａでは、ドレイン端子Ｄとゲート端子Ｇとの間に電気接続されている第１の容量性構造体４５１が補償構造体４５０の実効キャパシタンスを表す。補償構造体４５０の実効キャパシタンスには負の温度係数が与えられる。温度の増大に伴い、補償構造体４５０の実効キャパシタンスを充填する補償電荷Ｑｃｍｐは減少する。Ｑｃｍｐの負の温度係数は、一方におけるミラー電荷Ｑｇｄおよび補償電荷Ｑｃｍｐの合計と、他方における閾値電圧電荷Ｑｔｈとの比（Ｑｇｄ＋Ｑｃｍｐ）／Ｑｔｈが、半導体デバイス５００に対して指定された動作温度範囲内でほぼ一定になるように選択される。ドレイン−ゲート間岐路内の補償構造体４５０の負の温度係数は、動作温度範囲内において閾値電圧電荷Ｑｔｈの負の温度係数を少なくとも部分的に補償する。
図１Ｂでは、ゲート端子Ｇとソース端子Ｓとの間に電気接続されている第２の容量性構造体４５２が補償構造体４５０の実効キャパシタンスを表す。補償構造体４５０の実効キャパシタンスには正の温度係数が与えられる。温度の増大に伴い、補償構造体４５０の実効キャパシタンスを充填する補償電荷Ｑｃｍｐは増加する。Ｑｃｍｐの正の温度係数は、ミラー電荷Ｑｇｄと、閾値電圧電荷Ｑｔｈおよび補償電荷Ｑｃｍｐの合計との比Ｑｇｄ／（Ｑｔｈ＋Ｑｃｍｐ）が、半導体デバイス５００に対して指定された動作温度範囲内でほぼ一定になるように選択される。ゲート−ソース間岐路内の補償構造体４５０の正の温度係数は、動作温度範囲内において閾値電圧電荷Ｑｔｈの負の温度係数を少なくとも部分的に補償する。図１Ａおよび図１Ｂの実施形態は互いに組み合わせられてもよい。
図２では、補償構造体４５０は、ドレイン端子Ｄとゲート端子Ｇとの間に直列に電気接続された第１の容量性構造体４５１および第２の容量性構造体４５２を含む。負の温度係数を有するサーミスタ構造体４５６が、ソース端子Ｓと、第１および第２の容量性構造体４５１、４５２の間の接続ノード４５５との間に電気接続されている。
サーミスタ構造体４５６の抵抗が高くなると、サーミスタ構造体４５６間の電圧降下は比較的大きくなり、第１および第２の容量性構造体４５１、４５２の直列接続は主としてＣｇｄと並列に電気的に配置され、それにより、ドレインとゲートとの間の総キャパシタンスは高くなる。加えて、第２の容量性構造体４５２はソース端子Ｓから大きく減結合され、それにより、第２の容量性構造体４５２がゲート端子Ｇとソース端子Ｓとの間の総キャパシタンスに寄与する程度はわずかのみである。
温度の増大に伴い、サーミスタ構造体４５６の抵抗は減少し、サーミスタ構造体４５６間の電圧降下は小さくなり、それにより、スイッチング動作中、第２の容量性構造体４５２を、Ｃｇｓと並列のキャパシタンスとして充填する負荷電流の部分が増加する。温度の増大に伴い、総容量Ｃｇｓへの第２の容量性構造体４５２の寄与は次第に大きくなる。換言すれば、サーミスタ構造体４５６と第２の容量性構造体４５２とで、ゲート端子Ｇとソース端子Ｓとの間の実効キャパシタンスを有する補償構造体４５０を形成する。ここで、実効キャパシタンスは、図１Ｂを参照して説明されたとおりの正の温度係数を有する。
加えて、サーミスタ構造体４５６の抵抗の減少に伴い、第１の容量性構造体４５１はソース端子Ｓにより強く結合されるようになり、それに対して、ゲート端子Ｇとの結合度は減少する。第１の容量性構造体４５１は次第にドレイン端子Ｄとソース端子Ｓとの間で有効なキャパシタンスになり、ゲート−ドレイン間キャパシタンスＣｇｄ全体への寄与を次第に減少させる。換言すれば、第１の容量性構造体４５１とサーミスタ構造体４５６とで、ドレイン端子Ｄとゲート端子Ｇとの間の実効キャパシタンスを有する補償構造体４５０を形成する。ここで、実効キャパシタンスは、図１Ａを参照して説明されたとおりの負の温度係数を有する。比Ｑｇｄ／Ｑｔｈに関連するデバイスパラメータは、より広い温度範囲内でより安定する。
図３Ａの右手側はバンドギャップ材料の電子バンド構造を示す。価電子帯６１０の上縁部ＥＶは、絶対零度温度においてバンドギャップ材料内に存在する電子の最高エネルギーを表す。伝導帯６２０の下縁部ＥＣは、バンドギャップ材料内の空の電子状態の最低エネルギーレベルである。ＥＶとＥＣとの間のバンドギャップ６１５内には、通例、空の電子状態は存在しない。
図３Ａの左手側は、ＳｉＣ／ＳｉＯ２界面に沿った界面準位の密度Ｄｉｔを示す。ここで、界面準位は主に、過剰炭素原子から生じ得る。界面準位のエネルギーレベルはバンドギャップ材料の電子バンド構造に合わせて調整される。界面準位は電子のためのエネルギーレベルを表し、電子で占有された場合には負に帯電したアクセプタ状態として有効である。
ＳｉＣ結晶内のＭＯＳチャネルを制御する、ゲート電極を有するＩＧＦＥＴが、ＳｉＣ／ＳｉＯ２界面を有するゲート誘電体を含む場合、このような界面準位の数が閾値電圧に影響を及ぼす。すなわち、バンドギャップ６１５内に存在する界面準位が少ないほど、ゲート誘電体における界面準位を占有する電子によって誘導される負の電圧バイアスは低くなり、ＳｉＣ結晶内のＭＯＳチャネルを開くために十分である閾値電圧Ｖｔｈは低くなり、閾値電圧電荷Ｑｔｈは低くなる。
温度Ｔｘ＝３００Ｋでは、界面準位密度Ｄｉｔの分布の大部分がバンドギャップ６１５と重なる。温度の増大に伴い、伝導帯６２０の下縁部ＥＣは下がり、温度Ｔｙ＞Ｔｘでは、界面準位密度Ｄｉｔの分布のうち、バンドギャップ６１５と重なる部分は少なくなる。それに応じて、閾値電圧Ｖｔｈおよび閾値電荷Ｑｔｈは降下する。
以下の図３Ｂおよび図３Ｃはトランジスタセルの単純化されたモデルに関連し、終端構築物およびゲート接続部、例えば、ゲートパッドなどの他の構造体の効果を無視している。
図３Ｂにおいて、線７０１は、ＶＧＳを温度Ｔ１＝−４０℃におけるゲート電荷Ｑｇの関数として描画し、線７０２はＴ２＝２５℃におけるものであり、線７０３はＴ３＝１００℃におけるものである。左手側の線７０１、７０２、７０３の勾配のより急な部分と、右手側における勾配のより緩い部分との間の屈曲は、開くＭＯＳチャネルがＶＧＳ／Ｑｇ特性に著しく影響を及ぼすゲート−ソース間電圧Ｖ１およびゲート電荷Ｑ１を指示する。温度に伴うＶ１の変化は、温度に伴う閾値電圧Ｖｔｈの類似の変化を示す。ここで、データシート内において与えられた閾値電圧Ｖｔｈは、通例、ＭＯＳチャネルが所与のドレイン電流を導通する状態のために定義される。したがって、閾値電荷ＱｔｈはＱ１と共に変化する。Ｖ１の減少は、バンドギャップ内の実効界面準位の存在の減少を指示する温度の増大に伴う閾値電荷Ｑｔｈの降下を生じさせる。
横座標上への線７０１、７０２、７０３の勾配のより緩い部分の投影によって表され、Ｑｇｄを表すミラープラトーの長さは、変化しないか、またはごくわずかな程度変化するのみであり、その結果、Ｑｇｄが関連温度範囲にわたってほぼ安定することを示す。
加えて、図３Ｃにおいて、線７１１は、Ｃｇｄを温度Ｔ１＝−４０℃におけるドレイン−ソース間電圧ＶＤＳの関数として描画し、線７１２はＴ２＝２５℃におけるものであり、線７１３はＴ３＝１００℃におけるものである。所与のＶＤＳについて、また、図３Ｃは、ＣｇｄおよびＱｇｄは温度と共に著しく変化しないことを示す。ＣｇｄがＱｔｈよりも安定している結果、比Ｑｇｄ／ＱｔｈおよびＣｇｄ／Ｃｇｓは温度と共に変化する。
上述されたように、熱酸化または酸化ケイ素の堆積によって形成されたゲート誘電体を有する従来のＳｉＣ ＭＯＳＦＥＴは、異なる温度において異なって挙動する。この場合、ＳｉＣ ＭＯＳＦＥＴの設計に依存して、公称動作温度範囲の上端において意図しないターンオンのリスクが高くなるか、または公称動作温度範囲の下端において意図しない発振のリスクが高くなる。
対照的に、例えば、図１Ａ、図１Ｂおよび図２を参照して説明されたとおりの補償構造体４５０は、温度の増大に伴う閾値電荷Ｑｔｈの降下の結果生じる効果を補償し、それにより、ＳｉＣ ＭＯＳＦＥＴは、意図しないターンオンのリスクが低減すると共に、全動作温度範囲にわたる発振の発生も低減する。
図１Ａ、図１Ｂおよび図２の補償構造体４５０は半導体デバイス５００のハウジングの外部で実現されてもよいか、またはトランジスタ機能性が実現された同じ半導体部分内、および／またはその上に統合されてもよい。補償構造体４５０は、比Ｑｇｄ／Ｑｔｈの温度ドリフトを補償する役割のみを果たす専用構造体を含んでもよい。別の実施形態によれば、補償構造体４５０は、他の目的も果たす要素を含んでもよい。
図４Ａの半導体デバイス５００は、ゲートパッドまたはゲート接続線、例えば、ゲートランナ、ゲートフィンガまたはゲートリングであり得るゲート金属３３０の一部分を図２の第１の容量性構造体４５１の第１の電極として用いる。
半導体デバイス５００は、半導体部分１００内に形成されたトランジスタセルを含み、ＩＧＦＥＴ、例えば、ＭＯＳＦＥＴ、ＩＧＢＴまたはＭＣＤであり得るか、またはそれを含んでもよい。半導体部分１００は、ＳｉＣ、例えば、４Ｈ−ＳｉＣなどの結晶性広バンドギャップ半導体材料からできている。
前側において、半導体部分１００は、同一平面上の表面区分を含んでもよい第１の表面１０１を有する。第１の表面１０１は主結晶面と一致してもよいか、または主結晶面に対して、絶対値が少なくとも２°かつ最大で１２°、例えば、約４°であり得る軸ずれ角度だけ傾斜していてもよい。一実施形態によれば、第１の表面１０１は、鋸歯状であり得、互いにずれ、水平面に対して傾斜した平行な第１の表面区分、および第１の表面区分に対して傾斜し、第１の表面区分を接続する第２の表面区分を含み、それにより、鋸歯状の第１の表面１０１の断面線は鋸歯線を近似する。
半導体部分１００の裏側では、反対側の第２の表面１０２が第１の表面１０１と平行に延在してもよい。前側における第１の表面１０１と裏側における第２の表面１０２との間の距離は半導体デバイス５００の公称阻止能力に関連する。第１および第２の表面１０１、１０２の間の半導体部分１００の総厚は数百ｎｍ〜数百μｍの範囲内にあり得る。第１の表面１０１の法線が垂直方向を規定し、第１の表面１０１と平行な方向が水平方向となる。
半導体部分１００は、ソース電極３１０に電気接続されたドープ領域１８０を含む。ドープ領域１８０は、ゲート金属３３０の一方の側、またはゲート金属３３０の反対側においてソース電極３１０に接続されてもよい。ドープ領域１８０は第１の表面１０１に直接隣接してもよいか、または第１の表面１０１から離間されてもよく、第１の表面１０１とドープ領域１８０との間に１つ以上のユニポーラホモ接合またはｐｎ接合が形成されてもよい。ドープ領域１８０の少なくとも一部分の抵抗率は負の温度係数を有する。一実施形態によれば、ドープ領域１８０全体またはドープ領域１８０の一部分は、アルミニウム（Ａｌ）原子を、例として、少なくとも５Ｅ１７ｃｍ−３〜最大１Ｅ１９ｃｍ−３の範囲内の密度で含有する。アルミニウムに加えて、ドープ領域１８０はさらなるドーパント、例えば、ホウ素（Ｂ）原子を含んでもよい。ドープ領域１８０は、図２を参照して説明されたとおりのサーミスタ構造体４５６を形成する。
ドレイン構造体１２０がドープ領域１８０とのｐｎ接合ｐｎｘを形成し、裏側においてドープ領域１８０をドレイン電極３２０から分離してもよい。ドレイン構造体１２０は、少なくとも、第２の表面１０２に直接隣接するドレイン電極３２０とのオーミック接触を形成する高濃度ドープコンタクト層、および高濃度ドープコンタクト層とｐｎ接合ｐｎｘとの間の低濃度ドープドリフト区域を含んでもよい。
層間絶縁膜２１０の一部分がゲート金属３３０を半導体部分１００から分離する。層間絶縁膜２１０は、例として、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープもしくは非ドープケイ酸塩ガラス、例えばＢＳＧ（ホウケイ酸ガラス）、ＰＳＧ（リンケイ酸ガラス）、ＢＰＳＧ（ホウ素リンケイ酸ガラス）、ＦＳＧ（フルオロケイ酸ガラス）、またはスピンオンガラスからできた１つ以上の誘電体層を含んでもよい。ゲート金属３３０の少なくとも一部分は、Ａｌを含有するドープ領域１８０の少なくとも一部分の垂直投影内にある。ゲート金属３３０とドープ領域１８０とで、図２において説明されたとおりの第１の容量性構造体４５１の電極を形成する。
ドープ領域１８０とドレイン構造体１２０とで、図２の第２の容量性構造体４５２の電極を形成し、第２の容量性構造体４５２のキャパシタンスは、ドープ領域１８０とドレイン構造体１２０との間のｐｎ接合ｐｎｘの接合キャパシタンスによって与えられる。
ドープ領域１８０の低効率は負の温度係数を有する。低い動作温度では、ドープ領域１８０の抵抗は高く、その結果生じるゲート金属３３０の中心軸の方向におけるドープ領域１８０間の横方向電圧降下は比較的高く、それにより、ゲート金属３３０とドレイン電極３２０との間の容量結合は高い。温度の増大に伴い、ｐｎ接合ｐｎｘの接合キャパシタンスを帯電させる電流のうち、ソース電極３１０へ流れる部分が増加し、それにより、ドープ領域１８０はゲート金属３３０をドレイン電極３２０に対して次第に遮蔽する。ゲート金属３３０とドレイン電極３２０との間の実効キャパシタンスは、温度の増大に伴って降下する。
ＳｉＣ半導体デバイスでは、チップ面積はシリコンデバイスの場合よりも大幅に小さく、そのため、総計のＣｇｄへのゲート金属３３０の寄与が比較的高く、総計のＣｇｄへのゲート金属３３０の寄与の比較的小さい変化は、閾値電位電荷Ｑｔｈの変化を補償するために十分である。
図４Ｂは、アルミニウム原子を含有するＳｉＣ結晶の抵抗の温度依存性を概略的に示し、ここで、アルミニウム原子の密度は、例として、少なくとも５Ｅ１７ｃｍ−３〜最大１Ｅ１９ｃｍ−３の範囲内にあり、抵抗の目盛は対数目盛である。約２００ｍｅＶのアルミニウムの深いアクセプタエネルギーレベルのため、アルミニウム原子は動作温度範囲の下端において完全に電離しない。温度の増大に伴い、正孔濃度は、温度の増大に伴う正孔の移動度の減少にもかかわらず、ドープされたＳｉＣ結晶内の導電率が増大する程度まで増大する。
図５Ａ〜図５Ｂは、６５０Ｖの阻止能力および４ｍｍ２の総チップ面積を有する機能性半導体デバイスのための図４Ａの補償構造体４５０の効果を示し、トランジスタセル、ならびに終端構築物およびゲート接続部などの他の構造体の両方の効果を考慮に入れている。隣り合うトランジスタセル間の中心間距離は、例えば、２．５μｍ〜６．５μｍの範囲内にある。
図５Ａにおいて、線７２１は、総計のＣｇｄを温度Ｔ１＝−４０℃におけるＶＤＳの関数として対数目盛で示し、線７２２は温度Ｔ２＝２５℃におけるものであり、線７２３は温度Ｔ３＝１００℃におけるものである。３００Ｖの阻止電圧では、−４０℃におけるＣｇｄは１００℃におけるＣｇｄの約２．５倍である。Ｃｇｄへのトランジスタセルの寄与は、図３Ｃに示されるように、温度と共に変化しないため、温度依存性は補償構造体４５０にもっぱら起因する。
図５Ｂにおいて、線７３１は、ＶＧＳを温度Ｔ１＝−４０℃についてのＱＧの関数として描画し、線７３２は温度Ｔ２＝２５℃についてのものであり、線７３３は温度Ｔ３＝１００℃についてのものである。Ｖｔｈの相対変化と、したがってＱｔｈの相対変化とは、図３Ａの場合よりも大幅に小さい。
図６Ａおよび図６Ｂは、補償構造体４５０が、ゲートパッドまたはゲートランナであり得るゲート金属３３０の部分を含む、半導体デバイス５００の一実施形態に関する。半導体デバイス５００は、ＩＧＦＥＴ、例えば、ＭＯＳＦＥＴ、ＩＧＢＴまたはＭＣＤであり得るか、またはそれを含んでもよく、図４Ａを参照して詳細に説明されたように、サーミスタ構造体を形成するドープ領域１８０を有する半導体部分１００と、ゲート金属３３０と、ゲート金属３３０を半導体部分１００から分離する層間絶縁膜２１０とを含む。
半導体デバイス５００は、第１の表面１０１から半導体部分１００内へ延在するトレンチゲート構造体１５０に沿って半導体部分１００内に形成されたトランジスタセルＴＣをさらに含み、半導体部分１００のメサ区分１７０が隣り合うトレンチゲート構造体１５０を分離する。
第１の水平方向に沿ったトレンチゲート構造体１５０の縦方向延長は、第１の水平方向と直交する第２の水平方向に沿った横断延長より大きくてもよい。トレンチゲート構造体１５０は、トランジスタセル領域の一方の側から反対側まで延在する長い筋であり得、トレンチゲート構造体１５０の長さは最大数ミリメートルであり得る。他の実施形態によれば、複数の分離されたトレンチゲート構造体１５０は、トランジスタセル領域の一方の側から反対側まで延在する線に沿って配列されてもよいか、またはトレンチゲート構造体１５０は、メサ区分１７０が格子の網目内に形成された格子を形成してもよい。
トレンチゲート構造体１５０は均等に離間されていてもよく、等しい幅を有してもよく、規則的なパターンを形成してもよく、トレンチゲート構造体１５０のピッチ（中心間距離）は１μｍ〜１０μｍ、例えば、２μｍ〜５μｍの範囲内にあり得る。トレンチゲート構造体１５０の垂直延長は、０．３μｍ〜５μｍの範囲内、例えば、０．５μｍ〜２μｍの範囲内にあり得る。
トレンチゲート構造体１５０は、高濃度ドープ多結晶シリコン層および／または金属含有層を含むか、またはそれらからなってもよい導電ゲート電極１５５を含む。トレンチゲート構造体１５０は、ゲート電極１５５をトレンチゲート構造体１５０の少なくとも一方の側に沿って半導体部分１００から分離するゲート誘電体１５１をさらに含む。ゲート誘電体１５１は、半導体誘電体、例えば、熱的に成長させるかもしくは堆積させた半導体酸化物、例えば、酸化ケイ素、半導体窒化物、例えば、堆積させるかもしくは熱的に成長させた窒化ケイ素、半導体酸窒化物、例えば、酸窒化ケイ素、任意のその他の堆積させた誘電体材料、またはそれらの任意の組み合わせを含むか、またはそれらからなってもよい。ゲート誘電体１５１は、１．５Ｖ〜６Ｖの範囲内のトランジスタセルＴＣの閾値電圧のために形成されてもよい。
トレンチゲート構造体１５０は、ゲート電極１５５およびゲート誘電体１５１のみをもっぱら含んでもよいか、またはゲート電極１５５およびゲート誘電体１５１に加えて、さらなる導電構造体および／もしくは誘電体構造体、例えば、補償構造体を含んでもよい。
トレンチゲート構造体１５０は第１の表面１０１に対して垂直であり得るか、または第１の表面１０１までの距離の増大に伴い先細になっていてもよい。例えば、垂直方向に対するトレンチゲート構造体１５０のテーパ角度は、軸ずれ角度と等しくてもよいか、または軸ずれ角度から±１度以下だけ逸脱していてもよく、それにより、２つの反対側のメサ側壁のうちの少なくとも一方が、高い電荷キャリア移動度を提供する結晶面によって形成される。
メサ区分１７０は、前側に配向され、それぞれのメサ区分１７０の側壁のうちの少なくとも一方に直接隣接するソース区域１１０を含む。メサ区分１７０内において、ソース区域１１０は第１の表面１０１に直接隣接してもよいか、反対側のメサ側壁に直接隣接してもよいか、または反対側のメサ側壁から離間されていてもよい。
メサ区分１７０は、ソース区域１１０をドレイン構造体１２０から分離する本体区域１１５をさらに含み、本体区域１１５は、ドレイン構造体１２０との第１のｐｎ接合ｐｎ１およびソース区域１１０との第２のｐｎ接合ｐｎ２を形成する。本体区域１１５は一方のメサ側壁に直接隣接するか、または両方のメサ側壁に直接隣接してもよい。ゲート誘電体１５１は本体区域１１５の部分をゲート電極１５５と容量結合する。ソース区域１１０および本体区域１１５は両方とも前側におけるソース電極３１０に電気接続されている。本体区域１１５の垂直延長はトランジスタセルＴＣのチャネル長に対応し、０．２μｍ〜１．５μｍの範囲内にあり得る。
半導体部分１００は、ドレイン構造体１２０との第３のｐｎ接合ｐｎ３を形成するダイオード領域１１６をさらに含んでもよい。ダイオード領域１１６はソース電極３１０に電気的に接続または結合され、トレンチゲート構造体１５０と垂直に重なってもよく、それにより、ダイオード領域１１６の部分は、トレンチゲート構造体１５０の垂直投影内に形成され、半導体デバイス５００の阻止状態においてゲート誘電体１５１の活性部分をドレイン電極３２０の高電位に対して遮蔽する。ダイオード領域１１６はドレイン構造体１２０との第３のｐｎ接合ｐｎ３を形成し、半導体デバイス５００内に統合されたフライバックダイオード機能性を提供する。隣り合うダイオード領域１１６の対向縁部間の距離は、例として、２μｍ〜３μｍの範囲内にあり得る。
ドレイン構造体１２０は裏側に配向され、第２の表面１０２に直接隣接してもよく、オーミック接触を通じてドレイン電極３２０に電気的に接続または結合される。ドレイン構造体１２０は、第１および第３のｐｎ接合ｐｎ１、ｐｎ３、ならびにドープ領域１８０とのｐｎ接合ｐｎｘを形成してもよい低濃度ドープドリフト区域１２１を含んでもよく、ドリフト区域１２１と第２の表面１０２との間の高濃度ドープコンタクト層１２９をさらに含んでもよい。
半導体部分１００が炭化ケイ素から形成される場合、ドリフト区域１２１内の正味ドーパント濃度は１Ｅ１４ｃｍ−３〜３Ｅ１６ｃｍ−３の範囲内にあり得る。コンタクト層１２９内の平均ドーパント濃度は、第２の表面１０２に直接隣接するドレイン電極３２０とのオーミック接触を確実にするために十分に高い。半導体デバイス５００がＭＣＤまたはＩＧＦＥＴである場合、コンタクト層１２９はドリフト区域１２１と同じ導電型を有する。半導体デバイス５００がＩＧＢＴである場合、コンタクト層１２９はドリフト区域１２１の相補導電型を有するか、または相補導電型の区域を含む。
ドレイン構造体１２０はまた、本体区域１１５に直接隣接してもよい電流波及区域１２５を含んでもよい。電流波及区域１２５は、隣り合うダイオード領域１１６間に延在してもよく、電流波及区域１２５とドリフト区域１２１との間のユニポーラホモ接合は、ダイオード領域１１６とドリフト区域１２１との間に形成された第３のｐｎ接合ｐｎ３よりも第１の表面１０１まで長い距離を有してもよい。電流波及区域１２５の部分はダイオード領域１１６の垂直投影と重なってもよく、隣り合うダイオード領域１１６間に延在してもよい。
電流波及区域１２５内の平均正味ドーパント濃度は、ドリフト区域１２１内の平均正味ドーパント濃度の少なくとも１０倍の高さである。電流波及区域１２５の低減された水平抵抗はトランジスタセルＴＣのオン状態の電流を横方向に波及させ、それにより、ドリフト区域１２１内の電流分布はより一様になる。
ソース電極３１０、ゲート金属３３０およびドレイン電極３２０の各々は、主成分として、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはＡｌＳｉ、ＡｌＣｕもしくはＡｌＳｉＣｕなどのアルミニウムまたは銅の合金からなるか、またはそれらを含有してもよい。他の実施形態によれば、ソースおよびドレイン電極３１０、３２０のうちの少なくとも一方は、主成分として、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、バナジウム（Ｖ）、銀（Ａｇ）、金（Ａｕ）、スズ（Ｓｎ）、白金（Ｐｔ）、および／またはパラジウム（Ｐｄ）を含有してもよい。ソースおよびドレイン電極３１０、３２０のうちの一方または両方は２つ以上の部分層を含んでもよく、各部分層は、Ｎｉ、Ｔｉ、Ｖ、Ａｇ、Ａｕ、Ｗ、Ｓｎ、Ｐｔ、およびＰｄのうちの１つ以上を、主成分、例えば、ケイ化物、窒化物および／または合金として含有する。
例えば、ソース電極３１０およびゲート金属３３０は、チタンの薄い金属含有界面層３４１、および例えばアルミニウム、銅、ニッケル、またはそれらの組み合わせもしくは化合物の主層３４２を含んでもよい。
ソース電極３１０はソース端子Ｓを形成してもよいか、またはそれに電気的に接続もしくは結合されていてもよい。ドレイン電極３２０はドレイン端子Ｄを形成してもよいか、またはそれに電気接続されていてもよく、ゲート金属３３０はゲート端子Ｇを形成してもよいか、またはそれに電気的に結合もしくは接続されていてもよい。
一実施形態によれば、トランジスタセルＴＣは、ｐドープ本体区域１１５およびｎドープソース区域１１０を有するエンハンスメント型のｎチャネルＦＥＴセルであり、ダイオード領域１１６がｐ型にドープされ、ドリフト区域１２１がｎ型にドープされている。別の実施形態によれば、トランジスタセルＴＣは、ｎドープ本体区域１１５およびｐドープソース区域１１０を有するエンハンスメント型のｐチャネルＦＥＴセルであり、ダイオード領域１１６がｎ型にドープされ、ドリフト区域１２１がｐ型にドープされている。
ゲート電極１５５における電位が半導体デバイス５００の閾値電圧を超えるか、またはそれを下回ると、本体区域１１５内の少数電荷キャリアが、ソース区域１１０をドレイン構造体１２０と接続する反転チャネルを形成し、それにより、半導体デバイス５００をオンにする。オン状態では、負荷電流は、半導体部分１００を通り、垂直方向に大体沿ってソースおよびドレイン電極３１０、３２０の間を流れる。
第１のコンタクト構造体３１５がソース電極３１０から層間絶縁膜２１０内の開口部を貫いて半導体部分１００まで延在し、かつソース区域１１０およびダイオード領域１１６に直接隣接する。例示されている実施形態によれば、第１のコンタクト構造体３１５は第１の表面１０１上で終わる。他の実施形態によれば、第１のコンタクト構造体３１５は半導体部分１００内へ延在してもよい。第２のコンタクト構造体３１６が層間絶縁膜２１０を貫いて延在し、かつソース電極３１０をドープ領域１８０と電気接続する。
他の実施形態によれば、トランジスタセルフィールドのレイアウトは、ソース区域および本体区域がトレンチゲート構造体の縦方向中心軸に対して対称的に形成された対称的トランジスタセルを含んでもよい。他の実施形態によれば、ダイオード領域は第１の表面から分離して形成され、トレンチゲート構造体を半トレンチ構造体に分割するコンタクトがダイオード領域をソース電極と電気接続する。代替的にまたは加えて、トランジスタセルは、２つの直交する水平方向に沿って、他の構造体、例えば、ダイオード領域と交互に入れ替わってもよい。ゲート構造体１５０は、半導体部分１００の外部に形成された平面状ゲートであり得、ゲート誘電体１５１は、第１の表面１０１に直接隣接して、または少なくともそれと平行に形成されてもよい。
図７の半導体デバイス５００は、外側面１０３を有し、複数の筋状トレンチゲート構造体１５０を有する半導体部分１００を含む。２つの筋状ゲートランナ３３２がトレンチゲート構造体１５０と直交して延びる。長方形ゲートパッド３３１がソース電極３１０の長方形開口部内に形成されている。ゲートパッド３３１は、ゲートランナ３３２、およびゲートランナ３３２をゲートパッド３３１と電気接続するゲートコンタクト３３５の両方と重なる。
アルミニウム原子を含有するドープ領域１８０がゲートパッド３３１の垂直投影内に形成され、ゲートパッド３３１の２つの反対の側でソース電極３１０と重なってもよい。第２のコンタクト構造体３１６がソース電極３１０からドープ領域１８０内へ延在し、かつドープ領域１８０をソース電極３１０と電気接続する。
第２のコンタクト構造体３１６は筋状または小点であり得、ゲートパッド３３１の両側に形成されるか、または一方の単一の側において形成されてもよい。ゲートパッド３３１の中心軸と第２のコンタクト構造体３１６との間のドープ領域１８０の最小活性水平延長を与える横方向延長は、トレンチゲート構造体１５０のピッチよりも大幅に大きく、例えば、約１００μｍ〜約５００μｍの範囲内にある。活性水平延長は、延長であって、その延長に沿って補償電圧が降下する、延長である。
ドープ領域１８０に対する第２のコンタクト構造体３１６のサイズおよび位置はドープ領域１８０の抵抗値に関係し、そのため、ドープ領域１８０の抵抗値は微細調整することができる。
本明細書において特定の実施形態が図示され、説明されているが、種々の代替のおよび／または均等な実装形態が、本発明の範囲から逸脱することなく、図示され、説明されている特定の実施形態と置き換えられ得ることが当業者によって理解されるであろう。本出願は、本明細書において説明されている特定の実施形態の任意の適応形態または変形形態を包含することを意図されている。したがって、本発明は請求項およびそれらの均等物によってのみ限定されることが意図されている。
１００ 半導体部分
１０１ 第１の表面
１０２ 第２の表面
１０３ 外表面
１１０ ソース区域
１１５ 本体区域
１１６ ダイオード領域
１２０ ドレイン構造体
１２１ 低濃度ドープドリフト区域
１２５ 電流波及区域
１２９ 高濃度ドープコンタクト層
１５０ トレンチゲート構造体
１５１ ゲート誘電体
１５５ ゲート電極
１７０ メサ区分
１８０ ドープ領域
２１０ 層間絶縁膜
３１０ ソース電極
３１５ 第１のコンタクト構造体
３１６ 第２のコンタクト構造体
３２０ ドレイン電極
３３０ ゲート金属
３３１ ゲートパッド
３３２ ゲートランナ
３３５ ゲートコンタクト
３４１ 金属含有界面層
３４２ 主層
４４０ キャパシタンスフリートランジスタ
４５０ 補償構造体
４５１ 第１の容量性構造体
４５２ 第２の容量性構造体
４５５ 接続ノード
４５６ サーミスタ構造体
５００ 半導体デバイス
５１０ トランジスタセル配列
６１０ 価電子帯
６１５ バンドギャップ
６２０ 伝導帯
Ｃｇｄ キャパシタンス
Ｃｇｓ キャパシタンス
Ｄ ドレイン端子
Ｄｉｔ 界面準位密度
ＥＣ 下縁部
ＥＶ 上縁部
Ｇ ゲート端子
Ｑ１ ゲート電荷
Ｑｃｍｐ 補償電荷
Ｑｇ ゲート電荷
Ｑｇｄ ミラー電荷
Ｑｔｈ 閾値電圧電荷
Ｓ ソース端子
Ｔ１ 温度
Ｔ２ 温度
Ｔ３ 温度
ＴＣ トランジスタセル
Ｔｘ 温度
Ｔｙ 温度
Ｖ１ ソース間電圧
ＶＤＳ ソース間電圧
Ｖｔｈ 閾値電圧
ｐｎ１ 第１のｐｎ接合
ｐｎ２ 第２のｐｎ接合
ｐｎ３ 第３のｐｎ接合
ｐｎｘ ｐｎ接合

Claims (19)

  1. 広バンドギャップ材料からできた半導体部分（１００）内に形成され、かつゲート端子（Ｇ）、ソース端子（Ｓ）およびドレイン端子（Ｄ）に電気接続されたトランジスタセル（ＴＣ）と、
    前記ゲート端子（Ｇ）、ならびに前記ソース端子（Ｓ）および前記ドレイン端子（Ｄ）のうちの少なくとも一方と電気接続された補償構造体（４５０）であって、前記補償構造体（４５０）の実効キャパシタンスが、前記トランジスタセル（ＴＣ）のゲート−ドレイン間キャパシタンスとゲート−ソース間キャパシタンスとの比の温度係数を少なくとも部分的に補償する温度係数を有する、補償構造体（４５０）と
    を備える半導体デバイス。
  2. 前記補償構造体（４５０）が、前記ドレイン端子（Ｄ）と前記ゲート端子（Ｇ）との間で有効な第１のキャパシタンスを有する第１の容量性構造体（４５１）を備え、前記第１のキャパシタンスが負の温度係数を有する、請求項１に記載の半導体デバイス。
  3. 前記補償構造体（４５０）が、前記ゲート端子（Ｇ）と前記ソース端子（Ｓ）との間で有効なキャパシタンスを有する第２の容量性構造体（４５２）を含み、前記キャパシタンスが正の温度係数を有する、請求項１または２に記載の半導体デバイス。
  4. 前記補償構造体（４５０）が、（ｉ）前記ゲート端子（Ｇ）と前記ドレイン端子（Ｄ）との間の第１の容量性構造体（４５１）および第２の容量性構造体（４５２）の直列接続、ならびに（ｉｉ）前記ソース端子（Ｓ）と、前記第１の容量性構造体（４５１）と前記第２の容量性構造体（４５２）との間の接続ノード（４５５）との間に負の温度係数を有するサーミスタ構造体（４５６）を備える、請求項１〜３のいずれか一項に記載の半導体デバイス。
  5. 前記サーミスタ構造体（４５６）が前記半導体部分（１００）内のドープ領域（１８０）を備える、請求項４に記載の半導体デバイス。
  6. 前記ドープ領域（１８０）が少なくとも５Ｅ１７ｃｍ−３の濃度におけるアルミニウムを含有する、請求項５に記載の半導体デバイス。
  7. 層間絶縁膜（２１０）を貫いて延在し、かつソース電極（３１０）を前記ドープ領域（１８０）と電気接続するコンタクト構造体（３１６）であって、前記層間絶縁膜が前記ソース電極（３１０）と前記半導体部分（１００）とを分離する、コンタクト構造体（３１６）をさらに備える、請求項５または６に記載の半導体デバイス。
  8. 前記第１の容量性構造体（４５１）の第１の電極が、層間絶縁膜（２１０）の一部分によって前記半導体部分（１００）から分離されたゲート金属（３３０）の一部分である、請求項５〜７のいずれか一項に記載の半導体デバイス。
  9. ゲートパッド（３３１）が前記第１の容量性構造体（４５１）の前記第１の電極を形成する、請求項８に記載の半導体デバイス。
  10. 前記ドープ領域（１８０）が、前記第１の容量性構造体（４５１）の第２の電極、前記接続ノード（４５５）、および前記第２の容量性構造体（４５２）の第１の電極を形成する、請求項５〜９のいずれか一項に記載の半導体デバイス。
  11. 前記半導体部分（１００）内のドレイン構造体（１２０）をさらに備え、前記ドレイン構造体（１２０）が前記トランジスタセル（ＴＣ）をドレイン電極（３２０）と電気接続し、前記ドレイン構造体（１２０）が前記ドープ領域（１８０）とのｐｎ接合（ｐｎｘ）を形成し、かつ前記第２の容量性構造体（４５２）の第２の電極を形成する、請求項５〜１０のいずれか一項に記載の半導体デバイス。
  12. 炭化ケイ素からできた半導体部分（１００）内のトランジスタセル（ＴＣ）であって、ゲート金属（３３０）、ソース電極（３１０）およびドレイン電極（３２０）に電気接続されている、トランジスタセル（ＴＣ）と、
    前記半導体部分（１００）内のドープ領域（１８０）であって、前記ソース電極（３１０）に電気接続され、および前記ドープ領域（１８０）の抵抗が負の温度係数を有する、ドープ領域（１８０）と、
    前記ゲート金属（３３０）を前記ドープ領域（１８０）から分離する層間絶縁膜（２１０）と、
    前記半導体部分（１００）内のドレイン構造体（１２０）であって、前記トランジスタセル（ＴＣ）を前記ドレイン電極（３２０）と電気接続し、かつ前記ドープ領域（１８０）とのｐｎ接合（ｐｎｘ）を形成する、ドレイン構造体（１２０）と
    を備える半導体デバイス。
  13. 前記ドープ領域（１８０）が少なくとも５Ｅ１７ｃｍ−３の濃度におけるアルミニウムを含有する、請求項１２に記載の半導体デバイス。
  14. 前記層間絶縁膜（２１０）を貫いて延在し、かつ前記ソース電極（３１０）および前記ドープ領域（１８０）に直接隣接するコンタクト構造体（３１６）をさらに備える、請求項１２または１３に記載の半導体デバイス。
  15. 前記コンタクト構造体（３１６）のうちの２つが前記ゲート金属の反対側に配置されている、請求項１４に記載の半導体デバイス。
  16. 前記ゲート金属（３３０）がゲートパッド（３３１）を備える、請求項１２〜１５のいずれか一項に記載の半導体デバイス。
  17. 前記ドープ領域（１８０）が少なくとも１００μｍの最小活性水平延長を有する、請求項１２〜１６のいずれか一項に記載の半導体デバイス。
  18. 前記ドープ領域（１８０）が前記半導体部分（１００）の第１の表面（１０１）に直接隣接する、請求項１２〜１７のいずれか一項に記載の半導体デバイス。
  19. 前記ドレイン構造体（１２０）が、高濃度ドープコンタクト層（１２９）、および前記ドープ領域（１８０）との前記ｐｎ接合（ｐｎｘ）を形成し、かつ前記ドープ領域（１８０）を前記コンタクト層（１２９）から分離する低濃度ドープドリフト区域（１２１）を含む、請求項１２〜１８のいずれか一項に記載の半導体デバイス。
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