CN1652457A - 具有过电流保护功能的垂直型功率金属氧化物半导体器件 - Google Patents

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Abstract

在一种垂直型功率金属氧化物半导体器件中，该半导体器件包括半导体衬底(112)和在所述的半导体衬底上形成和布置的多个晶体管单元(142H、142L)，使得彼此并联地电连接，将晶体管单元分成至少两组，第一组晶体管单元(142H)的特征是栅极－阈值电压比第二组晶体管(142L)的栅极－阈值电压高。

Description

具有过电流保护功能的垂直型功率金属氧化物半导体器件
技术领域
本发明涉及一种具有过电流保护功能的垂直型功率金属氧化物半导体(MOS)器件。
背景技术
众所周知，垂直型金属功率金属氧化物半导体(MOS)器件常用作功率MOSFET器件，因为其能够获得大量的漏极电流。特别地，垂直型MOSFET器件包括生成且布置在半导体衬底中的多个MOS晶体管单元，且该多个晶体管单元起MOS器件的作用。因此，在垂直型MOSFET器件中，能够获得较大总量的漏极电流。
而且众所周知，用于评价垂直型功率MOS器件的一个重要指标是导通电阻。也就是说，导通电阻越小，垂直型功率MOSFET器件的评价越高。事实上，已开发了以相当小的导通电阻为特征的垂直型功率MOS器件，如在下文中详细所述。
垂直型功率MOS器件常用作开关器件，其用于控制诸如电动机等电负载电路的驱动。在该情况下，垂直型功率MOS器件结合了驱动/保护电路，将该驱动/保护电路设置得使过电流不会流过垂直型功率MOS器件。否则，当在电负载电路中出现短路时，过电流就会流过垂直型功率MOS器件，以致它受到热损伤。
然而，在以相当小导通电阻为特征的垂直型功率MOS器件中，通过驱动/保护电路很难或基本上不可能适当地保护功率MOS器件，对于此原因在下文中详细地说明。
发明内容
因此，本发明的目的在于提供一种以相当小导通电阻为特征的垂直型功率金属氧化物半导体(MOS)器件，其构成为能被驱动/保护电路适当地保护。
本发明的另一目的在于提供这种垂直型功率MOS器件和驱动/保护电路的组合。
根据本发明的第一方面，提供了一种垂直型功率金属氧化物半导体器件，该半导体器件包括半导体衬底以及在半导体衬底上形成和布置的多个晶体管单元，使得彼此并联地电连接。将晶体管单元分成至少两组，第一组晶体管单元的特征是栅极-阈值电压比第二组晶体管单元的高。
优选地，在第二组中包括的晶体管单元基本上均匀地分布在所有的晶体管单元的布置中。在第二组中包括的晶体管单元的百分比落入相对于晶体管单元总数的5％和20％之间的范围内。优选地，以矩阵的形式布置在第一和第二组中包括的所有晶体管单元。
在第一方面中，可以将晶体管单元分成至少三组，第一组晶体管单元的特征是栅极-阈值电压比第二组晶体管单元的高，第二组晶体管单元的特征是栅极-阈值电压比第三组晶体管单元的高。在该情况下，优选地，在第二组中包括的晶体管单元和在第三组中包括的晶体管单元基本上均匀地分布在所有的晶体管单元的布置中。在第二组中包括的晶体管单元和在第三组中包括的晶体管单元的百分比每个都可以落入相对于晶体管单元总数的5％和20％之间的范围内。优选地，以矩阵的形式布置包括在第一、第二和第三组中的所有晶体管单元。
根据本发明的第二方面，提供了一种垂直型功率金属氧化物半导体器件和驱动/保护电路的组合。垂直型功率金属氧化物半导体器件包括半导体衬底以及在半导体衬底上形成和布置的多个晶体管单元，使得彼此并联地电连接，并可以将晶体管单元分成至少两组，第一组晶体管单元的特征是栅极-阈值电压比第二组晶体管单元的高。构成驱动/保护电路，使得将驱动电压施加到垂直型功率金属氧化物半导体器件的栅极上，以由此使所有的晶体管单元导通，并使得检测流过垂直型功率金属氧化物半导体器件的给定的过漏极电流，以由此使在第一组中包括的晶体管单元截止。
在第二方面中，将晶体管单元分成至少三组，第一组晶体管单元的特征是栅极-阈值电压比第二组晶体管单元的高，第二组晶体管单元的特征是栅极-阈值电压比第三组晶体管单元的高。在该情况下，构成驱动/保护电路，使得将驱动电压施加到垂直型功率金属氧化物半导体器件的栅极上，以由此使所有的晶体管单元导通，使得检测流过垂直型功率金属氧化物半导体器件的第一给定的过漏极电流，以由此使在第一组中包括的晶体管单元截止，并使得检测比第一过漏极电流大的第二给定的过漏极电流，以由此使在第二组中包括的晶体管单元截止。
附图说明
从下面给出的说明并参考附图，将更清楚地理解上述的目的和其它目的，其中：
图1是第一现有技术的垂直型功率金属氧化物半导体(MOS)器件的平面图；
图2是沿着图1的线II-II截取的部分剖面图；
图3是第二现有技术的垂直型MOS器件的平面图；
图4是沿着图3的线IV-IV截取的部分剖面图；
图5是示出图1和2中所示的第一现有技术的垂直型功率MOS器件的栅极-电压/漏极-电流特性及图3和4中所示的第二现有技术的垂直型功率MOS器件的栅极-电压/漏极-电流特性的曲线图；
图6是结合了垂直型功率MOS器件的第一类型驱动/保护电路的布线图；
图7是结合了垂直型功率MOS器件的第二类型驱动/保护电路的布线图；
图8是结合了垂直型功率MOS器件的第三类型驱动/保护电路的布线图；
图9是结合了垂直型功率MOS器件的第四类型驱动/保护电路的布线图；
图10是结合了垂直型功率MOS器件的第五类型驱动/保护电路的布线图；
图11A是N+型半导体衬底和在其上形成的N-型外延层的部分剖面图，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第一个代表性步骤；
图11B是部分剖面图，与图11A类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第二个代表性步骤；
图11C是部分剖面图，与图11B类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第三个代表性步骤；
图11D是部分剖面图，与图11C类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第四个代表性步骤；
图11E是部分剖面图，与图11D类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第五个代表性步骤；
图11F是部分剖面图，与图11E类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第六个代表性步骤；
图11G是部分剖面图，与图11F类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第七个代表性步骤；
图11H是部分剖面图，与图11G类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第八个代表性步骤；
图11I是部分剖面图，与图11H类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第九个代表性步骤；
图11J是部分剖面图，与图11I类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第十个代表性步骤，该部分剖面图对应于沿着图12的线J-J截取；
图11K是部分剖面图，与图11J类似，示出了用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法的第十一个代表性步骤；
图12是根据本发明的垂直型功率MOS器件的第一实施例的平面图；
图13是根据本发明的垂直型功率MOS器件的第一实施例的布线图；
图14是表示在根据本发明的垂直型功率MOS器件的第一实施例中包括的晶体管单元排列的概念视图；
图15是表示根据本发明的垂直型功率MOS器件的第一实施例的栅极-电压/漏极-电流特性的曲线图；
图16是结合了根据本发明的垂直型功率MOS器件的第一实施例的驱动/保护电路的布线图；
图17是表示结合了图16中所示的驱动/保护电路的垂直型功率MOS器件的漏极-电压/漏极-电流特性的曲线图；
图18A是部分剖面图，与图11F类似，示出了用于制造根据本发明的垂直型功率MOS器件的第二实施例的生产方法的代表性步骤；
图18B是部分剖面图，与图18A类似，示出了用于制造根据本发明的垂直型功率MOS器件的第二实施例的生产方法的另一代表性步骤；
图18C是部分剖面图，与图18B类似，示出了用于制造根据本发明的垂直型功率MOS器件的第二实施例的生产方法的再一代表性步骤；
图18D是部分剖面图，与图18C类似，示出了用于制造根据本发明的垂直型功率MOS器件的第二实施例的生产方法的又一代表性步骤；
图19是根据本发明的垂直型功率MOS器件的第二实施例的布线图；
图20是表示在根据本发明的垂直型功率MOS器件的第二实施例包括的晶体管单元排列的概念视图；
图21是表示根据本发明的垂直型功率MOS器件的第二实施例的栅极-电压/漏极-电流特性的曲线图；
图22是结合了根据本发明的垂直型功率MOS器件的第二实施例的驱动/保护电路的布线图；以及
图23是表示结合了图22中所示的驱动/保护电路的垂直型功率MOS器件的漏极-电压/漏极-电流特性的曲线图。
具体实施方式
在描述本发明的实施例之前，为了更好的理解本发明，将参考图1至4阐释现有技术的双扩散型或垂直型功率金属氧化物半导体(MOS)器件。
图1和2示出了第一现有技术的垂直型功率MOS器件的结构。
如图2所示，第一现有技术的垂直型功率MOS器件包括其例如从N+型单晶硅晶片获得的N+型半导体衬底10，且N-型外延层12形成为N+型半导体衬底10上的漂移层(drift layer)。通过在其中注入诸如硼离子(B+)等P型杂质在N-型漂移层12中形成多个P型基区14，以便以矩阵的形式布置在N-型漂移层12之上，且通过在其中注入诸如磷离子(P+)等N型杂质在每个P型基区14中形成环状的N+型源区16。
而且，第一现有技术的垂直型功率MOS器件包括形成在N-型漂移层12之上的栅绝缘层18和形成在栅绝缘层18之上的栅极层20。栅绝缘层18可以由二氧化硅构成，且栅极层20可以由多晶硅构成。将二氧化硅层18构图，以便定义多个栅绝缘层部分18G，使得桥连两个相邻的环状N+型源区16之间的间隔，如图2所示。而且，以与栅绝缘层18基本相同的结构将栅极层20构图，由此定义对应各栅绝缘层部分18G的多个栅极层部分20G。
而且，第一现有技术的垂直型功率MOS器件包括形成在栅极层20之上的绝缘层间层22和形成在绝缘层间层22之上的源极层24。绝缘层间层22由二氧化硅构成，且源极层24由合适的金属材料诸如铝等构成。注意，在图1中，省略了源极层24，以平面图说明绝缘层间层22。
如图1最佳所示，将绝缘层间层22构图使得形成有多个开口26，并将每个环状N+型源区16内围区和由有关的环状N+型源区16包围的P型基区14中心区暴露到外部。形成源极层24，以便用形成源极层24的金属材料填充开口26，由此使得源极层24与每个环状N+型源区16电接触。如图2所示，在N+型半导体衬底10的背面上形成漏极层28。注意，在该垂直型功率MOS器件中，N+型半导体衬底10和N-型漂移层12起漏区的作用。
因此，在如图2所示的垂直型功率MOS器件中，当使栅极-源极正向偏置时，在每个P型基区14的环状表面区处生成了水平的反向区(inversion region)或沟道CN1，其位于栅极层部分20G之下，且其围绕对应的环状N+型源区16，由此依照施加在环状N+型源区16和漏极层28之间的电压，使导通电流从环状N+型源区16经过N-型漂移层12和N+型半导体衬底10流向漏极层28。
众所周知，导通电流的量取决于在功率MOS器件内部中产生的导通电阻。通常，将导通电阻定义为N+型源区16、水平环状的沟道CN1、N-型漂移层12和N+型半导体衬底10的电阻值的和。然而，在如图1和2所示的垂直型功率MOS器件中，导通电阻还包括在两个相邻的P型基区14之间生成的结FET电阻。特别地，当使栅极-源极正向偏置时，沿着每个P型基区14和N-型漂移层12之间的P-N结生成了耗尽区，从而限制流过N-型漂移层12的导通电流。简言之，在图1和2中所示的垂直型功率MOS器件中，结FET电阻较大，由此使导通电阻变的更大。
如从前述显而易见的，垂直型功率MOS器件包括以矩阵形式布置在N+型半导体衬底10中的多个MOS晶体管，且将每个MOS晶体管称作为晶体管单元。也就是说，多个晶体管单元起MOS器件的作用。因此，在垂直型功率MOS器件中，能够获得大总量的漏极电流。注意，在图1和2所示的例子中，虽然该垂直型功率MOS器件只包括十二个晶体管单元，但事实上，其中有超过几千的晶体管单元。
图3和4示出了第二现有技术的垂直型功率MOS器件的结构，其是第一现有技术的垂直型功率MOS器件的改进。在第二现有技术的垂直型功率MOS器件中，能够显著地降低导通电阻，如以下论述的。
如图3所示，第二现有技术的垂直型功率MOS器件还包括其从例如N+型单晶硅晶片获得的N+型半导体衬底30，且N-型外延层32用作N+型半导体衬底30上的漂移层。通过在其中注入诸如硼离子(B+)等P型杂质在N-型外延层或N-型漂移层32中形成P型层34。也就是说，部分N-型漂移层32的表面由于在其中注入P型杂质而重新形成为P型层34。然后，在P型层34和N-型漂移层32中形成格状的沟槽36，以便将P型层34分成多个P型基区34P。也就是说，以矩阵的形式在N-型漂移层32之上布置P型基区34P。
在形成格状的沟槽36后，通过利用热氧化工艺使格状沟槽36的内壁面重新形成为二氧化硅层或栅绝缘层38。然后，用多晶硅填充格状的沟槽36，以由此生成栅极层40。随后，通过在其中诸如磷离子(P+)等注入N型杂质在每个P型基区34P中形成环状的N+型源区42，以便使环状N+型源区42的外围与格状的栅绝缘层38接触。
而且，第二现有技术的垂直型功率MOS器件包括形成在P型层34之上的绝缘层间层44和形成在绝缘层间层44之上的源极层46。绝缘层间层44由二氧化硅构成，且源极层46由诸如铝等合适的金属材料构成。注意，在图3中，省略了源极层46，以平面图说明绝缘层间层44。
如图3所最佳表示，将绝缘层间层44构图，使得形成有多个开口48，并将每个环状N+型源区42的内围区和由有关的环状N+型源区42包围的P型基区34P的中心区暴露到外部。形成源极层46，以便用形成源极层46的金属材料填充开口48，由此使源极层46与每个环状N+型源区34P电接触。如图4所示，在N+型半导体衬底30的背面上形成漏极层50。注意，与第一现有技术的垂直型功率MOS器件相同，N+型半导体衬底30和N-型漂移层32起漏区的作用。
因此，在如图4所示的第二现有技术的垂直型功率MOS器件中，当使栅极-源极正向偏置时，在每个P型基区14的外围侧区处生成了垂直的反向区或沟道CN2，其与栅极层38接触，由此依照施加在环状的N+型源区42和漏极层50之间的电压，使导通电流从环状的N+型源区42经过N-型漂移层32和N+型半导体衬底30流向漏极层50。
在如图3和4所示的第二现有技术的垂直型功率MOS器件中，尽管使栅极-源极正向偏置时，沿着每个P型基区34P和N-型漂移层32之间的P-N结生成了耗尽区，但耗尽区的生成没有使得限制流过N-型漂移层12的导通电流。因此，导通电阻与图1和2所示的前述垂直型功率MOS器件的导通电阻相比更小。
注意，在图3和4所示的例子中，虽然该垂直型功率MOS器件只包括十五个晶体管单元，但事实上，与前述的第一现有技术的垂直型功率MOS器件相同，其中有超过几千的晶体管单元。
在图5所示的曲线图中，由虚线曲线BL表示第一现有技术的垂直型功率MOS器件(图1和2)的栅极-电压/漏极-电流特性，且由实线曲线SL表示第二现有技术的垂直型功率MOS器件(图3和4)的栅极-电压/漏极-电流特性。注意，在该曲线图中，将横坐标限定为线性标度，横坐标表示施加到第一和第二现有技术的功率MOS器件的每个栅极上的栅极电压，而将纵坐标限定为对数标度，纵坐标表示流过第一和第二现有技术的功率MOS器件的每个漏极的漏极-电流。
如从图5的曲线图显而易见的，与特性曲线BL相比，特性曲线SL特别显著地陡峭，这是因为第二现有技术的垂直型功率MOS器件的导通电阻比第一现有技术的垂直型功率MOS器件的导通电阻更小，如上所述。
顺便提及，以上提到的现有技术的垂直型功率MOS器件的每个常用作开关器件，该开关器件用于控制诸如电动机等电负载电路的驱动。在该情况下，垂直型功率MOS器件结合了驱动/保护电路，将驱动/保护电路设置得过电流不会流过垂直型功率MOS器件。否则，当在电负载电路中出现短路时，过电流就会流过垂直型功率MOS器件，以致它被热损伤。
通常，用于保护垂直型功率MOS器件受到流经的过电流的五个代表类型的驱动/保护电路是公知的。
参考图6，由附图标记52表示第一类型的驱动/保护电路，且结合了垂直型功率MOS器件54，该垂直型功率MOS器件54可以是前述的第一现有技术的功率MOS器件(图1和2)。功率MOS器件54的漏极D经由中间物电负载电路(未示出)连接至主电源(未示出)，且功率MOS器件54的源极S接地。功率MOS器件54用作开关器件，用于控制电负载电路的驱动，并将漏极电压Vdd自主电源经由中间物电负载电路施加到功率MOS器件54的漏极D上。
驱动/保护电路52包括电阻56，该电阻56的一端连接至功率MOS器件54的栅极G，且电阻56的另一端连接至电源(未示出)。驱动/保护电路52还包括如图6布置的一组二极管58。因此，将由二极管组58确定的低电压一直施加到功率MOS器件54的栅极G上，由此通过限制流过的电流来保护功率MOS器件54。
参考图7，由附图标记60表示第二类型的驱动/保护电路，且结合了垂直型功率MOS器件62，该垂直型功率MOS器件62可以是前述的第一现有技术的功率MOS器件(图1和2)。与前述的功率MOS器件54相同，功率MOS器件62的漏极D经由中间物电负载电路(未示出)连接至主电源(未示出)，且功率MOS器件62的源极S接地。功率MOS器件62用作开关器件，用于控制电负载电路的驱动，并将漏极电压Vdd自主电源经由中间物电负载电路施加到功率MOS器件62的漏极D上。
驱动/保护电路60包括电阻64，该电阻64的一端连接至功率MOS器件62的栅极G，且电阻64的另一端连接至电源(未示出)。驱动/保护电路60还包括两个电阻66和68、一组二极管70和MOS晶体管72，它们如图7所示布置。对于这种结构，当例如由于在电负载电路中出现的短路而引起施加到功率MOS器件62的漏极D上的漏极电压超过预定值时，即当过电流流过功率MOS器件62时，MOS晶体管72导通，由此使施加到功率MOS器件62的栅极G上的栅极电压降低到由二极管组70确定的低电压。因此，能够保护功率MOS器件62在电负载电路中出现短路期间不受流过的过电流的影响。
参考图8，第三类型的驱动/保护电路由附图标记74表示，且结合了垂直型功率MOS器件76，该垂直型功率MOS器件76可以是前述的第一现有技术的功率MOS器件(图1和2)。与前述的功率MOS器件54和62相同，功率MOS器件74的漏极D经由中间物电负载电路(未示出)连接至主电源(未示出)，且功率MOS器件74的源极S接地。功率MOS器件74用作开关器件，用于控制电负载电路的驱动，并将漏极电压Vdd自主电源经由中间物电负载电路施加到功率MOS器件74的漏极D上。
驱动/保护电路74包括电阻78，该电阻78的一端连接至功率MOS器件76的栅极G，且电阻78的另一端连接至电源(未示出)。驱动/保护电路74还包括MOS晶体管80、电阻82、一组二极管84和MOS晶体管86，它们如图8所示布置。在该结构中，每个MOS晶体管80和86通常都保持在截止状态，但当例如由于在电负载电路中出现的短路而引起流过功率MOS器件76的漏极电流超过预定值时，使这些MOS晶体管80和86依次导通，由此使施加到功率MOS器件76的栅极G上的栅极电压降低到由该组二极管84确定的低电压。因此，能够保护功率MOS器件76在电负载电路中出现短路期间不受流过的过电流的影响。
参考图9，由附图标记88表示第四类型的驱动/保护电路，且结合了垂直型功率MOS器件90，该垂直型功率MOS器件90可以是前述的第一现有技术的功率MOS器件(图1和2)。与前述的功率MOS器件54、62和76相似，功率MOS器件90的漏极D经由中间物电负载电路(未示出)连接至主电源(未示出)，且功率MOS器件90的源极S接地。功率MOS器件90用作开关器件，用于控制电负载电路的驱动，并将漏极电压Vdd自主电源经由中间物电负载电路施加到功率MOS器件90的漏极D上。
驱动/保护电路88包括电阻92，该电阻92的一端连接至功率MOS器件90的栅极G，且电阻92的另一端连接至电源(未示出)。驱动/保护电路88还包括MOS晶体管94、电阻96和MOS晶体管98，它们如图9所示布置。在该结构中，每个MOS晶体管94和98通常都保持在截止状态，但当流过功率MOS器件90的漏极电流超过预定值时，使这些MOS晶体管94和98依次导通，由此使施加到功率MOS器件90的栅极G上的栅极电压降低，并依照流过功率MOS器件90的漏极电流的量集中到给定的目标值。也就是说，流过功率MOS器件90的漏极电流的量越大，施加到功率MOS器件90的栅极G上的栅极电压越小，反之亦然。因此，能够保护功率MOS器件90在电负载电路中出现短路时不受流过的过电流的影响。
参考图10，由附图标记100表示第五类型的驱动/保护电路，且结合了垂直型功率MOS器件102，该垂直型功率MOS器件102可以是前述的第一现有技术的功率MOS器件(图1和2)。与前述的功率MOS器件54、62、76和90相似，功率MOS器件102的漏极D经由中间物电负载电路(未示出)连接至主电源(未示出)，且功率MOS器件102的源极S接地。功率MOS器件102用作开关器件，用于控制电负载电路的驱动，并将漏极电压Vdd自主电源经由中间物电负载电路施加到功率MOS器件102的漏极D上。
驱动/保护电路100包括用于驱动功率MOS器件102的驱动电路104，且驱动电路104具有连接至电源(未示出)的输入端子和连接至功率MOS器件100的输出端子。驱动/保护电路100还包括MOS晶体管106、运算放大器108和电阻110，它们如图10所示布置。在该结构中，MOS晶体管106通常保持在截止状态，但当流过功率MOS器件102的漏极电流超过预定值时，该MOS晶体管106导通。在MOS晶体管106导通后，驱动电路104检测流过MOS晶体管106的漏极电流的量是增加还是减少地经过运算放大器108和电阻110。如果流过MOS晶体管106的漏极电流增加，则使从驱动电路104施加到功率MOS器件102的栅极G上的栅极电压降低，并依照流过MOS晶体管106的漏极电流的增加集中到给定的目标值。如果流过MOS晶体管106的漏极电流减少，则依照流过MOS晶体管106的漏极电流的降低而使从驱动电路104施加到功率MOS器件102的栅极G上的栅极电压升高。因此，能够保护功率MOS器件102在电负载电路中出现短路时不受流过的过电流的影响。
注意，在JP-A-H09-139633中公开了图8中所示的第三类型的驱动/保护电路的思想。同样，注意，例如在JP-A-2003-232816中公开了图9和10中所示的第五类型的驱动/保护电路的思想。
在图6至10所示的现有技术的例子中，在半导体衬底中的边缘区域中可以生成驱动/保护电路52、60、74、88和100中的每一个，在该半导体衬底中提供了对应的垂直型功率MOS器件54、62、76、90、102。否则，可以在独立的半导体衬底中生成驱动/保护电路52、60、74、88和100中的每一个。在该情况下，将有关的驱动/保护电路与相应的垂直型功率MOS器件54、62、76、90、102一起装配在布线板上，以便在其之间建立电连接。
如从前述显而易见的，通过利用每个驱动/保护电路52、60、74、88和100，能够保护第一现有技术的垂直型功率MOS器件(图1和2)。然而，由于第二现有技术垂直型功率MOS器件陡峭的栅极-电压/漏极-电流的特性SL(图5)，通过每个驱动/保护电路52、60、74、88和100很难或基本不能适当地保护第二现有技术的垂直型功率MOS器件(图3和4)。
特别地，例如，当通过利用各种公知的工艺在硅晶片中与驱动/保护电路一起生成多个第二现有技术的垂直型功率MOS器件(图3和4)时，形成每个功率MOS器件的元件和形成每个驱动/保护电路的元件易受工艺波动。结果，例如，在每个功率MOS器件中包括的晶体管单元的栅极-阈值电压可能波动。类似地，例如，在各自的驱动/保护电路中包括的电阻阻值也会波动。这些波动对施加到功率MOS器件栅极的栅极电压施加了大的影响，从而在独立的功率MOS器件中栅极电压也会波动。
在第二现有技术的垂直型功率MOS器件(图3和4)中，由于陡峭的栅极-电压/漏极-电流特性曲线SL(图5)而不能忽略栅极电压的波动。也就是说，虽然栅极电压的波动很小，但在流过功率MOS器件的漏极电流中引起了相当大的改变，且因此基本上不可能适当地控制施加到功率MOS器件栅极上的栅极电压。例如，在如图7和8所示的驱动/保护电路(60和74)中，如果将栅极电压设置得稍微高些，则大量的漏极电流就会流过功率MOS器件，从而使其造成热损伤。同样，在如图9和10所示的驱动/保护电路(88和100)中，存在如下情况：由于陡峭的栅极-电压/漏极-电流特性SL，不可能使栅极电压依照流过功率MOS器件的漏极电流的增加而降低和集中到给定的目标值，以致在驱动/保护电路(88、100)中产生了振荡。
简言之，由于其陡峭的栅极-电压/漏极-电流特性SL，通过每个驱动/保护电路52、60、74、88和100基本上不可能适当地保护第二现有技术的垂直型功率MOS器件(图3和4)。
第一实施例
参考图11A至11J，现在将阐释用于制造根据本发明的垂直型功率MOS器件的第一实施例的生产方法。
首先，如图11A所示，制备了N+型半导体衬底112，且N-型外延层114形成为N+型半导体衬底112上的N-型漂移层。例如，由其中诸如砷(As+)等N型杂质的N+型单晶硅晶片获得了N+型半导体衬底122，且通过划线将其中将制备垂直型功率MOS器件的多个芯片区限定在N+型半导体衬底122上。而且，N-型外延层或漂移层114包含N型杂质，诸如砷(As+)等。
在完成了N-型漂移层114的形成后，如图11B所示，通过利用光刻工艺和湿法或干法蚀刻工艺在N-型漂移层114中形成了格状沟槽116。然后，对具有格状沟槽116的N-型漂移层114进行热氧化工艺，以便在N-型漂移层114上形成二氧化硅层118，如图11C所示。也就是说，通过热氧化工艺重新形成了N-型漂移层114的上表面和格状沟槽116的内壁面，使得覆盖有二氧化硅层118。随后，如图11C所示，通过利用适合的化学气相淀积(CVD)工艺在二氧化硅层118上形成多晶硅层120，以便用形成多晶硅层120的材料填满格状的沟槽116。
在完成了多晶硅层120的形成后，如图11D所示，通过利用适合的回蚀刻工艺或适合的化学机械抛光(CMP)工艺从多晶硅层120和二氧化硅层118去除各自的多余材料，以便在N-型漂移层114中定义栅绝缘层122和栅极层124。当然，栅极层124的特征是格状结构，且由于栅极层124的格状结构，在N-型漂移层114中定义了其每一个中将制备MOS晶体管单元的多个晶体管形成区。
此后，如图11E所示，通过利用热氧化工艺在N-型漂移层114和栅极层124上形成了二氧化硅层126。也就是说，通过热氧化工艺重新形成了N-型漂移层114的上表面和栅极层124的上表面，使得覆盖有二氧化硅层126。
在完成了二氧化硅层126的形成后，如图11F所示，在N-型漂移层114中注入诸如硼离子(B+)等P型杂质，以便在各自的晶体管形成区中定义多个P型杂质注入区128L。注意，每个P型杂质注入区128L的特征都是较低的杂质密度。
在完成了P型低密度杂质注入区128L的定义后，在二氧化硅层126上形成了光致抗蚀剂层130，并通过利用光刻工艺和湿法或干法蚀刻工艺对其进行构图，以便用构图的光致抗蚀剂层130掩蔽部分的P型低密度杂质注入区128L，如图11G所示。注意，在该图中，只有一个P型低密度杂质注入区128L代表性地用构图的光致抗蚀剂层130掩蔽。接着，在N-型漂移层114中进一步注入诸如硼离子(B+)等P型杂质，以便除了掩蔽的P型低密度杂质注入区128L之外的每个P型低密度杂质注入区128L重新形成为P型高密度杂质注入区128H。
此后，从二氧化硅层126去除构图的光致抗蚀剂层130。然后，对P型低密度和高密度杂质注入区128L和128H进行退火处理，以便每个P型低密度杂质注入区128L重新形成为P-型低密度杂质扩散区132L，且以便每个P型高密度杂质注入区128H重新形成为P型高密度杂质扩散区132H，如图11H所示。注意，每个杂质扩散区132L和132H的特征是其深度比格状的栅极层124的深度浅。
在完成了P型高密度杂质扩散区132H和P-型低密度杂质扩散区132L的形成后，在二氧化硅层126上形成光致抗蚀剂层133，并通过利用光刻工艺和湿法或干法蚀刻工艺对光致抗蚀剂层进行构图，以便用构图的光致抗蚀剂层133掩蔽杂质扩散区132H和132L的各自的中心区，如图11I所示。然后，在每个P型高密度和低密度杂质扩散区132H和132L中注入诸如砷离子(As+)等N型杂质，以便在各自的杂质扩散区132H和132L中形成多个环状的N+型源区134。注意，每个环状的N+型源区134的特征是其深度比对应的杂质扩散区132H、132L的深度浅。
在完成了环状的N+型源区134的形成后，从处理了的N-型漂移层114的表面去除构图的光致抗蚀剂层133和二氧化硅层126。然后，通过利用合适的CVD工艺在处理了的N-型漂移层114的表面上使二氧化硅层136形成为绝缘层间层，并通过利用光刻工艺和湿法或干法蚀刻工艺打孔，以便在每个密度杂质扩散区132H和132L中形成接触孔137，如图11J所示。也就是说，如该图显而易见的，进行接触孔137的形成，以便使围绕对应杂质扩散区132H、132L的中心区的每个环状N+型源区134的内环形区暴露到外部，如图11J所示。
在完成了有孔的绝缘层间层136的形成后，通过利用溅射工艺在绝缘层间层136上将由诸如铝等合适的金属材料构成的导电层138形成为源极层，以便用金属材料(铝)填满接触孔137，以由此建立环状N+型源区134之间的电连接，如图11K所示。然后，在N+型半导体衬底112的背面上形成漏极层140，从而完成了根据本发明的半导体衬底112中的垂直型的功率MOS器件的制作。
此后，对半导体衬底112进行划片处理，其中沿着划线切割，由此使垂直型的功率MOS器件彼此分开成为裸芯片。
参考图12，在平面图中代表性且概念地示出了分开的垂直型功率器件中之一，该图中省略了源极层138以说明绝缘层间层136。注意，沿着图12的J-J截取的剖面图对应于图11J的剖面图。
如从图12中显而易见的，垂直型功率MOS器件包括在N+型半导体衬底112上以矩阵形式布置的多个MOS晶体管，且将每个MOS晶体管称作为晶体管单元。注意，虽然该垂直型功率MOS器件只包括十二个晶体管单元，但事实上，其中有超过几千个晶体管单元。
如图13所示，其示出了前述的垂直型功率MOS的布线图，由附图标记142H和142L表示的多个晶体管单元彼此并联连接，以便用作具有漏极D、栅极G和源极S的单MOS器件。当然，具有P-型低密度杂质扩散区132L的每个晶体管单元142L的特征是低的栅极-阈值电压，而具有P型高密度杂质扩散区132H的每个晶体管单元142H的特征是高的栅极-阈值电压。也就是说，晶体管单元142H的栅极-阈值电压比晶体管单元142L的栅极-阈值电压高。
简言之，在该第一实施例中，垂直型MOS器件包括特征是高栅极-阈值电压基本上彼此相等的第一组晶体管单元142H和特征是低栅极-阈值电压基本上彼此相等的第二组晶体管单元142L。晶体管单元142L的百分比会落入相对于垂直型功率MOS器件中包括的晶体管单元总数的5％和20％之间的范围内。
优选地，如作为实例在图14中概念地所示，第一组中包括的晶体管单元142L均匀且有规律地分布在晶体管单元142L和142H的布置中。注意，在图14中，每个晶体管单元142L和142H都由正方形表示。而且，注意，由符号“L”表示的每个四方形是特征为低栅极-阈值电压的晶体管单元142L，且由符号“H”表示的每个四方形是特征为高栅极-阈值电压的晶体管单元142H。
参考图15所示的曲线图，由实线曲线表示根据本发明垂直型功率MOS器件第一实施例的栅极-电压/漏极-电流特性。注意，在该曲线图中，将横坐标限定为线性标度，横坐标表示施加到功率MOS器件的栅极G(图13)上的栅极电压，而将纵坐标限定为对数标度，纵坐标表示流过漏极D(图13)的漏极电流。而且注意，用符号VGL表示晶体管单元142L的低栅极-阈值电压，并用符号VGH表示晶体管单元142H的高栅极-阈值电压。
如图15的曲线图所示，当栅极电压到达低的栅极-阈值电压VGL时，功率MOS器件的晶体管单元142L导通，以便漏极电流开始流过功率MOS器件的晶体管单元142L。随着栅极电压逐渐地从低的栅极-阈值电压VGL升高，而使漏极电流突然且陡峭地增加。随着栅极电压靠近高的栅极-阈值电压VGH，而使漏极电流的增加变小，且由此使漏极电流的变化变平。也就是说，漏极电流在第一稳定的水平IDL1处饱和，如图15的曲线图所示。注意，饱和的漏极电流IDL1是仅流过功率MOS器件的晶体管单元142L的电流的和，并由晶体管单元142L的个数确定。
当栅极电压到达高的栅极-阈值电压VGH时，功率MOS器件的晶体管单元142H导通，以致使漏极电流再次突然且陡峭地增加。随着栅极电压变得靠近给定的栅极电压VGX，而使漏极电流的增加变小，且由此再次使漏极电流的变化变平。也就是说，漏极电流在第二稳定的水平IDL2处饱和。注意，饱和的漏极电流IDL2是流过功率MOS器件的所有晶体管单元142L和142H的电流的和，并由晶体管单元142H的个数确定。
简言之，如从图15的曲线图显而易见的，根据本发明的垂直型功率MOS器件的第一实施例的栅极-电压/漏极-电流特性的特征是平直的水平范围FLE，其中通过改变栅极电压基本上不会改变漏极电流IDL1。
如图16所示，例如，由附图标记144表示的根据本发明的垂直型功率MOS器件的第二实施例可以结合与图7中所示的驱动/保护电路60基本相同的驱动/保护电路。注意，在图14中，与图7中相同的附图标记表示相同的元件。
与图7相似，功率MOS器件144的漏极D经由中间物电负载电路(未示出)连接至主电源(未示出)，且功率MOS器件144的源极S接地。功率MOS器件144用作控制电负载电路驱动的开关器件，并将漏极电压Vdd从主电源经由中间物电负载电路施加到功率MOS器件144的漏极D。而且，在驱动/保护电路60中，电阻64的一端连接至功率MOS器件144的栅极G，且电阻64的另一端连接至电源(未示出)。如图14所示布置两个电阻66和68、一组二极管70和MOS晶体管72。注意，二极管组70具有对应于低栅极-阈值电压VGL的内阻。
如上所述，通过驱动/保护电路60基本上不可能适当地保护第二现有技术的垂直型功率MOS器件(图3和4)。然而，由于以平直的水平范围FLE(IDL1)为特征的栅极-电压/漏极-电流特性，所以通过驱动/保护电路60能够适当地保护根据本发明的垂直型功率MOS器件144。
特别地，当如图11A至11K所示的生产方法制造多个垂直型功率MOS器件144时，形成每个功率MOS器件144的元件易受工艺波动的影响。相似地，在制造多个驱动/保护电路60期间，形成每个驱动/保护电路60的元件易受工艺波动的影响，且因此施加到单个功率MOS器件144的栅极G上的栅极电压也会波动。然而，由于栅极电压的波动落入了平直的水平范围FLE(IDL1)内，所以流过功率MOS器件144的漏极电流基本上不会被栅极电压的波动。因此，通过驱动/保护电路60能够适当地保护功率MOS器件144。
图17示出了结合有图16中所示的驱动/保护电路60的垂直型功率MOS器件144的漏极-电压/漏极-电流特性。
当电负载电路(未示出)由驱动/保护电路60正常地驱动时，将预定栅极电压VG(图16)经由中间物电阻64施加到功率MOS器件144的栅极G上，以便将正常的漏极电压VD1作为漏极电压Vdd施加到功率MOS器件144的漏极D上，以由此产生流过功率MOS器件144的正常漏极电流ID1，如图17的曲线图中所示。注意，漏极电流ID1的量由电负载电路的电阻确定。
例如，当在电负载电路中出现短路以致直接将主电源的电源电压VDD作为漏极电压Vdd施加到功率MOS器件144的漏极D上时，异常的过漏极电流流过了功率MOS器件144。此时，通过电阻66检测到了施加到功率MOS器件144的漏极D上的电源电压VDD，且由此使MOS晶体管72导通。因此，使栅极电压VG(图16)降低到其由二极管组70确定的低栅极-阈值电压VGL(图15)，以便使功率MOS器件144的晶体管单元142H截止，由此可以将流过功率MOS器件144的漏极电流的增加限制在小的漏极电流ID2，如图17的曲线图所示。
根据本发明，由于以平直的水平范围FLE(IDL1)为特征的栅极-电压/漏极-电流特性，即使栅极电压波动，也能够安全地确保对漏极电流的异常增加进行限制。另一方面，在图7所示的情况下，由于图5的曲线图中所示的陡峭的栅极-电压/漏极-电流特性SL，漏极电流会遵循图17的曲线图中所示的虚线曲线，且可相当大地增加到异常的大电流ID2。
注意，应理解的是根据本发明的垂直型功率MOS器件的第一实施例可以结合图6、8、9和10中所示的每个驱动/保护电路52、74、88和100，且由于以平直的水平范围FLE(IDL1)为特征的栅极-电压/漏极-电流特性，其能够通过有关的驱动/保护电路52、74、88、100被适当地保护。
第二实施例
参考图18A至18D，以下说明用于制造根据本发明的垂直型功率MOS器件的第二实施例的生产方法。
该生产方法包括第一、第二、第三、第四、第五和第六代表性步骤，其与如图11A至11F中所示提到的第一生产方法中的那些基本相同。注意，在图18A中，与图11F中相同的附图标记表示相同的元件。
在完成了P型低密度杂质注入区128L的定义后(图11F)，在二氧化硅层126上形成光致抗蚀剂层146，并通过利用光刻工艺和湿法或干法蚀刻工艺对光致抗蚀剂层146进行构图，以便用构图的光致抗蚀剂层146掩蔽部分的P型低密度杂质注入区128L，如图18A所示。注意，在该图中，只有两个P型低密度杂质注入区128L用构图的光致抗蚀剂层130代表性地掩蔽。然后，在N-型漂移层114中再次注入诸如硼离子(B+)等P型杂质，以便使除了掩蔽的P型低密度杂质注入区128L之外的P型低密度杂质注入区128L重新形成为P型中等密度杂质注入区128M，如图18A所示。
在完成了P型中等密度杂质注入区128M的形成后，从二氧化硅层126去除构图的光致抗蚀剂层146，在二氧化硅层126上再次形成光致抗蚀剂层148，并通过利用光刻工艺和湿法或干法蚀刻工艺对光致抗蚀剂层148进行构图，以便用构图的光致抗蚀剂层148掩蔽部分剩余的P型低密度杂质注入区128L，如图18B所示。注意，在该图中，只有一个P型低密度杂质注入区128L用构图的光致抗蚀剂层148代表性地掩蔽。接着，在N-型漂移层114中进一步注入诸如硼离子(B+)等P型杂质，以便使每个P型中等密度杂质注入区128M都重新形成为P型高密度杂质注入区128H，且以便使除了掩蔽的P型低密度杂质注入区128L之外的P型低密度杂质注入区128L重新形成为P型中等密度杂质注入区128M，如图18B所示。
以此后，从二氧化硅层126去除构图的光致抗蚀剂层148。然后，对P型低、中和高密度杂质注入区128L、128M和128H进行退火处理，以便使每个P型低密度杂质注入区128L都重新形成为P-型低密度杂质扩散区150L，使每个P型中等密度杂质注入区128M都重新形成为P型中等密度杂质扩散区150M，并使每个P型高密度杂质注入区128H都重新形成为P+型高密度杂质扩散区150H，如图18C所示。注意，每个杂质扩散区150L、150M和150H的特征是深度比格状栅极层124的深度浅。
随后，对半导体衬底112和处理了的N-型漂移层114进行与参考图11I至11K所说明的处理基本相同的处理，从而完成了根据本发明的半导体衬底中的垂直型功率MOS器件的制作，如图18D所示。注意，在该图中，附图标记152表示在各个杂质扩散区150L、150M和150H中形成的环状N+型源区；附图标记154表示在处理了的N-型漂移层114的表面上形成的绝缘层间层；附图标记156表示在绝缘层间层154上形成的源极层；且附图标记158表示在N+型半导体衬底112的背面上形成的漏极层。
此后，对半导体衬底112进行划片处理，其中沿着划线切割，由此使垂直型功率MOS器件彼此分开作为裸芯片。
在该第二实施例中，如图19所示，垂直型功率MOS器件包括多个MOS晶体管单元160L、160M和160H，以矩阵的形式将它们布置在N+型半导体衬底112上，且彼此并联连接从而用作具有漏极D、栅极G和源极S的单个MOS器件。每个晶体管单元160L都具有P-型低密度杂质扩散区150L，且特征是低的栅极-阈值电压。而且，每个晶体管单元160M都具有P型中等密度杂质扩散区150M，且特征是中等的栅极-阈值电压。相似地，具有P+型高密度杂质扩散区150H的每个晶体管单元160H的特征是高的栅极-阈值电压。也就是说，晶体管单元160H的栅极-阈值电压比晶体管单元160M的栅极-阈值电压高，且晶体管单元160M的栅极-阈值电压比晶体管单元160L的栅极-阈值电压高。
简言之，在该第二实施例中，垂直型MOS器件包括特征为高的栅极-阈值电压基本彼此相等的第一组晶体管单元160H、特征为中等的栅极-阈值电压基本彼此相等的第二组晶体管单元160M和特征为低的栅极-阈值电压基本彼此相等的第三组晶体管单元160L。晶体管单元160L的百分比落入相对于垂直型功率MOS器件中包括的晶体管单元总数的5％和20％之间的范围内。相似地，晶体管单元160M的百分比落入相对于垂直型功率MOS器件中包括的晶体管单元总数的5％和20％之间的范围内。
与上述的第一实施例相似，优选地，使晶体管单元160L和160M均匀且有规律地分布在晶体管单元160L、160M和160H的布置中，如作为实例在图20中概念地示出。注意，在图20中，由正方形表示每个晶体管单元160L、160M和160H。而且，注意：由符号“L”表示的每个正方形是特征为低栅极-阈值电压的晶体管单元160L；由符号“M”表示的各个正方形是特征为中等栅极-阈值电压的晶体管单元160M；且由符号“H”表示的每个正方形是特征为高栅极-阈值电压的晶体管单元160H。
参考图21中所示的曲线图，由实线曲线表示根据本发明的垂直型功率MOS器件的第二实施例的栅极-电压/漏极-电流特性。注意，在该曲线图中，将横坐标限定为线性标度，横坐标表示施加到功率MOS器件的栅极G(图19)上的栅极电压，而将纵坐标限定为对数标度，纵坐标表示流过漏极D(图19)的漏极电流。而且，注意：用符号VGL表示晶体管单元160L的低栅极-阈值电压；用符号VGM表示晶体管单元160M的中等栅极-阈值电压；并用符号VGH表示晶体管单元160H的高栅极-阈值电压。
如图21的曲线图所示，当栅极电压到达低的栅极-阈值电压VGL时，功率MOS器件的晶体管单元160L导通，以便漏极电流开始流过功率MOS器件的晶体管单元160L。随着栅极电压逐渐从低的栅极-阈值电压VGL升高，而使漏极电流突然且陡峭地增加。随着栅极电压变得靠近中等的栅极-阈值电压VGM，而使漏极电流的增加变小，且由此使漏极电流的变化变平。也就是说，漏极电流在第一稳定的水平IDL1处饱和，如图21的曲线图所示。注意，饱和的漏极电流IDL1是仅流过功率MOS器件的晶体管单元160L的电流的和，且由晶体管单元160L的个数确定。
当栅极电压到达中等的栅极-阈值电压VGM时，功率MOS器件的晶体管单元160M导通，以致使漏极电流再次突然且陡峭地增加。随着栅极电压变得靠近高的栅极-阈值电压VGH，而使漏极电流的增加变小，且由此再次使漏极电流的变化变平。也就是说，漏极电流在第二稳定的水平IDL2处饱和。注意，饱和的漏极电流IDL2是流过功率MOS器件的晶体管单元160L和160M的电流的和，且由晶体管单元160L和160M的数量确定。
当栅极电压到达高的栅极-阈值电压VGH时，功率MOS器件的晶体管单元160H导通，以致使漏极电流进一步突然且陡峭地增加。随着栅极电压变得靠近给定的栅极电压VGX，而使漏极电流的增加变小，且由此进一步使漏极电流的变化变平。也就是说，漏极电流在第三稳定的水平IDL3处饱和。注意，饱和的漏极电流IDL3是流过功率MOS器件的所有晶体管单元160L、160M和160H的电流的和，且由晶体管单元160L、160M和160H的数量确定。
简言之，如从图21的曲线图显而易见的，根据本发明的垂直型功率MOS器件的第二实施例的栅极-电压/漏极-电流特性的特征是其中通过栅极电压的变化基本不会改变漏极电流IDL1的第一平直的水平范围FLE1和其中通过栅极电压的变化基本不会改变漏极电流IDL2的第二平直的水平范围FLE2。
如图22所示，一般由附图标记162表示的根据本发明的垂直型功率MOS器件的第二实施例可以结合驱动/保护电路164。
功率MOS器件162的漏极D经由中间物电负载电路(未示出)连接至主电源(未示出)，且功率MOS器件162的源极S接地。功率MOS器件162用作控制电负载电路驱动的开关器件，且将漏极电压Vdd从主电源经由中间物电负载电路施加到功率MOS器件162的漏极D上。
驱动/保护电路164包括电阻166，该电阻166的一端连接至功率MOS器件162的栅极G，且电阻166的另一端连接至电源(未示出)。而且，驱动/保护电路164提供有第一保护电路168和第二保护电路170。第一保护电路168包括两个电阻172和174、一组二极管176和MOS晶体管178，它们如图22所示布置。第二保护电路170包括两个电阻180和182、一组二极管184和MOS晶体管186，它们如图22所示布置。
如从图22显而易见的，二极管组176和二极管组184彼此并联连接，且两组二极管176和184都具有对应低栅极-阈值电压VGL的内阻。二极管组176本身具有对应中等栅极-阈值电压VGM的内阻。MOS晶体管178的特征是栅极-阈值电压比MOS晶体管186的栅极-阈值电压低。
与上述的第一实施例相似，当如图18A至18D所示提到的第二生产方法制造多个垂直型功率MOS器件162时，形成每个功率MOS器件162的元件易受工艺的波动。而且，在多个驱动/保护电路164的制造期间，形成每个驱动/保护电路164的元件易受工艺的波动，且由此施加到单个功率MOS器件162的栅极G的栅极电压也会波动。然而，由于与上述的第一实施例基本相同的原因，通过驱动/保护电路164能够适当地保护功率MOS器件162。
图23示出了结合了图22中所示的器件/保护电路164的垂直型功率MOS器件162的漏极-电压/漏极-电流的特性。
当电负载电路(未示出)一般由驱动/保护电路164驱动时，将预定的栅极电压VG(图22)经由中间物电阻166施加到功率MOS器件144的栅极G，以便将正常的漏极电压VD1作为漏极电压Vdd施加到功率MOS器件162的漏极D上，以由此产生流过功率MOS器件144的正常漏极电流ID1，如图23中的曲线图所示。注意，漏极电流ID1的量由电负载电路的电阻确定。
例如，当在电负载电路中出现故障以致将比正常的漏极电压VD1高的异常的漏极电压VD2(图23)作为漏极电压Vdd施加到功率MOS器件162的漏极D上时，使过电流流过了功率MOS器件144。此时，通过电阻172检测到了施加到功率MOS器件162的漏极D上的异常的漏极电压VD2，且由此使MOS晶体管174导通，该MOS晶体管174的特征是栅极-阈值电压比MOS晶体管186的栅极-阈值电压小。因此，使栅极电压VG(图22)减少到中等的栅极-阈值电压VGM(图21)，其由二极管176组确定，以便使功率MOS器件162的晶体管单元160H截止，由此能够将流过功率MOS器件162的漏极电流的增加限制在小的漏极电流ID2，如图23中的曲线图所示。
当在电负载电路中出现短路而没有修理故障时，以致直接将主电源的电源电压VDD作为漏极电压Vdd施加到功率MOS器件162的漏极D上，异常的过漏极电流流过了功率MOS器件162。此时，通过电阻180检测到了施加到功率MOS器件162的漏极D上的电源电压VDD，且由此使MOS晶体管186导通。因此，进一步使施加到功率MOS器件162的栅极G上的栅极电压VGM减少到低的栅极阈值电压VGL(图21)，其由彼此并联连接的二极管组176和184确定，以便使功率MOS器件162的晶体管单元160M和160H截止，由此能够将流过功率MOS器件182的漏极电流的增加限制在比漏极电流ID2小的漏极电流ID3处，如图23中的曲线图所示。
与上述的第一实施例相似，在该第二实施例中，由于以第一和第二平直的水平范围FLE1和FLE2(IDF1和IDF2)为特征的栅极-电压/漏极-电流特性，即使栅极电压波动，也能够安全地确保流过功率MOS器件162的漏极电流异常增加的限制。
在上述的实施例中，虽然调整了杂质密度，以由此在晶体管单元142H、142L和160H、160M、160L中获得了不同的栅极-阈值电压，可调整诸如栅极层124的厚度等另一因素，来获得不同的栅极-阈值电压。
JP-A-H11-214527公开了一种MOS器件，该MOS器件包括彼此并联连接的多个MOS元件，且该MOS元件的特征是各栅极-阈值电压彼此不同，由此获得了稳定的截止频率特性(ft)和稳定的跨导特性(gm)，而与输入的栅极电压的变化无关。相反，例如，在根据本发明的垂直型功率MOS器件的第一实施例中，晶体管单元142H、142L中的部分142L的特征是栅极-阈值电压比晶体管单元剩余的部分142H的栅极-阈值电压低，以由此保护功率MOS器件不受过漏极电流的影响。对于这一点，根据本发明的垂直型功率MOS器件不同于在JP-A-H11-214527中公开的MOS器件。
最后，本领域技术人员应理解，前述的说明是方法和器件的优选实施例，且在不脱离本发明精神和范围的条件下，可对它们进行各种变化和修改。

Claims (16)

1.一种垂直型功率金属氧化物半导体器件，包括：
半导体衬底(112)；和
在所述的半导体衬底上形成和布置的多个晶体管单元(142H、142L)，使得彼此并联地电连接，
其中将所述的晶体管单元分成至少两组，第一组晶体管单元(142H)的特征是栅极-阈值电压比第二组晶体管单元(142L)的栅极-阈值电压高。
2.如权利要求1所述的垂直型功率金属氧化物半导体器件，其中在所述第二组中包括的晶体管单元(142L)基本上均匀地分布在所有的所述晶体管单元(142H、142L)的布置中。
3.如权利要求1所述的垂直型功率金属氧化物半导体器件，其中在所述第二组中包括的晶体管单元(142L)的百分比落入相对于晶体管单元(142H、142L)总数的5％和20％之间的范围内。
4.如权利要求1所述的垂直型功率金属氧化物半导体器件，其中以矩阵的形式布置所有的所述晶体管单元(142H、142L)。
5.一种垂直型功率金属氧化物半导体器件，包括：
半导体衬底(112)；和
在所述的半导体衬底上形成和布置的多个晶体管单元(160H、160M、160L)，使得彼此并联地电连接，
其中将所述的晶体管单元分成至少三组，第一组晶体管单元(160H)的特征是栅极-阈值电压比第二组晶体管单元(160M)的栅极-阈值电压高，第二组晶体管单元(160M)的特征是栅极-阈值电压比第三组晶体管单元(160L)的栅极-阈值电压高。
6.如权利要求5所述的垂直型功率金属氧化物半导体器件，其中在所述第二组中包括的晶体管单元(160M)和在所述第三组中包括的晶体管单元(160L)基本上均匀地分布在所有的所述晶体管单元(160H、160M、160L)的布置中。
7.如权利要求5所述的垂直型功率金属氧化物半导体器件，其中在所述第二组中包括的晶体管单元(160M)的百分比和在所述第三组中包括的晶体管单元(160L)的百分比的每个都落入相对于晶体管单元(160H、160M、160L)总数的5％和20％之间的范围内。
8.如权利要求5所述的垂直型功率金属氧化物半导体器件，其中以矩阵的形式布置所有的所述晶体管单元(160H、160M、160L)。
9.一种垂直型功率金属氧化物半导体器件(144)和驱动/保护电路(60)的组合，
其中所述的垂直型功率金属氧化物半导体器件包括半导体衬底(112)和在所述半导体衬底上形成和布置的多个晶体管单元(142H、142L)，使得彼此并联地电连接，所述的晶体管单元被分成至少两组，第一组晶体管单元(142L)的特征是栅极-阈值电压比第二组晶体管单元(142H)的栅极-阈值电压低，以及
其中构成所述的驱动/保护电路，使得将驱动电压施加到所述的垂直型功率金属氧化物半导体器件的栅极(G)上，以由此使所有的所述晶体管单元(142H、142L)导通，并使得流过所述的垂直型功率金属氧化物半导体器件的给定的过漏极电流被检测到，以由此使在所述第一组中包括的所述晶体管单元(142H)截止。
10.如权利要求9所述的组合，其中在所述第二组中包括的晶体管单元(142L)基本上均匀地分布在所有的所述晶体管单元(142H、142L)的布置中。
11.如权利要求9所述的组合，其中在所述第二组中包括的晶体管单元(142L)的百分比落入相对于晶体管单元(142H、142L)总数的5％和20％之间的范围内。
12.如权利要求9所述的组合，其中以矩阵的形式布置所有的所述晶体管单元(142H、142L)。
13.一种垂直型功率金属氧化物半导体器件(162)和驱动/保护电路(164)的组合，
其中所述的垂直型功率金属氧化物半导体器件包括半导体衬底(112)和在所述半导体衬底上形成和布置的多个晶体管单元(160H、160M、160L)，使得彼此并联地电连接，所述的晶体管单元被分成至少三组，第一组晶体管单元(160H)的特征是栅极-阈值电压比第二组晶体管单元(160M)的栅极-阈值电压高，第二组晶体管单元(160M)的特征是栅极-阈值电压比第三组晶体管单元(160L)的栅极-阈值电压高，以及
其中构成所述的驱动/保护电路，使得将驱动电压施加到所述的垂直型功率金属氧化物半导体器件的栅极(G)上，以由此使所有的所述晶体管单元(160H、160M、160L)导通，使得流过所述垂直型功率金属氧化物半导体器件的第一给定的过漏极电流被检测到，以由此使在所述第一组中包括的所述晶体管单元(160H)截止，并使得比所述第一过漏极电流大的第二给定的过漏极电流被检测到，以由此使在所述第二组中包括的所述晶体管单元(160M)截止。
14.如权利要求13所述的组合，其中在所述第二组中包括的晶体管单元(160M)和在所述第三组中包括的晶体管单元(160L)基本上均匀地分布在所有的所述晶体管单元(160H、160M、160L)的布置中。
15.如权利要求13所述的组合，其中在所述第二组中包括的晶体管单元(160M)的百分比和在所述第三组中包括的晶体管单元(160L)的百分比的每个都落入相对于晶体管单元(160H、160M、160L)总数的5％和20％之间的范围内。
16.如权利要求13所述的组合，其中以矩阵的形式布置所有的所述晶体管单元(160H、160M、160L)。
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