DE69530026T2 - Vertikales MOS-Halbleiterbauelement - Google Patents

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Description

  • Die vorliegende Erfindung betrifft Leistungs-Halbleiterbauelemente und betrifft insbesondere Halbleiter mit einem MOS-Gate, wie sie üblicherweise in Invertern usw. verwendet werden.
  • Bipolartransistoren mit isoliertem Gate (nachstehend als "IGBT" bezeichnet) und Leistungs-MOS-Feldeffekttransistoren (nachstehend als "MOSFET" bezeichnet) sind spannungsgesteuerte Halbleiterschaltelemente und werden in der Leistungselektronik aufgrund ihrer niedrigen Durchlaßspannung und hohen Schaltgeschwindigkeit umfangreich verwendet. Wenn ein Fehler wie z. B. ein Stromstoß beim Start eines Motors, ein Lastkurzschluß, ein Zweigkurzschluß usw. auftritt, werden die Schaltelemente wie z. B. IGBTs usw. im Inverter einer hohen Spannung und einem großen Strom ausgesetzt. Die Eigenschaften zum Auswerten der Schaltelemente in bezug auf eine solche schwere elektrische Belastung umfassen die Durchbruchhaltefähigkeit, die "Kurzschluß-Haltefähigkeit" genannt wird.
  • Obwohl eine Schutzschaltung zum Erfassen von Kurzschlußfehlern und zum Unterbrechen der Stromversorgung üblicherweise in Invertern und dergleichen integriert ist, dauert es 10 bis 20 μs, bis die Schutzschaltung nach dem Erfassen eines Überstroms wirkt. Daher dürfen die IGBTs während dieses Zeitraums nicht durchbrechen.
  • Um diese Anforderung zu erfüllen, wurde in letzter Zeit eine Überstromschutzeinrichtung in Hochleistungs-IGBT-Modulen zusätzlich zur vorstehend beschriebenen Schutzschaltung übernommen. Die Überstromschutzeinrichtung erfaßt den Überstrom schnell und begrenzt und unterdrückt den IGBT-Strom auf unterhalb die Kurzschluß-Haltefähigkeit der IGBTs durch Steuern der Gates der IGBTs auf der Basis des Überstromerfassungssignals, bevor die Schutzschaltung die Stromversorgung unterbricht.
  • 6 ist ein Schaltplan, der ein Beispiel einer Überstromschutzschaltung für die IGBTs zeigt (vgl. Japanische offengelegte Patentanmeldung Nummer H02-66975). In 6 bezeichnet die Bezugsziffer 1 ein Hauptelement (Haupt-IGBT) und 2 bezeichnet ein Ergänzungselement zur Stromerfassung (ein vom Haupt-IGBT verschiedener IGBT), das mit dem Hauptelement 1 parallel geschaltet ist. Ein Stromerfassungswiderstand 3 RS ist mit dem Ergänzungselement 2 in Reihe geschaltet und ein Schaltelement 4 (ein MOSFET ist in der Figur dargestellt) ist mit den Gatetreiberschaltungen der Elemente 1 und 2 verbunden. Das Schaltelement 4 steuert entsprechend der Spannung über dem Widerstand 3 durch oder sperrt.
  • Wenn der Überstrom, der durch einen Lastschaltungsfehler usw. verursacht wird, durch die Elemente 1 und 2 fließt, um die Spannung über dem Widerstand 3 über die Schwellenspannung des Schaltelements 4 zu verstärken, wird das Schaltelement 4 durchgesteuert, um die Gatespannungen des Haupt- und des Ergänzungselements 1 und 2 zu senken, und begrenzt somit den Hauptstrom, der durch das Hauptelement 1 fließt. Durch Setzen des Widerstandswerts des Widerstandes 3 und der Schwellenspannung des Schaltelements 4 jeweils auf geeignete Werte wird der Hauptstrom, der durch das zu schützende Hauptelement 1 fließt, auf einen Wert innerhalb der Kurzschluß-Haltefähigkeit begrenzt.
  • 7 ist ein Kurvenbild, das einen Hauptstrom ID und eine Spannung VD über dem Hauptelement 1 bei einer Versorgungsspannung von 400 V zeigt, während die Schutzschaltung von 6 zum Begrenzen eines Überstroms wirkt, der durch einen Lastkurzschlußfehler verursacht wird. In 7 ist das Hauptelement 1 ein IGBT (Nennwerte: 600 V, 100 A), der extern mit der vorstehend beschriebenen Schutzschaltung verbunden ist. Wie aus 7 zu sehen ist, wird der Hauptstrom ID des IGBT in mehreren μs auf etwa 250 A entsprechend der Kurzschluß-Haltefähigkeit begrenzt, die mit Bezug auf den Nennstrom von 100 A festgelegt ist.
  • In der vorstehend beschriebenen Überstromschutzschaltung mit einem IGBT als Ergänzungserfassungselement 2, die als externe Schaltung für den zu schützenden IGBT als Hauptelement 1 konstruiert ist, ist es aufgrund von Temperaturdifferenzen zwischen den Chips, auf denen die Elemente 1 und 2 einzeln montiert sind, schwierig, eine Proportionalität zwischen den Operationen der Elemente 1 und 2 sicherzustellen. Um dieses Problem zu beseitigen, wurde vorgeschlagen, die Elemente 1 und 2 in einem gemeinsamen Chip auszubilden.
  • Das US-Patent 4 783 690 geht beispielsweise das Problem der Temperaturdifferenz zwischen den Elementen 1 und 2 an, indem es einigen der Zellen, die einen Haupt-MOSFET bilden, die Rolle von Abtastzellen zur Überstromerfassung zuweist und indem es eine Elektrode für die Überstromerfassung aus den Abtastzellen herausführt. Die folgenden Probleme wurden jedoch von der vom US-Patent 4 783 690 vorgeschlagenen Struktur ungelöst gelassen.
    • (1) Da ein Strom durch einen parasitären seitlichen MOSFET abfließt, der zwischen dem Haupt- und dem Abtastzellenteil verursacht wird, weicht das tatsächliche Verhältnis des Hauptstroms und des Stroms zur Überstromerfassung vom Sollwert ab.
    • (2) Da die Hauptzellen- und Abtastzellenteile aneinander angrenzen, wird durch Minoritätsladungsträger zwischen dem Haupt- und dem Abtastzellenteil, beispielsweise bei der Anwendung des MOSFET auf eine parasitäre Diode, einen IGBT usw., dem die Minoritätsladungsträger zugeordnet sind, ein Kriechstrom verursacht. Dieser Kriechstrom verursacht ferner eine Abweichung des tatsächlichen Verhältnisses des Hauptstroms und des Stroms zur Überstromerfassung vom Sollwert.
  • Um diese Probleme zu beseitigen, wurde in der Europäischen Patentanmeldung Nummer 95301349.7 ein Verfahren zum Verringern des Kriechstroms durch Erweitern des Abstands zwischen dem Haupt- und dem Abtastzellenteil vorgeschlagen.
  • 8 ist eine Schnittansicht, die einen Teil eines beispielhaften IGBT-Bauelements gemäß der vorstehend ausgewiesenen Europäischen Patentanmeldung zeigt. In 8 ist ein Basisbereich 9 vom (p)-Typ selektiv auf der Oberfläche einer Basisschicht 8 vom (n)-Typ ausgebildet. Ein Emitterbereich 10 vom (n)-Typ ist in der Oberfläche des Basisbereichs 9 vom (p)-Typ ausgebildet. Eine Gateelektrode 12, die mit einem Gateanschluß G verbunden ist, ist über eine Gateoxidschicht 11 an der Oberfläche jenes Teils des Basisbereichs 9 vom (p)-Typ, der sich zwischen der Basisschicht 8 vom (n)-Typ und dem Emitterbereich 10 vom (n)-Typ erstreckt, befestigt. Eine Emitterelektrode ist über eine Isolationsschicht 20 an der Oberfläche des Bauelements befestigt. Die Emitterelektrode ist in eine Hauptemitterelektrode 14 für einen Hauptzellenteil 6 und eine Abtastemitterelektrode 15 für einen Abtastzellenteil 7 unterteilt. Die Hauptemitterelektrode 14 ist mit einem Anschluß E verbunden und die Abtastemitterelektrode 15 ist mit einem Anschluß M verbunden. Eine Kollektorelektrode 16, die mit einem Anschluß C verbunden ist, ist an der Rückfläche eines Halbleitersubstrats 19 befestigt. Der Hauptzellenteil 6 und der Abtastzellenteil 7, die strenger die nächsten Teile von benachbarten Kanalbereichen 13 und 13 des Haup- und des Abtastzellenteils 6 und 7 beschreiben, sind um einen Abstand L von 100 μm oder mehr beabstandet. Dieser Abstand ist lang genug, um eine gegenseitige Störung zwischen dem Haupt- und dem Abtastzellenteil 6 und 7 zu verhindern. Ferner ist eine Potentialmulde 17 vom (p)-Typ, an der die Emitterelektrode 14 des Hauptzellenteils 6 befestigt ist, zwischen dem Haupt- und dem Abtastzellenteil 6 und 7 ausgebildet, um die Minoritätsladungsträger (Löcher) einzufangen.
  • Es wurde jedoch durch Forschung und Entwicklung des in der Europäischen Patentanmeldung Nummer 95301349.7 vorgeschlagenen Bauelements offenbart, daß die relevanten Probleme noch insofern ungelöst bleiben, als:
    • (1) Der Kriechstrom durch den parasitären seitlichen MOSFET zwischen dem Haupt- und dem Abtastzellenteil noch eine gewisse Abweichung des tatsächlichen Verhältnisses des Hauptstroms und des Stroms zur Überstromerfassung vom Sollwert verursacht.
    • (2) Der aneinandergrenzende Haupt- und Abtastzellenteil durch Minoritätsladungsträger zwischen dem Haupt- und dem Abtastzellenteil, beispielsweise bei der Anwendung des MOSFET auf eine parasitäre Diode, einen IGBT usw., dem die Minoritätsladungsträger zugeordnet sind, einen Kriechstrom verursachen. Dieser Kriechstrom verursacht ferner eine Abweichung des tatsächlichen Verhältnisses des Hauptstroms und des Stroms für die Überstromerfassung vom Sollwert. Außerdem sollten die folgenden Probleme nicht vernachlässigt werden.
    • (3) Wenn der Haupt- und der Abtastzellenteil einfach weit voneinander beabstandet werden, um den Kriechstrom zu verhindern, macht der breite Abstand eine beträchtliche Fläche des Chips unnutzbar und erhöht somit die Kosten des Bauelements.
    • (4) In MOS-Halbleiterbauelementen mit einem Hauptzellenteil und einem Abtastzellenteil kann der Abtastzellenteil durch die Abtrennung des Stromerfassungswidertandes durchbrochen werden, wenn eine hohe Spannung zwischen dem Sourcepol und dem Drainpol oder zwischen dem Kollektor und dem Emitter angelegt wird, wenn sich das Bauelement im gesperrten Zustand befindet. Dieser Durchbruch wird mit Bezug auf die 9(a) und 9(b) erläutert. 9(a) ist ein Schaltplan, der eine Ersatzschaltung des IGBT mit dem Hauptzellenteil 6 und dem Abtastzellenteil 7 zeigt. In 9(a) wird eine hohe Spannung zwischen dem Kollektor C und dem Emitter E des IGBT angelegt und der Emitteranschluß M der Abtastzelle 7 befindet sich im offenen Zustand. 9(b) ist eine Schnittansicht eines Teils des IGBT, in dem der Hauptzellenteil 6 und der Abtastzellenteil 7 aneinander angrenzen. In den 9(a) und 9(b) ist die Spannung zwischen dem Kollektor und dem Emitter (zwischen den Anschlüssen C und E und zwischen den Anschlüssen C und M) des Hauptzellenteils 6 und des Abtastzellenteils 7 durch das Kollektorpotential festgelegt, wenn die Übergangskriechströme IrE und InM fließen. Da die Emitterelektrode E des Hauptzellenteils geerdet ist, während die Emitterelektrode M des Abtastzellenteils offen ist, steigt das Potential der Emitterelektrode E allmählich an. Als Reaktion auf diesen Potentialanstieg steigt die Spannung zwischen dem Emitteranschluß M und dem Gateanschluß G des Abtastzellenteils an. Wenn die Spannung zwischen den Anschlüssen M und G die Haltespannung der Gateoxidschicht 11 erheblich übersteigt, wird die Gateoxidschicht 11 schließlich in dem Bereich, der durch den Kreis B in 9(b) angegeben ist, durchbrochen.
    • (5) In MOS-Halbleiterbauelementen mit einem Hauptzellenteil und einem Abtastzellenteil tritt gelegentlich eine Spitzenrauschspannung über dem Stromerfassungswiderstand in dem Moment auf, in dem das MOS-Halbleiterbauelement durchgesteuert wird. Diese Spitzenrauschspannung wird nun mit Bezug auf die 10(a) und 10(b) erläutert. 10(b) ist ein Schaltplan, der eine Ersatzschaltung des IGBT zeigt, der mit einer Last verbunden ist und durchgesteuert und gesperrt wird. In 10(b) ist ein Widerstand RS zum Erfassen eines Stroms IC zwischen die Emitteranschlüsse M und E des Abtast- und Hauptzellenteils 7 und 6 geschaltet. Der Strom IC wird durch Erfassen einer Spannung VS über dem Widerstand RS gemessen. 10(a) ist ein Kurvenbild der Spannung und des Stroms gegen die Zeit, welches die Wellenform der Gatespannung VG, des Stroms IC und der Erfassungsspannung VS während der Operation der Schaltung von 10(b) zeigt. Obwohl die Spannung VS zum Strom IC proportional sein sollte, wird an der Spannung VS beim Durchsteuern des IGBT ein Spitzenrauschen verursacht. Das Spitzenrauschen wird durch die Kapazität CGM zwischen der Gateelektrode G und dem Emitteranschluß M des Abtastzellenteils 7 verursacht. Als Reaktion auf den schnellen Anstieg der Gatespannung VG beim Durchsteuern des IGBT fließt ein Verschiebungsstrom iGM durch den Kondensator CGM. iGM = CGM·dVG/dt (1)
  • Der Strom iGM verursacht die Spannung VS, die durch Gleichung 2 ausgedrückt wird, über dem Widerstand RS. VS = iG M·RS = CGM·RS·dVG/dt (2)
  • Das heißt, die Spannung wird im Verhältnis zur Kapazität CGM zwischen der Gateelektrode G und der Emitterelektrode M des Abtastzellenteils 7 und der Anstiegsrate der Gatespannung VG verursacht. Angesichts des vorangehenden besteht die Aufgabe der vorliegenden Erfindung darin, ein MOS-Halbleiterbauelement mit einer Stromerfassungsfunktion bereitzustellen, das das Halten des Verhältnisses zwischen dem Haupt- und dem Erfassungsstrom auf einem konstanten Wert erleichtert, den Durchbruch beim offenen Anschluß oder beim Durchsteuern des Bauelements verhindert und das Bauelement in Kombination mit einer Überstromschutzschaltung vor dem Überstrom stabil schützt.
  • Die Europäische Patentanmeldung 0 557 126 offenbart ein Leistungshalbleiterbauelement. Eine große Abtastspannung wird durch das Halbleiterbauelement erzeugt. Das Halbleiterbauelement, das Stromspiegelverfahren verwendet, besteht aus einem Leistungs-MOSFET mit einer Vielzahl von Leistungszellen und einer Vielzahl von Abtastzellen, die in einer Halbleiter-Epitaxialschicht ausgebildet sind. Die große Abtastspannung wird durch Isolieren und Trennen der Vielzahl von Leistungszellen von der Vielzahl von Abtastzellen durch zumindest die Dicke der Halbleiter-Epitaxialschicht bereitgestellt. Die Isolation kann durch Ausbilden einer Vielzahl von inaktiven Zellen oder einer länglichen Zelle zwischen der Vielzahl von Leistungszellen und der Vielzahl von Abtastzellen bereitgestellt werden. Außerdem können Fähigkeiten für hohe Spannung durch Einschließen eines teilweise aktiven Bereichs benachbart zur Vielzahl von Leistungszellen aufrechterhalten werden, um für einen guten Abschluß zu sorgen.
  • DE 41 09 183 (entsprechend US 5 097 302 ) offenbart ein Leistungs-Halbleiterbauelement vom MOS-Typ mit einem Stromerfassungsanschluß, eine erste Anzahl von Haupt-MOSFET-Elementen sind miteinander parallel geschaltet und eine zweite Anzahl von Erfassungs-MOSFET-Elementen sind ebenso miteinander verbunden. Die ersten und zweiten Anschlüsse der Haupt- und der Erfassungs-MOSFET-Elemente sind gemeinsam verbunden. Ein dritter Anschluß von einem der Erfassungs-MOSFET-Elemente wird als Stromerfassungsanschluß verwendet. Der Strom oder die Spannung, der/die an diesem Erfassungsanschluß gemessen wird, ist zum Verhältnis der ersten Anzahl zur zweiten Anzahl im wesentlichen proportional. Dazu wird der parasitäre Widerstand im Bauelement erhöht, um zu verhindern, daß ein Kriechstrom durch dieses fließt. Überdies ist der EIN-Widerstand von jedem der Erfassungs-MOSFET-Elemente so ausgelegt, daß er um ein Ausmaß, das eine Funktion der ersten Anzahl und des mit dem Stromerfassungsanschluß verbundenen Erfassungswiderstandes ist, niedriger ist als jener eines Haupt-MOSFET-Elements.
  • Patent Abstracts of Japan Band 018, Nr. 066 (E-1501), 3. Februar 1994, und JP 05 283705 A (NIPPONDENSO CO LTD), 29. Oktober 1993, offenbart ein Leistungs-DMOS-Halbleiterbauelement, mit dem die Stromerfassungsgenauigkeit des DMOS an einem Erfassungsteil ohne Erweiterung eines Fertigungsprozesses deutlich verbessert werden kann. Dies wird durch Bereitstellung eines ringförmigen Potentialmuldenbereichs erreicht, der auf der Oberfläche eines Halbleitersubstrats durch Dotieren der Störstellen für einen Potentialmuldenbereich unabhängig vom Hauptpotentialmuldenbereich und vom Unterpotentialmuldenbereich ausgebildet wird, wobei der Unterpotentialmuldenbereich vom vorstehend erwähnten ringförmigen Potentialmuldenbereich durch ein vorgeschriebenes Intervall umgeben ist, wobei somit das elektrische Feld an der Oberfläche des Substrats nachgelassen wird. Die ringförmige Öffnung, die durch Strukturieren von Gateelektroden zu der Form ausgebildet wird, die den Unterpotentialmuldenbereich umgibt, dient als Maske zur Ausbildung des ringförmigen Potentialmuldenbereichs, wenn die Störstellen für den Potentialmuldenbereich zur Ausbildung des Hautpotentialmuldenbereichs und des Unterpotentialmuldenbereichs dotiert werden. Folglich kann die Unregelmäßigkeit der Breite eines Teils des Halbleitersubstrats zwischen dem ringförmigen Potentialmuldenbereich und dem Unterpotentialmuldenbereich verhindert werden.
  • Patent Abstracts of Japan, Band 018, Nr. 213 (E-1538), 15. April 1994, und JP 06 013618 A (NIPPONDENSO CO LTD), 21. Januar 1994, stellt ein Halbleiterbauelement bereit, in dem die durchreichende Durchbruchspannung von Elementen in einem Erfassungsteil im Vergleich zu einem Hauptstromteil erhöht wird. Dies wird in diesem Halbleiterbauelement erreicht, indem jedes Element beispielsweise aus den Zellen von DMOS, IGBT und BPT besteht, und ein Teil als Erfassungsteil wirkt und der Rest als Hauptstromteil wirkt. Dieser Erfassungsteil und Hauptstromteil sind mit einem Substrat mit hoher Konzentration mit einer Schicht mit niedriger Konzentration vom ersten Leitfähigkeitstyp als gemeinsame Elektrode versehen, wobei ein Hauptpotentialmuldenbereich und ein Unterpotentialmuldenbereich vom zweiten Leitfähigkeitstyp auf dem Oberflächenteil der Schicht ausgebildet sind. Ein Oberflächenelektrodenbereich vom ersten Leitfähigkeitstyp, der die andere Elektrode des Hauptstromteils bildet, ist auf dem Oberflächenteil eines Hauptpotentialmuldenbereichs ausgebildet und ein Oberflächenelektrodenbereich vom ersten Leitfähigkeitstyp, der die andere Elektrode des Erfassungsteils bildet, ist auf dem Oberflächenteil des Unterpotentialmuldenbereichs ausgebildet. Der Unterpotentialmuldenbereich ist flacher ausgebildet als der Hauptpotentialmuldenbereich, beispielsweise gemäß der Verschmälerung der Breite von offenen Nuten einer Maske, so daß ein Durchreichen zuerst im Hauptstromteil herbeigeführt wird, in dem der Abstand zwischen dem Potentialmuldenbereich und dem Substrat kürzer ist, und dann im Erfassungsteil herbeigeführt wird, in dem der Abstand länger ist.
  • Keine der vorstehend angeführten früheren Offenbarungen bezieht sich auf ein Problem, das in MOS-Halbleiterbauelementen entsteht, die einen Hauptzellenteil und einen Abtastzellenteil aufweisen und in denen der Abtastzellenteil durch die Abtrennung des Stromerfassungswiderstandes durchbrechen kann, wenn eine hohe Spannung zwischen dem Sourcepol und dem Drainpol oder zwischen dem Kollektor und dem Emitter angelegt wird, wenn sich das Bauelement im gesperrten Zustand befindet. Dieses Problem wird mit Bezug auf die 9(a) und 9(b) auf Seite 5 und Seite 6 erläutert und die vorliegende Erfindung stellt eine Konstruktion zum Beseitigen dieses Problems bereit.
  • Gemäß der vorliegenden Erfindung umfaßt ein vertikales MOS-Halbleiterbauelement einen Hauptzellenteil mit einer Anzahl von Schaltzellen; einen Abtastzellenteil zum Erfassen eines Stroms des Hauptzellenteils, wobei jeder der Zellenteile ferner eine Halbleiterschicht eines ersten Leitfähigkeitstyps, einen Basisbereich eines zweiten Leitfähigkeitstyps, der selektiv auf einer ersten Oberfläche der Halbleiterschicht ausgebildet ist, einen Emitterbereich des ersten Leitfähigkeitstyps, der selektiv in der Oberfläche des Basisbereichs ausgebildet ist, eine Gateelektrode, die auf dem Teil des Basisbereichs ausgebildet ist, der sich zwischen der Halbleiterschicht und dem Emitterbereich erstreckt, und über eine Gateoxidschicht an diesem befestigt ist, und eine Emitterelektrode, die gemeinsam mit den Oberflächen des Basisbereichs und des Emitterbereichs in Kontakt steht, umfaßt; und einen ersten Potentialmuldenbereich des zweiten Leitfähigkeitstyps, der zwischen dem Haupt- und dem Abtastzellenteil ausgebildet ist, wobei der erste Potentialmuldenbereich mit der Emitterelektrode des Abtastzellenteils [Hauptzellenteils] verbunden ist, und ist dadurch gekennzeichnet, daß die Isolationshaltespannung zwischen den Emitterelektroden des Haupt- und des Abtastzellenteils vorzugsweise niedriger ist als die Haltespannung der Gateisolationsschicht.
  • Es ist bevorzugt, den ersten Potentialmuldenbereich als Ring zu formen.
  • Es ist bevorzugt, einen zweiten Potentialmuldenbereich vom zweiten Leitfähigkeitstyp zwischen dem Haupt- und dem Abtastzellenteil anzuordnen, wobei der zweite Potentialmuldenbereich mit der Emitterelektrode des Hauptzellenteils verbunden wird.
  • Es ist bevorzugt, die benachbarte erste und zweite Potentialmulde um einen Abstand von 5 bis 20 μm zu beabstanden.
  • Der zwischen dem Haupt- und dem Abtastzellenteil durch die Minoritätsladungsträger verursachte Kriechstrom wird durch die Anordnung des ersten und des zweiten Potentialmuldenbereichs vom zweiten Leitfähigkeitstyp zwischen dem Haupt- und dem Abtastzellenteil erheblich verringert, da der erste Potentialmuldenbereich, der mit dem Abtastzellenteil verbunden ist, die Minoritätsladungsträger einfängt, die vom Abtastzellenteil zum Hauptzellenteil diffundieren, und der zweite Potentialmuldenbereich, der mit dem Hauptzellenteil verbunden ist, die Minoritätsladungsträger einfängt, die vom Hauptzellenteil zum Abtastzellenteil diffundieren.
  • Durch Formen des ersten und des zweiten Potentialmuldenbereichs als Ringe wird die Wirksamkeit, mit der die Minoritätsladungsträger eingefangen werden, verbessert.
  • Durch Verkürzen des Abstands zwischen dem Haupt- und dem Abtastzellenteil wird die Chipfläche verringert.
  • Durch Festlegen der Isolationshaltespannung zwischen dem Haupt- und dem Abtastzellenteil auf einen Wert, der niedriger ist als die Isolationsdurchbruch-Haltespannung der Gateisolationsschicht, wird der Isolationsdurchbruch der Gateoxidschicht nicht verursacht, da der Übergangskriechstrom IrM von der Sourceelektrode der Abtastzelle zur Emitterelektrode der Hauptzelle fließt, um den Potentialanstieg des Emitteranschlusses M der Abtastzelle zu stoppen, sobald die Spannung zwischen dem Emitterelektrodenanschluß M und dem Gateelektrodenanschluß G des Abtastzellenteils, was mit Bezug auf 9(b) erläutert wurde, die Isolationshaltespannung zwischen den Emitterelektrodenanschlüssen M und E des Abtast- und Hauptzellenteils erreicht, bevor die Spannung zwischen dem Emitterelektrodenanschluß M und dem Gateelektrodenanschluß G die Isolationsdurchbruch-Haltespannung der Gateoxidschicht erreicht. Durch Festlegen des Abstands zwischen dem ersten und dem zweiten Potentialmuldenbereich, von dem die Isolationshaltespannung zwischen dem Haupt- und dem Abtastzellenteil erheblich abhängt, auf 20 μm oder weniger, kann die Isolationshaltespannung niedrig, vorzugsweise auf einem Wert von etwa 20 V, gehalten werden.
  • Die vorliegende Erfindung wird nachstehend mit Bezug auf die zugehörigen Zeichnungen erläutert, die die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung darstellen. In den Figuren gilt:
  • 1 ist eine Schnittansicht, die ein erstes Ausführungsbeispiel eines erfindungsgemäßen IGBT zeigt;
  • 2 ist eine Draufsicht auf das erste Ausführungsbeispiel der vorliegenden Erfindung;
  • 3 ist eine Schnittansicht, die ein zweites Ausführungsbeispiel eines erfindungsgemäßen IGBT zeigt;
  • 4 ist eine Draufsicht auf das zweite Ausführungsbeispiel der vorliegenden Erfindung;
  • 5(a) ist eine Draufsicht auf einen Teil eines dritten Ausführungsbeispiels eines erfindungsgemäßen IGBT;
  • 5(b) ist eine Schnittansicht entlang der Linie A-A' von 5(a), die einen oberen Teil des dritten Ausführungsbeispiels zeigt;
  • 5(c) ist eine Schnittansicht entlang der Linie B-B' von 5(a), die einen oberen Teil des dritten Ausführungsbeispiels zeigt;
  • 6 ist ein Schaltplan, der eine beispielhafte Überstromschutzschaltung für IGBTs zeigt;
  • 7 ist ein Kurvenbild, das einen Hauptstrom und eine Spannung VD über dem Hauptelement 1 zeigt, während die Schutzschaltung von 6 einen Überstrom begrenzt;
  • 8 ist eine Schnittansicht, die einen Teil eines beispielhaften IGBT-Bauelements gemäß der zugehörigen Anwendung zeigt;
  • 9(a) ist ein Schaltplan, der eine Ersatzschaltung des IGBT mit einer Abtastzelle zeigt, deren Sourceelektrodenanschluß offen ist;
  • 9(b) ist eine Schnittansicht eines Teils des IGBT, die einen Durchbruchspunkt des IGBT von 9(a) zeigt;
  • 10(a) ist ein Kurvenbild zum Erläutern des Spitzenrauschens in der erfaßten Spannung VS; und
  • 10(b) ist ein Schaltplan, der eine Ersatzschaltung des IGBT zum Erläutern der Ursache des Spitzenrausches in der erfaßten Spannung VS zeigt.
  • Mit Bezug auf die Zeichnungen ist 1 eine Schnittansicht, die ein erstes Ausführungsbeispiel eines erfindungsgemäßen IGBT zeigt. In 1 ist der Grenzbereich zwischen dem Hauptzellenteil 6 und dem. Abtastzellenteil 7 für die Stromerfassung gezeigt. In 1 sind sehr viele Zellen in Parallelschaltung miteinander als Schalteinheiten auf einem Halbleitersubstrat 5 integriert. Der Hauptzellenteil 6 ist auf der rechten Seite der Figur dargestellt und der Abtastzellenteil auf der linken Seite. In 1 ist ein Basisbereich 9 vom (p)-Typ selektiv in der Oberfläche einer Basisschicht 8 vom (n)-Typ ausgebildet. Ein Emitterbereich 10 vom (n)-Typ ist in der Oberfläche des Basisbereichs 9 vom. (p)-Typ ausgebildet. Eine Gateelektrode 12 ist über eine Gateoxidschicht 11 an der Oberfläche eines Kanalbereichs 13 befestigt, der in der Oberflächenschicht in dem Teil des Basisbereichs 9 vom (p)-Typ ausgebildet ist, der sich zwischen der Basisschicht 8 vom (n)-Typ und dem Emitterbereich 10 vom (n)-Typ erstreckt. Eine Emitterelektrode 14, 15, die gemeinsam mit den Oberflächen des Emitterbereichs 10 vom (n)-Typ und des Basisbereichs 9 vom (p)-Typ in Kontakt steht, ist an der Oberfläche des Bauelements befestigt. Die Emitterelektrode ist in eine Hauptemitterelektrode 14 für den Hauptzellenteil 6 und eine Abtastemitterelektrode 15 für einen Abtastzellenteil 7 unterteilt. Eine Kollektorelektrode 16 ist an der Rückfläche des Halbleitersubstrats 5 befestigt. Der Hauptzellenteil 6 und der Abtastzellenteil 7, die strenger die nächsten Kanalbereiche 13 und 13 des Haupt- und des Abtastzellenteils 6 und 7 beschreiben, sind um einen Abstand L von 100 μm oder mehr beabstandet, um eine gegenseitige Störung zwischen dem Haupt- und dem Abtastzellenteil 6 und 7 in Anbetracht der Diffusionslänge der vom MOSFET gelieferten Elektronen und der Minoritätsladungsträger, die von einer Kollektorschicht 19 vom (p)-Typ in die Basisschicht 8 vom (n)-Typ injiziert werden, zu verhindern. Eine Potentialmulde 17 vom (p)-Typ, die mit der Hauptemitterelektrode 14 des Hauptzellenteils verbunden ist, und eine Potentialmulde 18 vom (p)-Typ, die mit der Abtastemitterelektrode 15 des Abtastzellenteils verbunden ist, sind zwischen dem Haupt- und dem Abtastzellenteil 6 und 7 ausgebildet, um die Minoritätsladungsträger (in diesem Beispiel Löcher) einzufangen. Die Potentialmulden 17 und 18 sind um einen Abstand LW von 20 μm oder weniger beabstandet. Der Abstand LW wird folgendermaßen festgelegt: wenn der spezifische Widerstand der Basisschicht 8 vom (n)-Typ 50 Ωcm beträgt, beträgt die Breite der Verarmungsschicht, die sich unter der angelegten Spannung von 20 V ausdehnt, 20 μm. Wenn der Abstand LW auf 20 μm oder weniger festgelegt wird, fließt der Übergangskriechstrom IrM des Abtastzellenteils bei der angelegten Spannung von mehr als 20 V zur Hauptzellenseite. Daher wird das Potential der Abtastemitterelektrode 15 nicht mehr verstärkt und die Gateoxidschicht 11 wird am Durchbruch gehindert. Wenn der Abstand LW zu schmal ist, ist die Trennungswirkung zwischen dem Haupt- und dem Abtastzellenteil 6 und 7 unzureichend. Somit sind 5 bis 20 μm für den Abstand LW geeignet.
  • 2 ist eine Draufsicht auf das erste Ausführungsbeispiel der vorliegenden Erfindung, in dem die Gateoxidschicht 11, die Haupt- und die Abtastemitterelektrode 14, 15 und ihre obere Struktur von 1 weggelassen sind. In 2 belegt der Abtastzellenteil 7 den unteren linken Teil der Figur. Die Polentialmulde 18 vom (p)-Typ zum Einfangen der Minoritätsladungsträger ist in einer Ringform ausgebildet, die den Abtastzellenteil 7 umgibt. Der Hauptzellenteil 6 befindet sich auf der oberen und rechten Seite der Figur.
  • Bei der vorstehend beschriebenen Struktur fängt die Potentialmulde 18 vom (p)-Typ, die mit der Abtastemitterelektrode 15 in elektrischem Kontakt steht, Minoritätsladungsträger ein, die aus dem Abtastzellenteil 7 in den Hauptzellenteil 6 diffundieren, und die Potentialmulde 17 vom (p)-Typ, die mit der Hauptemitterelektrode 14 in elektrischem Kontakt steht, fängt die Minoritätsladungsträger ein, die vom Hauptzellenteil 6 in Richtung des Abtastzellenteils 7 diffundieren. Die vorstehend beschriebene Struktur erleichtert somit das erhebliche Verringern des Kriechstroms zwischen dem Haupt- und dem Abtastzellenteil 6 und 7, der durch die Minoritätsladungsträger verursacht wird. In Zusammenhang mit dieser Kriechstromverringerung kann der Abstand zwischen dem Haupt- und dem Abtastzellenteil 6 und 7 verkürzt werden, um die Gesamtchipfläche zu verringern. Die Wirksamkeit, mit der die Minoritätsladungsträger eingefangen werden, wird durch Umgeben des Abtastzellenteils 7 mit den ringförmigen Potentialmulden 17 und 18 vom (p)-Typ verbessert.
  • 3 ist eine Schnittansicht, die das zweite Ausführungsbeispiel eines erfindungsgemäßen IGBT zeigt. In 3 ist der Grenzbereich zwischen dem Hauptzellenteil 6 und dem Abtastzellenteil 7 zur Stromerfassung gezeigt. Der Hauptzellenteil 6 ist auf der rechten Seite der Figur gezeigt und der Abtastzellenteil 7 auf der linken Seite. In 3 ist ein Basisbereich 9 vom (p)-Typ selektiv in der Oberfläche einer Basisschicht 8 vom (n)-Typ ausgebildet. Ein Emitterbereich 10 vom (n)-Typ ist in der Oberfläche des Basisbereichs 9 vorn (p)-Typ ausgebildet. Eine Gateelektrode 12, eine Hauptemitterelektrode 14, eine Abtastemitterelektrode 15 und eine Kollektorelektrode 16 sind in derselben Weise wie im ersten Ausführungsbeispiel von 1 angeordnet. Die Potentialmulde 17 vom (p)-Typ zum Einfangen der Minoritätsladungsträger (in diesem Fall Löcher) ist jedoch mit dem Basisbereich 9 vom (p)-Typ des Hauptzellenteils 6 verbunden und die Potentialmulde 18 vom (p)-Typ ist mit dem Basisbereich 9 vom (p)-Typ des Abtastzellenteils 7 verbunden. Der Abstand zwischen dem Haupt- und dem Abtastzellenteil 6 und 7 wird zwischen den nächsten benachbarten Kanalbereichen 13 und 13 gemessen. Der Haupt- und der Abtastzellenteil 6 und 7 sind um einen Abstand L von 100 μm oder mehr beabstandet, wobei somit jegliche gegenseitige Störung des Haupt- und des Abtastzellenteils 6 und 7 in Anbetracht der Diffusionslänge der Elektronen, die vom MOSFET geliefert werden, und der Minoritätsladungsträger, die von der Kollektorschicht 19 vom (p)-Typ in die Basisschicht 8 injiziert werden, verhindert wird. Zwischen dem Haupt- und dem Abtastzellenteil ist der Abstand LW zwischen der Potentialmulde 17 vom (p)-Typ, die mit der Hauptemitterelektrode 14 des Hauptzellenteils verbunden ist, zum Einfangen der Minoritätsladungsträger (in diesem Fall Löcher) und der Potentialmulde 18 vom (p)-Typ, die mit der Abtastemitterelektrode 15 des Abtastzellenteils verbunden ist, auf 20 μm oder weniger festgelegt.
  • 4 ist eine Draufsicht auf das zweite Ausführungsbeispiel der vorliegenden Erfindung, in dem die Gateoxidschicht 11, die Emitterelektroden 11, 15 und ihre obere Struktur von 3 weggelassen sind. In 4 belegt der Abtastzellenteil 7 den unteren linken Teil der Figur und der Hauptzellenteil 6 den anderen Teil.
  • Bei der vorstehend beschriebenen Struktur in 3 fängt: die Potentialmulde 18 vom (p)-Typ, die mit der Abtastemitterelektrode 15 des Abtastzellenteils in elektrischem Kontakt steht, die Minoritätsladungsträger ein, die aus dem Abtastzellenteil 7 in Richtung des Hauptzellenteils 6 diffundieren, und die Potentialmulde 17 vom (p)-Typ, die mit der Hauptemitterelektrode 14 des Hauptzellenteils in elektrischem Kontakt steht, fängt die Minoritätsladungsträger ein, die vom Hauptzellenteil 6 in Richtung des Abtastzellenteils 7 diffundieren. Die in 3 beschriebene Struktur erleichtert somit das erhebliche Verringern des Kriechstroms zwischen dem Haupt- und dem Abtastzellenteil 6 und 7, der durch die Minoritätsladungsträger verursacht wird. Entsprechend dieser Kriechstromverringerung kann der Abstand zwischen dem Haupt- und dem Abtastzellenteil 6 und 7 verkürzt werden, um die Chipfläche zu verringern. Wie beim vorherigen Ausführungsbeispiel wird ferner die Wirksamkeit, mit der die Minoritätsladungsträger eingefangen werden, durch vollständiges Umgeben des Abtastzellenteils 7 mit den ringförmigen Potentialmulden 17 und 18 vom (p)-Typ verbessert.
  • Somit ist in den Ausführungsbeispielen der 1 und 3 der Abstand zwischen der Potentialmulde 17 vom (p)-Typ, die mit der Hauptemitterelektrode 14 des Hauptzellenteils verbunden ist, und der Potentialmulde 18 vom (p)-Typ, die mit der Abtastemitterelektrode 15 des Abtastzellenteils verbunden. ist, kurz genug, damit sich die Verarmungsschicht vom Abtastzellenteil 7 zum Hauptzellenteil 6 ausbreitet, um den Durchbruch der Gateisolationsschicht 10 zu vermeiden, selbst wenn eine Spannung an die Kollektorelektrode 16 unter dem offenen Zustand der Emitterelektrode 15 des Abtastzellenteils angelegt wird.
  • 5(a) ist eine Draufsicht auf einen Teil des dritten Ausführungsbeispiels eines erfindungsgemäßen IGBT. 5(b) ist eine Schnittansicht entlang der Linie A-A' von 5(a), die einen oberen Teil des dritten Ausführungsbeispiels zeigt. 5(c) ist eine Schnittansicht entlang der Linie B-B' von 5(a), die einen oberen Teil des dritten Ausführungsbeispiels zeigt. In 5(a) belegt der Abtastzellenteil 7 den unteren linken Teil der Figur und der Hauptzellenteil 6 befindet sich auf der oberen und rechten Seite der Figur. In 5(a) ist eine Gateelektrode 12 durch die Schraffierung mit gestrichelten Linien, eine Emitterelektrode 15 des Abtastzellenteils durch die Schraffierung mit eng beabstandeten durchgezogenen Linien und eine Emitterelektrode 14 des Hauptzellenteils durch die Schraffierung mit breit beabstandeten durchgezogenen Linien dargestellt. In dem Trennbereich, durch den der Abtastzellenteil 7 und der Hauptzellenteil 6 beabstandet sind, ist die Gateelektrode 12 nicht unter der Verlängerung der Emitterelektrode 15 ausgebildet, wie in 5(b) gezeigt. Dies ermöglicht, daß der überlappende Bereich der Elektroden 12 und 15 so weit wie möglich verringert wird. Da der Abtastzellenteil 7 mit einer Inselform ausgebildet ist, so daß er von den Potentialmulden 17, 18 zum Einfangen der Minoritätsladungsträger umgeben ist, sollte die Gateelektrode mit einem gewissen Punkt im Abtastzellenteil 7 verbunden werden. Die Gateelektrode 12 wird somit, wie in. 5(c) gezeigt, über den Trennbereich verlängert, während die Verlängerung der Emitterelektrode 15 des Abtastzellenteils 7 an jenem Teil des Trennbereichs verkürzt ist, wie im Schnitt B-B' zu sehen, um den überlappenden Bereich der Elektroden 12 und 15 zu verringern. Somit wird die Kapazität CGM zwischen der Gateelektrode 12 und der Emitterelektrode 15 verringert. Daher wird die Spitzenrauschspannung, die der Verschiebungsstrom verursacht, über dem Stromerfassungswiderstand beim Durchsteuern des IGBT verringert.
  • Obwohl die vorliegende Erfindung anhand von Beispielen des IGBT erläutert wurde, wird betont, daß die vorliegende Erfindung auf alle vertikalen MOS-Halbleiterbauelemente, wie z. B. MOSFETs, MOS-Steuerthyristoren (MCT) usw., anwendbar ist.
  • Wie vorstehend erläutert, erleichtert die vorliegende Erfindung unter jeglichem Umstand das Halten des Verhältnisses des Haupt- und des Erfassungsstroms auf einem konstanten Wert. Die vorliegende Erfindung erleichtert auch das Vermeiden des Durchbruchs des Bauelements im offenen Zustand der Emitterelektrode des Abtastzellenteils oder im Moment des Durchsteuerns des Bauelements.

Claims (6)

  1. Vertikales MOS-Halbleiterbauelement mit einem Hauptzellenteil (6) mit einer Anzahl von Schaltzellen, einem Abtastzellenteil (7) zum Erfassen eines Stroms des Hauptzellenteils (7), wobei jeder der Zellenteile ferner eine Halbleiterschicht (5) eines ersten Leitfähigkeitstyps, einen Basisbereich (9) eines zweiten Leitfähigkeitstyps, der selektiv auf einer ersten Oberfläche der Halbleiterschicht (5) ausgebildet ist, einen Emitterbereich (10) eines ersten Leitfähigkeitstyps, der selektiv in der Oberfläche des Basisbereichs (9) ausgebildet ist, eine Gateelektrode (12), die über eine Gateoxidschicht (11) an demjenigen Teil des Basisbereichs (9) befestigt ist, der sich zwischen der Halbleiterschicht (5) und dem Emitterbereich (10) erstreckt, und eine Emitterelektrode (14, 15) die gemeinsam mit den Oberflächen des Basisbereichs (9) und des Emitterbereichs (10) in Kontakt steht, umfaßt, und einem ersten Potentialmuldenbereich (17) des zweiten Leitfähigkeitstyps, der zwischen dem Hauptzellen- (6) und dem Abtastzellenteil (7) ausgebildet ist, wobei der erste Potentialmuldenbereich (17) mit der Emitterelektrode (14) des Abtastzellenteils (7) verbunden ist, dadurch gekennzeichnet, daß die Isolationshaltespannung zwischen den Emitterelektroden des Hauptzellen- (6) und des Abtastzellenteils (7) niedriger ist als die Haltespannung der Gateoxidschicht (11).
  2. Vertikales MOS-Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß der erste Potentialmuldenbereich (12) als Ring geformt ist.
  3. Vertikales MOS-Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß ein zweiter Potentialmuldenbereich (18) des zweiten Leitfähigkeitstyps zwischen dem Hauptzellen- (6) und dem Abtastzellenteil (7) ausgebildet ist, wobei der zweite Potentialmuldenbereich (18) des zweiten Leitfähigkeitstyps mit der Emitterelektrode (14) des Hauptzellenteils (6) verbunden ist.
  4. Vertikales MOS-Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, daß der zweite Potentialmuldenbereich (18) als Ring geformt ist.
  5. Vertikales MOS-Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, daß der erste Potentialmuldenbereich (17) und der zweite Potentialmuldenbereich (18) mit dem Basisbereich (9) des jeweiligen Zellenteils verbunden sind.
  6. Vertikales MOS-Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, daß der Abstand zwischen der benachbarten ersten (17) und zweiten (18) Potentialmulde 5 bis 20 μm beträgt.
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