DE19750897C2 - Bipolartransistor mit isolierter Gate mit einer planaren Gatestruktur und dessen Herstellungsverfahren - Google Patents
Bipolartransistor mit isolierter Gate mit einer planaren Gatestruktur und dessen HerstellungsverfahrenInfo
- Publication number
- DE19750897C2 DE19750897C2 DE19750897A DE19750897A DE19750897C2 DE 19750897 C2 DE19750897 C2 DE 19750897C2 DE 19750897 A DE19750897 A DE 19750897A DE 19750897 A DE19750897 A DE 19750897A DE 19750897 C2 DE19750897 C2 DE 19750897C2
- Authority
- DE
- Germany
- Prior art keywords
- main surface
- region
- dopant region
- electrode layer
- dopant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000002019 doping agent Substances 0.000 claims description 110
- 239000004065 semiconductor Substances 0.000 claims description 59
- 239000002184 metal Substances 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 230000007704 transition Effects 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 143
- 238000000034 method Methods 0.000 description 35
- 230000008569 process Effects 0.000 description 29
- 239000002800 charge carrier Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000010871 livestock manure Substances 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003334 potential effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Die vorliegende Erfindung bezieht sich auf einen Bipolartransi
stor mit isoliertem Gate (später einfach bezeichnet als "IGBT",
Insulated Gate Bipolar Transistor) eines senkrechten Typs mit
einer planaren Gatestruktur und dessen Herstellungsverfahren.
Im allgemeinen wurde ein IGBT weit verbreitet als ein Element
zum Kontrollieren eines Motors oder zum Schalten eines Inver
ters oder dergleichen genutzt. Ein IGBT ist ein Spannungstrei
berelement, das sowohl die Eigenschaft einer niedrigen Sätti
gungsspannung des Bipolartransistors als auch die Eigenschaft
eines Hochgeschwindigkeitschaltens des MOSFET hat. Ein IGBT ist
darin charakterisiert, daß der Verlust an Treiberleistung und
der Verlust bei einem AN/AUS-Schalten klein ist. In der letzten
Zeit wurde ein IGBT weit verbreitet benutzt, da er eine Ein
richtungsstruktur hat, die es erlaubt, eine AN-Spannung zu ver
ringern durch Miniaturisieren des MOSFET, der an der Chip-
Oberfläche gebildet ist, und den Grad der Integration des MOS
FET zu verbessern.
Ein IGBT des senkrechten Typs mit einer planaren Gatestruktur
ist hier erwähnt als ein Beispiel eines herkömmlichen IGBT und
die zugehörige Struktur wird im folgenden beschrieben. Fig. 15
ist eine Querschnittsansicht, die einen n-Kanal-IGBT mit einer
herkömmlichen planaren Gatestruktur zeigt. Ein derartiger IGBT
ist z. B. aus der DE 43 26 052 A1 bekannt.
Es wird auf die Fig. 15 Bezug genommen; ein n-Driftbereich 1
ist auf einer Seite einer ersten Hauptoberfläche 14a eines
Halbleitersubstrats 14 gebildet, und ein p-Basisbereich 2 ist
selektiv in einem n-Driftbereich 1 gebildet. Ein n-Emitter
bereich 3 ist selektiv in dem p-Basisbereich 2 gebildet. Ein
Bereich, der nach Sandwichart zwischen dem n-Diftbereich 1 und
dem n-Emitterbereich 3 eingeschlossen ist, sich innerhalb des
p-Basisbereichs 2 befindet und die erste Hauptoberfläche 14a
erreicht, wird als ein Kanalbildungsbereich 4 bezeichnet. Eine
dielektrische Gateisolierschicht 5 ist auf der ersten Haupto
berfläche 14a gebildet zum Bedecken des Kanalbildungsbereichs
4. Die dielektrische Gateisolierschicht 5 erstreckt sich von
einem Abschnitt oberhalb des n-Emitterbereiches 3 zu einem Ab
schnitt oberhalb des n-Driftbereiches 1.
Der p-Basisbereich 2 und der n-Emitterbereich 3 sind durch eine
Metallelektrodenschicht 8 (Emitterelektrode) kurzgeschlossen.
Der p-Basisbereich 2 und die Metallelektrodenschicht 8 wie auch
der Emitterbereich 3 und die Metallelektrodenschicht 8 stehen
in ohmschen Kontakt zueinander. Ein p-Kollektorbereich 10 ist
auf einer Seite einer zweiten Hauptoberfläche 14b des Halblei
tersubstrats 14 gebildet. Eine Metallelektrodenschicht (Kollek
torelektrode) 11 ist auf der zweiten Hauptoberfläche 14b derart
gebildet, daß die Metallelektrodenschicht 11 in ohmschen Kon
takt mit dem p-Kollektorbereich 10 steht.
Ein Betrieb eines n-Kanal-IGBT mit der oben beschriebenen
Struktur wird nun beschrieben. Vier Vorgänge, insbesondere ein
Übergangsvorgang von einem ausgeschalteten (AUS-) Zustand zu
einem Leitungs-(AN)Zustand, ein Gleichgewichtszustand und ein
Übergangsvorgang von dem AN-Zustand zu dem AUS-Zustand werden
entsprechend im folgenden beschrieben.
Eine positive (+) Spannung wird an die Gateelektrode 6 ange
legt, während eine Spannung, die relativ zur Spannung an der
Emitterelektrode 8 positiv ist, an die Kollektorelektrode 11
angelegt wird. Demgemäß wird ein Kanal, der in den n-Typ inver
tiert (umgekehrt) ist, am Kanalbildungsbereich 4 gebildet, der
sich im p-Basisbereich 2 befindet. Durch diesen n-Kanal wird
ein Elektron als einer der Ladungsträger vom n-Emitterbereich 3
in den n-Driftbereich 1 injiziert und das Elektron fließt zum
p-Kollektorbereich 10. Wenn das Elektron den p-Kollektorbereich
10 erreicht, wird ein Loch als einer der Ladungsträger vom p-
Kollektorbereich 10 in den n-Driftbereich 1 injiziert. Das Loch
fließt zum n-Emitterbereich 3, an dem eine relativ negative
Spannung angelegt ist, und das Loch erreicht einen Ort, an dem
der n-Kanal mit dem n-Driftbereich 1 in Kontakt steht. Dieser
Vorgang wird als ein Speichervorgang bezeichnet, und die Zeit,
die für diesen Vorgang benötigt wird, wird als eine Einschalt
verzögerungszeit (td(AN)) bezeichnet. Der Verlust an elektri
scher Leistung in diesem Vorgang ist extrem klein und vernach
lässigbar.
Genügend Ladungsträger werden danach gemäß dem Potential, das
zwischen der Emitterelektrode 8 und der Kollektorelektrode 11
angelegt ist, gespeichert und ein Zustand niedrigen Widerstan
des, der als Leitfähigkeits-Modulation bezeichnet wird, stellt
sich aufgrund eines Elektronlochpaares ein. Demgemäß vervoll
ständigt sich der Einschalt-Betrieb. Dieser Vorgang wird ein
Anstiegsvorgang genannt und die Zeit, die für diesen Vorgang
benötigt wird, wird Anstiegszeit (t(Anstieg)) genannt. Der Ver
lust an elektrischer Leistung in diesem Vorgang ist relativ
groß.
Der Gleichgewichtszustand nach dem Vervollständigen des Ein
schaltbetriebs wird AN-Zustand genannt und die Spannung, die
auftritt, wenn ein Strom von 100 A/cm2 fließt, wird AN-Spannung
genannt. Der Leistungsverlust in diesem Zustand wird AN-Verlust
oder Gleichgewichtsverlust genannt und wird durch das Produkt
des Vorwärtsspannungsabfalls, der durch eine Widerstandskompo
nente verursacht wird, und dem Leitungsstrom ausgedrückt. Der
Leistungsverlust im AN-Zustand ist im allgemeinen außergewöhn
lich groß. Die Widerstandskomponente im AN-Zustand wird durch
die Summe der zugehörigen Widerstandskomponenten erhalten, die
am Stromweg der Einrichtung oder zwischen der Emitterelektrode
8 und der Kollektorelektrode 11 existieren. Der Stromweg der
Einrichtung ist in die Querschnittsansicht des IGBT in Fig. 15
eingefügt und gemeinsam in Fig. 16 gezeigt.
Es wird auf Fig. 16 Bezug genommen; C, E und G dieser Figur re
präsentieren entsprechend Enden von Elektroden des Kollektors,
des Emitters und des Gates. Ferner repräsentieren Ic, Ih und Ie
entsprechend den Kollektorstrom des IGBT, den Lochstrom, der
vom n-Driftbereich 1 in den p-Basisbereich 2 fließt, und den
Elektronenstrom, der vom n-Driftbereich 1 in den n-Emitter
bereich 3 durch den Kanalbildungsbereich 4 fließt. Wie in Fig.
16 gezeigt ist, kann die Gesamtwiderstandskomponente R, die die
AN-Spannung beeinflußt, durch die folgende Gleichung ausge
drückt werden.
R = Rcn + Rn + Rch + Ra + RJFET + Rd + Rdiode + Rs + Rcp
In der oben erwähnten Gleichung ist Rcn der Kontaktwiderstand
zwischen dem n-Emitterbereich 3 und der Metallelektrodenschicht
8, Rn ist der Widerstand des n-Emitterbereichs 3, Rch ist der
Widerstand des Kanals, Ra ist der Widerstand der Speicher
schicht, RJFET ist eine Widerstandskomponente, die auf dem JFET
(Junction-FET, Übergangs-FET)-Effekt zurückzuführen ist, Rd ist
der Widerstand des n-Driftbereichs 1, Rdiode ist der Vorwärts
spannungsabfall der Diode zwischen dem p-Kollektorbereich 10
und dem n-Driftbereich 1, Rs ist der Widerstand des p-
Kollektorbereichs 10 und Rcp ist der Kontaktwiderstand zwischen
dem p-Kollektorbereich 10 der Metallelektrodenschicht 11.
Der AUS-Zustand wird verursacht durch das Anlegen einer Span
nung maximal einer Größe der Schwellenspannung, wie zum Bei
spiel einer negativen (-) Spannung an die Gateelektrode 6. Wenn
das Potential an der Gateelektrode 6 gleich groß wie oder klei
ner als die Schwellenspannung ist, verschwindet der n-Kanal,
der im AN-Zustand gebildet ist. Demgemäß hört die Lieferung von
Elektronen vom n-Emitterbereich 3 zum n-Driftbereich 1 auf.
Dieser Vorgang wird als Speichervorgang bezeichnet und die
Zeit, die für diesen Vorgang benötigt wird, wird Speicherzeit
oder Ausschaltverzögerungszeit (td(AUS)) genannt. Der Lei
stungsverlust während dieses Vorgangs ist extrem klein und ver
nachlässigbar. Da die Lieferung von Elektronen beendet wird,
nimmt die Dichte von Elektronen allmählich ab, von einem Be
reich in der Nachbarschaft des n-Emitterbereichs 3 ausgehend.
Demgemäß nimmt auch die Anzahl der Löcher ab, die in den n-
Driftbereich 1 zum Aufrechterhalten eines elektrisch neutralen
Zustands injiziert werden.
Da sich der p-Basisbereich 2 und der n-Driftbereich 1 in einem
Sperrspannungszustand befinden, beginnt sich eine Verarmungs
schicht an einer Grenzfläche zwischen dem p-Basisbereich 2 und
dem n-Driftbereich 1 auszubreiten. Die Verarmungsschicht hat
eine Dicke, die einer Spannung entspricht, welche zwischen der
Kollektorelektrode 11 und der Emitterelektrode 8 angelegt ist.
Dieser Vorgang wird Abnahmevorgang genannt, die Zeit, die für
diesen Vorgang benötigt wird, wird Abnahmezeit genannt und der
Leistungsverlust während dieses Vorgangs wird Abnahmeverlust
genannt. Der Leistungsverlust während dieses Zeitraums ist
gleich groß wie oder größer als der Einschaltverlust und der
Gleichgewichtszustandsverlust. Löcher, die sich unter den La
dungsträgern außerhalb des Verarmungsbereiches befinden, wan
dern durch den Verarmungsbereich, wandern durch einen p+-
Kontaktbereich mit einer hohen Konzentration im p-Basisbereich
2, der elektrisch kurzgeschlossen mit dem n-Emitterbereich 3
ist, und erreichen die Emitterelektrodenschicht 8. Daher ver
schwinden alle Ladungsträger und das Ausschalten vervollstän
digt sich. Dieser Vorgang wird ein Auslaufvorgang genannt, die
Zeit, die für diesen Vorgang benötigt wird, wird Auslaufzeit
genannt (t(Auslauf)) und der Leistungsverlust in diesem Vorgang
wird Auslaufverlust genannt. Der Leistungsverlust während die
ses Vorgangs ist extrem groß.
Der Gleichgewichtszustand nach dem Beenden des Ausschaltens
wird AUS-Zustand genannt. Der Leistungsverlust, der durch das
Produkt des Leckstroms in diesem Zustand und der Spannung zwi
schen der Kollektorelektrode 11 und der Emitterelektrode 8 aus
gedrückt wird, ist extrem klein im Vergleich zu anderen Lei
stungsverlusten und ist vernachlässigbar.
Verschiedene Leistungsverluste treten in entsprechenden Vorgän
gen des Leitens/Ausschaltens im herkömmlichen IGBT, wie oben
beschrieben, auf. Um eine hohe Leistungsfähigkeit eines IGBT zu
erreichen, ist die Verringerung eines jeden der genannten Ver
luste erwünscht. Die Erfinder der Gegenstände dieser Anmeldung
lenken die Aufmerksamkeit auf den Leistungsverlust im AN-
Zustand mit einem extrem hohen Wert im Vergleich zu anderen
Verlusten. Es ist ausreichend, die AN-Spannung zu verkleinern,
um den Leistungsverlust im AN-Zustand zu verringern.
Im herkömmlichen IGBT des planaren Gatetyps, der in Fig. 15 ge
zeigt ist, kann die AN-Spannung etwas reduziert werden durch
ein maßstabsgetreues Verkleinern des IGBT. Der Grund dafür ist,
daß jede Komponente des IGBT hauptsächlich in senkrechter Rich
tung mit Bezug auf die Fig. 16 durch das maßstabsgetreue Ver
kleinern verkürzt wird, was zu einer Verringerung der Wider
standskomponente führt. Jedoch ist das maßstabsgetreue Verklei
nern begrenzt und eine ausreichende Verringerung der AN-
Spannung ist schwierig.
Ein anderes Verfahren zum Reduzieren der AN-Spannung ist das
Verkleinern der Konzentration des p-Basisbereichs 2. Jedoch
könnte die Erscheinung des unerwünschten Sperrens (Latch-up)
auftreten durch das Verringern der Konzentration des p-
Basisbereichs 2. Wenn die Erscheinung des unerwünschten Sper
rens auftritt, werden Elektronen direkt vom n-Emitterbereich 3
in den p-Basisbereich 2 injiziert, falls der Spannungsabfall,
wenn der Lochstrom Ih vom n-Driftbereich 1 zum p-Basisbereich 2
fließt, die Kontaktspannung des npn-Bipolartransistors über
schreitet, der aus dem n-Emitterbereich 3, dem p-Basisbereich 2
und dem n-Driftbereich 1 besteht. Sobald das unerwünschte Sper
ren auftritt, kann der Strom, der durch den IGBT aufgrund der
an der Gateelektrode 6 angelegten Spannung fließt, nicht kon
trolliert werden und der IGBT kann beschädigt werden.
Das Verringern der AN-Spannung ohne Verursachen der Erscheinung
des unerwünschten Sperrens ist schwierig in der herkömmlichen
Halbleitereinrichtung, wie sie oben beschrieben ist. Die vor
liegende Erfindung ist gemacht, um dieses Problem zu lösen.
Eine Aufgabe dieser Erfindung ist es, eine Halbleitereinrich
tung und ein zugehöriges Herstellungsverfahren anzugeben, die
es ermöglichen, die AN-Spannung effektiv zu verringern, ohne
das unerwünschte Sperren zu verursachen.
Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach
Anspruch 1 und ein zugehöriges Herstellungsverfahren nach An
spruch 8 bzw. 9.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange
geben.
Eine Halbleitereinrichtung gemäß einer Ausführungsform der Er
findung hat eine Struktur, in der eine erste und eine zweite
Hauptoberfläche entgegengesetzt zueinander vorgesehen sind und
der Strom, der zwischen der ersten und der zweiten Hauptober
fläche fließt, geleitet/gesperrt wird. Die Halbleitereinrich
tung gemäß einer Ausführungsform dieser Erfindung weist folgen
des auf: Ein Halbleitersubstrat mit einer ersten und einer
zweiten Hauptoberfläche; einen ersten Dotierstoffbereich eines
ersten Leitungstyps (z. B. n-Typ); einen zweiten Dotierstoffbe
reich eines zweiten Leitungstyps (z. B. p-Typ); einen dritten
Dotierstoffbereich des ersten Leitungstyps; einen Kanalbil
dungsbereich; eine dielektrische Gateisolierschicht; eine Ga
teelektrode; ein Vorwärts-Vorspannungsmittel; und einen vierten
Dotierstoffbereich des Leitungstyps. Der erste Dotierstoffbe
reich ist derart geformt, daß er sich von der ersten Hauptober
fläche in das Halbleitersubstrat erstreckt. Der zweite Dotier
stoffbereich ist derart geformt, daß er sich von der ersten
Hauptoberfläche in den ersten Dotierstoffbereich erstreckt. Der
dritte Dotierstoffbereich ist derart geformt, daß er sich von
der ersten Hauptoberfläche in den zweiten Dotierstoffbereich
erstreckt. Der Kanalbildungsbereich befindet sich in dem zwei
ten Dotierstoffbereich und erreicht die erste Hauptoberfläche.
Die dielektrische Gateisolierschicht ist auf der ersten Haupto
berfläche derart geformt, daß sie den Kanalbildungsbereich be
deckt. Die Gateelektrode hat einen Abschnitt entgegengesetzt zu
dem Kanalbildungsbereich mit der dielektrischen Gateisolier
schicht dazwischen. Das Vorwärts-Vorspannungsmittel legt eine
Vorwärts-Vorspannung am pn-Übergang zwischen dem zweiten und
dem dritten Dotierstoffbereich während des Leitens an. Der
vierte Dotierstoffbereich ist derart geformt, daß er sich von
der zweiten Hauptoberfläche in das Halbleitersubstrat er
streckt.
Das Vorwärts-Vorspannungsmittel, das für die Halbleitereinrich
tung gemäß einer Ausführungsform der Erfindung vorgesehen ist,
ermöglicht es, eine Vorwärts-Vorspannung an den pn-Übergang
zwischen dem zweiten und dem dritten Dotierstoffbereich während
des Leitens anzulegen. Demgemäß kann das Potential des zweiten
Dotierstoffbereiches vergrößert werden, und das Injizieren von
Elektronen vom dritten Dotierstoffbereich in den zweiten Do
tierstoffbereich kann gefördert werden. Das vergrößerte Poten
tial des zweiten Dotierstoffbereiches vergrößert auch das Po
tential des pn-Übergangs zwischen dem ersten und dem zweiten
Dotierstoffbereich. Ferner kann das Injizieren von Löchern von
dem viertem Dotierstoffbereich in den zweiten Dotierstoffbe
reich durch den ersten Dotierstoffbereich gefördert werden. Als
eine Folge kann die Konzentration der Ladungsträger in dem er
sten und dem zweiten Dotierstoffbereich vergrößert werden. Der
Widerstand der Halbleitereinrichtung während des Leitens kann
auf diese Weise verringert werden, wobei die AN-Spannung der
Halbleitereinrichtung verringert wird.
Vorzugsweise ist die Spannung, die an den pn-Übergang zwischen
dem zweiten und dritten Dotierstoffbereich durch das Vorwärts-
Vorspannungsmittel angelegt ist, kleiner als die Kontaktspan
nung des pn-Übergangs.
Falls die Spannung, die an den pn-Übergang zwischen dem zweiten
und dem dritten Dotierstoffbereich durch das Vorwärts-Vorspan
nungsmittel angelegt ist, kleiner ist als die Kontaktspannung
des pn-Übergangs, kann ein unerwünschtes Sperren effektiv ver
hindert werden.
Die Halbleitereinrichtung gemäß einer Ausführungsform der Er
findung kann ferner eine erste Elektrodenschicht, eine zweite
Elektrodenschicht, eine Gleichstromquelle und eine dritte Elek
trodenschicht aufweisen. Die erste Elektrodenschicht ist elek
trisch mit dem zweiten Dotierstoffbereich verbunden und auf der
ersten Hauptoberfläche des Halbleitersubstrats gebildet. Die
zweite Elektrodenschicht ist elektrisch mit dem dritten Dotier
stoffbereich verbunden und auf der ersten Hauptoberfläche des
Halbleitersubstrats gebildet. Die Gleichstromquelle ist elek
trisch mit der ersten und der zweiten Elektrodenschicht verbun
den, funktioniert als das Vorwärts-Vorspannungsmittel und hält
das Potential des zweiten Dotierstoffbereiches auf einem rela
tiv höheren Niveau als das Potential des dritten Dotierstoffbe
reiches. Die dritte Elektrodenschicht ist elektrisch mit dem
vierten Dotierstoffbereich verbunden und auf der zweiten
Hauptoberfläche gebildet.
Falls die erste Elektrodenschicht, die elektrisch mit dem zwei
ten Dotierstoffbereich verbunden ist, wie auch die zweite Elek
trodenschicht, die elektrisch mit dem dritten Dotierstoffbe
reich verbunden ist, gebildet sind und eine Gleichstromlei
stungsversorgungseinheit, die elektrisch mit der ersten und der
zweiten Elektrodenschicht verbunden ist, vorgesehen ist, kann
die Gleichstromleistungsversorgungseinheit als Vorwärts-
Vorspannungsmittel, das oben beschrieben ist, verwendet werden.
Demgemäß kann die AN-Spannung verringert werden.
Vorzugsweise besteht die erste Elektrodenschicht aus einer Me
tallschicht, die derart gebildet ist, daß sie in ohmschen Kon
takt mit der Oberfläche des zweiten Dotierstoffbereiches steht.
Die zweite Elektrodenschicht besteht vorzugsweise aus einer Me
tallschicht, die derart gebildet ist, daß sie in ohmschen Kon
takt mit der Oberfläche des dritten Dotierstoffbereiches steht.
Zwischen der ersten und der zweiten Elektrodenschicht ist vor
zugsweise eine dielektrische Schicht derart gebildet, daß sie
sich von einem Abschnitt oberhalb der ersten Hauptoberfläche
erstreckt.
Wenn eine dielektrische Schicht zwischen der ersten und der
zweiten Elektrodenschicht vorgesehen ist, kann die erste und
die zweite Elektrodenschicht durch Isolieren getrennt werden.
Als eine Folge kann das Potential des zweiten Dotierstoffbereiches
vergrößert werden unter Verwenden der Gleichstromlei
stungsversorgungseinheit, wobei die AN-Spannung der Halblei
tereinrichtung verringert wird.
Die Halbleitereinrichtung gemäß einer Ausführungsform der Er
findung kann ferner eine erste und eine zweite Elektroden
schicht und ein Spannungsabfall-Mittel aufweisen. Die erste
Elektrodenschicht ist elektrisch mit dem zweiten Dotierstoffbe
reich verbunden und auf der ersten Hauptoberfläche gebildet.
Das Spannungsabfall-Mittel funktioniert als das Vorwärts-
Vorspannungsmittel und ist zwischen der ersten Elektroden
schicht und dem zweiten Dotierstoffbereich angeordnet. Die
zweite Elektrodenschicht ist elektrisch mit dem vierten Dotier
stoffbereich verbunden und auf der zweiten Hauptoberfläche ge
bildet.
Falls das Spannungsabfall-Mittel zwischen der ersten Elektro
denschicht und dem zweiten Dotierstoffbereich vorgesehen ist,
tritt ein Spannungsabfall auf, wenn ein Strom durch einen Ab
schnitt, der dieses Spannungsabfall-Mittel aufweist, während
des Leitens der Halbleitereinrichtung fließt. Das Potential des
zweiten Dotierstoffbereiches kann auf einen höheren Wert ver
größert werden als dasjenige des dritten Dotierstoffbereiches,
und das Injizieren von Elektronen vom dritten Dotierstoffbe
reich in den zweiten Dotierstoffbereich kann gefördert werden.
Ferner kann das Injizieren von Löchern in den zweiten Dotier
stoffbereich gefördert werden, wobei die Konzentration von La
dungsträgern innerhalb des ersten und des zweiten Dotierstoff
bereiches vergrößert wird. Als eine Folge kann der Widerstand
der Halbleitereinrichtung während des Leitens verringert werden
und die AN-Spannung der Halbleitereinrichtung kann verkleinert
werden.
Eine Widerstandsschicht mit einem Widerstandswert, der größer
ist als der Flächenwiderstandswert des zweiten Dotierstoffbe
reiches, kann als das Spannungsabfall-Mittel eingesetzt sein.
Ein Schottky-Übergangsbereich kann zwischen dem zweiten Dotier
stoffbereich und der ersten Elektrodenschicht als das Span
nungsabfall-Mittel gebildet sein.
Eine Widerstandsschicht mit einem Widerstandswert, der großer
ist als der Flächenwiderstandswert des zweiten Dotierstoffbe
reiches, oder ein Schottky-Übergangsbereich können als das
Spannungsabfall-Mittel, wie oben beschrieben, eingesetzt sein.
Durch Vorsehen der Widerstandsschicht oder des Schottky-Über
gangsbereiches, kann die AN-Spannung der Halbleitereinrichtung
verringert werden, während das unerwünschte Sperren kontrol
liert wird.
Die vorliegende Erfindung gibt eine Herstellungsmethode einer
Halbleitereinrichtung mit einer Struktur an, in der eine erste
und eine zweite Hauptoberfläche entgegengesetzt zueinander vor
gesehen sind und ein Strom zwischen der ersten und der zweiten
Hauptoberfläche geleitet/gesperrt wird. Das Herstellungsverfah
ren einer Halbleitereinrichtung gemäß eines Aspektes der Erfin
dung weist folgende Schritte auf. Ein Halbleitersubstrat mit
einer ersten und einer zweiten Hauptoberfläche wird vorgesehen.
Ein erster Dotierstoffbereich eines ersten Leitungstyps wird
derart gebildet, daß er sich von der ersten Hauptoberfläche in
das Halbleitersubstrat erstreckt. Ein zweiter Dotierstoffbe
reich eines zweiten Leitungstyps wird derart gebildet, daß er
sich von der ersten Hauptoberfläche in den ersten Dotierstoff
bereich erstreckt. Ein dritter Dotierstoffbereich des ersten
Leitungstyps wird derart gebildet, daß er sich von der ersten
Hauptoberfläche in den zweiten Dotierstoffbereich erstreckt.
Ein vierter Dotierstoffbereich des zweiten Leitungstyps wird
derart vorgesehen, daß er sich von der zweiten Hauptoberfläche
in das Halbleitersubstrat erstreckt. Eine dielektrische Gateisolier
schicht wird derart gebildet, daß sie einen Kanalbildungsbe
reich bedeckt, der sich in dem zweiten Dotierstoffbereich be
findet und die erste Hauptoberfläche erreicht. Eine Gateelek
trode mit einem Abschnitt entgegengesetzt zum Kanalbildungsbereich
wird vorgesehen mit der dielektrischen Gateisolierschicht
dazwischen. Eine erste Elektrodenschicht wird auf der ersten
Hauptoberfläche derart gebildet, daß sie elektrisch mit dem
zweiten Dotierstoffbereich verbunden ist. Die Oberfläche des
dritten Dotierstoffbereiches wird durch Bemustern der ersten
Elektrodenschicht freigelegt. Eine dielektrische Schicht ist
derart vorgesehen, daß sie die bemusterte erste Elektroden
schicht bedeckt. Eine zweite Elektrodenschicht wird auf der
dielektrischen Schicht und auf der Oberfläche des dritten Do
tierstoffbereiches gebildet. Eine dritte Elektrodenschicht wird
auf der Oberfläche des vierten Dotierstoffbereiches gebildet.
Eine Gleichstromleistungsversorgungseinheit wird derart vorge
sehen, daß sie elektrisch mit der ersten und der zweiten Elek
trodenschicht verbunden ist.
In dem Herstellungsverfahren der Halbleitereinrichtung gemäß
eines Aspektes der Erfindung werden die erste und die zweite
Elektrodenschicht in getrennten Schritten gebildet und die die
lektrische Schicht wird dazwischen vorgesehen. Die Gleichstrom
leistungsversorgungseinheit kann derart angeordnet werden, daß
sie elektrisch mit der ersten und der zweiten Elektrodenschicht
verbunden ist. Demgemäß wird eine Halbleitereinrichtung, in der
das unerwünschte Sperren vermieden wird und die AN-Spannung
verringert werden kann, erhalten.
In einem Herstellungsverfahren einer Halbleitereinrichtung ge
mäß eines anderen Aspektes der Erfindung werden folgende
Schritte ausgeführt. Ein Halbleitersubstrat mit einer ersten
und einer zweiten Hauptoberfläche wird vorgesehen. Ein erster
Dotierstoffbereich eines ersten Leitungstyps wird derart gebil
det, daß er sich von der ersten Hauptoberfläche in das Halblei
tersubstrat erstreckt. Ein zweiter Dotierstoffbereich eines
zweiten Leitungstyps wird derart geformt, daß er sich von der
ersten Hauptoberfläche in den ersten Dotierstoffbereich er
streckt. Ein dritter Dotierstoffbereich des ersten Leitungstyps
wird derart vorgesehen, daß er sich von der ersten Hauptoberfläche
in dem zweiten Dotierstoffbereich erstreckt. Ein vierter
Dotierstoffbereich des zweiten Leitungstyps wird derart vorge
sehen, daß er sich von der ersten Hauptoberfläche in das Halb
leitersubstrat erstreckt. Eine dielektrische Gateisolierschicht
wird derart gebildet, daß sie einen Kanalbildungsbereich be
deckt, der sich innerhalb des zweiten Dotierstoffbereiches be
findet und die erste Hauptoberfläche erreicht. Eine Gateelek
trode mit einem Abschnitt entgegengesetzt zum Kanalbildungsbe
reich wird gebildet mit der dielektrischen Gateisolierschicht
dazwischen. Ein Spannungsabfall-Abschnitt wird an der Oberflä
che des zweiten Dotierstoffbereiches vorgesehen zum Verursachen
des Spannungsabfalls. Eine erste Elektrodenschicht wird derart
gebildet, daß sie sich von einem Abschnitt auf einer Oberfläche
des dritten Dotierstoffbereiches zu einem Abschnitt auf dem
Spannungsabfall-Abschnitt erstreckt. Eine zweite Elektroden
schicht wird auf der Oberfläche des vierten Dotierstoffberei
ches gebildet.
In dem Herstellungsverfahren einer Halbleitereinrichtung gemäß
des anderen Aspektes des Erfindung, wie oben beschrieben, wird
der Spannungsabfall-Abschnitt an der Oberfläche des zweiten Do
tierstoffbereiches vorgesehen. Eine Polysiliziumschicht, die
Dotierstoffe niedriger Konzentration enthält, oder ein Schott
ky-Übergangsbereich können als der Spannungsabfallabschnitt
eingesetzt werden. Durch Vorsehen eines derartigen Spannungsab
fall-Abschnittes kann eine Halbleitereinrichtung erhalten wer
den, in der die Verringerung der AN-Spannung möglich ist. Da
die Bildung der ersten und der zweiten Elektrodenschicht auf
der ersten Hauptoberfläche in getrennten Schritten unnötig ist,
wie sie in dem Verfahren gemäß des ersten Aspektes der Erfin
dung erforderlich ist, kann der Vorgang im Vergleich zu demje
nigen des ersten Aspektes der Erfindung vereinfacht werden.
Weitere Zweckmäßigkeiten der vorliegenden Erfindung ergeben
sich aus der folgenden Beschreibung von Ausführungsformen der
vorliegenden Erfindung unter Bezugnahme auf die beiliegenden
Figuren. Von den Figuren zeigen:
Fig. 1 eine Querschnittsansicht, die einen n-
Kanal-IGBT mit einer planaren Gatestruk
tur zeigt, gemäß der ersten Ausführungs
form der Erfindung;
Fig. 2 eine perspektivische Ansicht der Gleich
stromleistungsversorgungseinheit gemäß
der ersten Ausführungsform, die als ein
Beispiel angegeben wird;
Fig. 3 bis 10 Querschnittsansichten, die entsprechend
den ersten bis achten Schritt der Her
stellung des in Fig. 1 gezeigten IGBT
zeigen;
Fig. 11 einen Querschnitt, der einen n-Kanal-IGBT
mit einer planaren Gatestruktur zeigt ge
mäß der zweiten Ausführungsform der Er
findung;
Fig. 12 eine Querschnittsansicht des in Fig. 11
gezeigten IGBT, welche einen charakteri
stischen Vorgang der Herstellung des IGBT
zeigt;
Fig. 13 eine Querschnittsansicht, die einen n-
Kanal-IGBT mit einer planaren Gatestruk
tur zeigt gemäß der dritten Ausführungs
form;
Fig. 14 einen Querschnitt eines in Fig. 13 ge
zeigten IGBT, welcher einen charakteri
stischen Herstellungsvorgang veranschau
licht;
Fig. 15 einen Querschnitt eines n-Kanal-IGBT mit
einer herkömmlichen planaren Gatestruk
tur, die als ein Beispiel angegeben wird;
Fig. 16 einen Stromweg des IGBT, der in Fig. 15
gezeigt ist.
Es wird auf Fig. 1 bis 10 Bezug genommen; eine Beschreibung der
ersten Ausführungsform der Erfindung wird nun gegeben. Fig. 1
ist ein Querschnitt, der einen n-Kanal-IGBT mit einer planaren
Gatestruktur gemäß der ersten Ausführungsform zeigt.
Es wird auf Fig. 1 Bezug genommen; ein n-Driftbereich 1 ist auf
einer Seite einer ersten Hauptoberfläche 14a eines Halbleiter
substrats 14 vorgesehen. Das Halbleitersubstrat 14 kann ein
Substrat aus einem intrinsischen Halbleiter sein oder kann aus
einer Mehrzahl von Halbleiterschichten bestehen. Ein p-Basis
bereich 2 ist derart gebildet, daß er sich von der ersten
Hauptoberfläche 14a des Halbleitersubstrats 14 in den n-
Driftbereich 1 erstreckt. Der p-Basisbereich 2 ist selektiv in
dem n-Driftbereich 1 gebildet. Der n-Driftbereich 1 hat einen
Abschnitt, der die erste Hauptoberfläche 14a erreicht.
Ein n-Emitterbereich 3 ist derart gebildet, daß er sich von der
ersten Hauptoberfläche 14a in den p-Basisbereich 2 erstreckt.
Der n-Emitterbereich 3 ist selektiv in dem p-Basisbereich 2 ge
bildet. Ein Bereich, der zwischen dem n-Diftbereich 1 und dem
n-Emitterbereich 3 nach Sandwichart eingeschlossen ist und ei
nen Teil der ersten Hauptoberfläche 14a in dem p-Basisbereich 2
aufweist, ist im folgenden als ein Kanalbildungsbereich 4 be
zeichnet. Eine dielektrische Gatesisolierchicht 5 ist derart
vorgesehen, daß sie die erste Hauptoberfläche 19a auf dem Ka
nalbildungsbereich 4 bedeckt und sowohl mit dem n-Driftbereich
1 als
auch mit dem n-Emitterbereich 3 in Kontakt steht. Die dielek
trische Gateisolierschicht 5 besteht zum Beispiel aus einer
dielektrischen Schicht, wie beispielsweise eine Siliziumoxid
schicht. Ein p-Kollektorbereich 10 ist derart gebildet, daß er
sich von einer zweiten Hauptoberfläche 14b in das Halbleiter
substrat 14 erstreckt.
Eine Gateelektrode 6 ist auf der dielektrischen Gateisolier
schicht 5 derart gebildet, daß sie einen Abschnitt entgegenge
setzt zum Kanalbildungsbereich 4 hat mit der dielektrischen Ga
teisolierschicht 5 dazwischen. Die Gateelektrode 6 besteht bei
spielsweise aus Polysilizium, das mit Phosphor dotiert ist.
Eine dielektrische Schicht 7 ist auf der ersten Hauptoberfläche
14a zum Bedecken der Gateelektrode 6 gebildet. Ein Kontaktloch
7a, das alles oder einen Teil der Oberfläche des n-Emitter
bereichs 3 freilegt, wie auch ein Kontaktloch 7b, das einen
Teil des p-Basisbereichs 2 freilegt, sind an der dielektrischen
Schicht 7 vorgesehen. Eine erste Metallelektrode 8a ist derart
gebildet, daß sie sich vom Kontaktloch 7b auf die dielektrische
Schicht 7 erstreckt. Eine Zwischenschicht-Dielektrizitäts-
Schicht 13 ist zum Bedecken der ersten Metallelektrodenschicht
8a vorgesehen.
Eine zweite Metallelektrodenschicht 8b ist derart gebildet, daß
sie sich vom Kontaktloch 7a auf die dielektrische Schicht 7 und
die Zwischenschicht-Dielektrizitäts-Schicht 13 erstreckt. Die
erste Metallelektrodenschicht 8a steht in ohmschen Kontakt zum
p-Basisbereich 2 und die zweite Metallelektrodenschicht 8b
steht in ohmschen Kontakt mit dem n-Emitterbereich 3. Anderer
seits ist eine dritte Metallelektrodenschicht 11a auf der zwei
ten Hauptoberfläche 14b derart gebildet, daß sie in ohmschen
Kontakt mit dem p-Kollektorbereich 10 steht.
Eine Gleichstromleistungsversorgungseinheit 12, die als ein
Vorwärts-Vorspannungsmittel dient, ist derart vorgesehen, daß
die Einheit elektrisch mit den ersten und zweiten Metallelek
trodenschichten 8a und 8b verbunden ist. Die positive Elektro
denseite der Gleichstromleistungsversorgungseinheit 12 ist mit
der ersten Metallelektrodenschicht 8a verbunden und ihre nega
tive Seite ist mit der zweiten Metallelektrodenschicht 8b ver
bunden. Die Zwischenschicht-Dielektrizitäts-Schicht 13 trennt
die erste und zweite Metallelektrodenschicht 8a und 8b durch
Isolieren. Demgemäß kann eine Potentialdifferenz eines er
wünschten Wertes zwischen dem n-Emitterbereich 3, der mit der
zweiten Metallelektrodenschicht 8b verbunden ist, und dem p-
Basisbereich 2, der mit der ersten Metallelektrodenschicht 8a
verbunden ist, erhalten werden. Zu diesem Zeitpunkt wird eine
Potentialdifferenz von maximal der Kontaktspannung an dem pn-
Übergang zwischen dem n-Emitterbereich 3 und dem p-Basisbereich
2 erzeugt. Als eine Folge kann eine Vorwärts-Vorspannung an den
pn-Übergang zwischen dem n-Emitterbereich 3 und dem p-Basis
bereich 2 während des Leitens angelegt werden. Das Potential
des p-Basisbereichs 2 kann erhöht werden und das Injizieren von
Elektronen von dem n-Emitterbereich 3 in den p-Basisbereich 2
kann gefördert werden. Ferner kann das Potential des pn-Über
gangs zwischen dem n-Driftbereich 1 und dem p-Basisbereich 2
erhöht werden durch Erhöhen des Potentials des p-Basisbereichs
2. Das Injizieren von Löchern vom p-Kollektorbereich 10 in den
p-Basisbereich 2 durch den n-Driftbereich 1 kann gefördert wer
den. Die Ladungsträgerkonzentration in dem n-Driftbereich 1 und
in dem p-Basisbereich 2 kann erhöht werden. Als eine Folge kann
der Widerstand des IGBT während des Leitens verkleinert werden
und die AN-Spannung des IGBT kann verringert werden. Ferner
kann, falls die Spannung, die an den pn-Übergang zwischen dem
p-Basisbereich 2 und dem n-Emitterbereich 3 angelegt ist, klei
ner ist als die Kontaktspannung des pn-Übergangs, das uner
wünschte Sperren effektiv vermieden werden. Die AN-Spannung des
IGBT kann daher verringert werden, ohne das unerwünschte Sper
ren zu verursachen.
Es wird auf Fig. 2 Bezug genommen; ein spezielles Verfahren zum
Anordnen der Gleichstromleistungsversorgungsquelle 12 wird be
schrieben. Fig. 2 ist eine perspektivische Ansicht der Gleich
stromleistungsversorgungseinheit 12 und zeigt ein Beispiel des
Verfahrens zum Vorsehen der Einheit.
Es wird auf Fig. 2 Bezug genommen; Metallelektrodenplatten 16,
17, 18, 19 und 20 werden entsprechend an einem Isoliersubstrat
15 angebracht, das aus Keramik oder dergleichen gebildet ist.
Die Metallelektrodenplatte 20 und die Metallelektrodenplatte 16
sind elektrisch verbunden und ein IGBT 21, wie er oben be
schrieben ist, wird mit der Metallelektrodenplatte 20 verbun
den, wobei seine dritte Metallelektrodenschicht 11a nach unten
gerichtet ist. Die Metallelektrodenplatte 16 wird dann elek
trisch mit dem p-Kollektorbereich 10 des IGBT 21 verbunden. Die
Metallelektrodenplatte 17 wird elektrisch mit der Gateelektrode
6 des IGBT 21 über eine Kontaktierungsverdrahtung 22 verbunden.
Die Metallelektrodenplatte 19 wird elektrisch mit der ersten
Metallelektrodenschicht 8a über die Kontaktierungsverdrahtung
22 verbunden. Die Metallelektrodenplatte 18 wird mit der zwei
ten Metallelektrodenschicht 8b durch die Kontaktierungsverdrah
tung 22 verbunden. Die Gleichstromleistungsversorgungseinheit
12 wird auf dem Isoliersubstrat 15 derart angeordnet, daß sie
elektrisch mit den Metallelektrodenplatten 18 und 19 verbunden
ist.
Als nächstes wird auf Fig. 3 bis 11 Bezug genommen; ein Her
stellungsverfahren des n-Kanal-IGBT mit einer planaren Ga
testruktur, wie sie in Fig. 1 gezeigt ist, wird beschrieben.
Die Fig. 3 bis 10 sind Querschnitte, die den ersten bis achten
Schritt des Herstellungsverfahrens des n-Kanal-IGBT mit einer
planaren Gatestruktur veranschaulichen.
Es wird auf Fig. 3 bis 5 Bezug genommen; der n-Driftbereich 1,
der p-Basisbereich 2 und der n-Emitterbereich 3 werden entspre
chend an einer Seite der ersten Hauptoberfläche 14a des
Substrats 14 gebildet und der p-Kollektorbereich 10 wird an ei
ner Seite der zweiten Hauptoberfläche 14b des Substrats 14
durch Ionenimplantations- und thermische Diffusions-Verfahren
gebildet.
Es wird auf Fig. 6 Bezug genommen; eine dielektrische Schicht
wird auf der ersten Hauptoberfläche 14a gebildet unter Verwen
den eines thermischen Oxidationsverfahrens oder dergleichen.
Die dielektrische Schicht ist derart geformt, daß sie sich so
wohl oberhalb des n-Driftbereiches 1 als auch des n-Emitter
bereiches 3 erstreckt. Auf der dielektrischen Schicht wird eine
Polysiliziumschicht, die mit Phosphor dotiert ist, abgeschieden
unter Verwenden eines CVD-(Chemical Vapor Deposition, Chemische
Dampfphasenabscheidung)Verfahrens oder dergleichen. Durch Bemu
stern der Polysiliziumschicht und der dielektrischen Schicht
werden die dielektrische Schicht 5 und die Gateelektrode 6 vor
gesehen.
Es wird auf Fig. 7 Bezug genommen; die dielektrische Schicht 7
wird auf der ersten Hauptoberfläche 14a gebildet zum Bedecken
der Gateelektrode 6 unter Verwenden des CVD-Verfahrens oder
dergleichen. Das Kontaktloch 7a, das mindestens einen Teil der
Oberfläche des n-Emitterbereiches 3 freilegt, wie auch das Kon
taktloch 7b, das einen Teil der Oberfläche des p-Basisbereiches
2 freilegt, werden entsprechend durch Ätzen der dielektrischen
Schicht 7 gebildet. Eine Öffnung kann an der dielektrischen
Schicht 7 vorgesehen werden zum Bilden einer leitenden Schicht,
die elektrisch mit der Gateelektrode 6 verbunden ist.
Es wird auf Fig. 8 Bezug genommen; die erste Metallelektroden
schicht 8a ist derart vorgesehen, daß sie sich von dem Kontakt
loch 7b auf die dielektrische Schicht 7 erstreckt. Als nächstes
wird auf Fig. 9 Bezug genommen; nach dem Bemustern der ersten
Metallelektrodenschicht 8a durch selektives Ätzen wird die Zwi
schenschicht-Dielektrizitäts-Schicht 13 gebildet. Die Zwischen
schicht-Dielektrizitäts-Schicht 13 wird durch selektives Ätzen
bemustert. Mindestens ein Teil der Oberfläche des n-Emitter
bereiches 3 wird auf diese Weise freigelegt.
Es wird auf Fig. 10 Bezug genommen; die zweite Metallelektrode
8b ist derart gebildet, daß sie sich vom Kontaktloch 7a auf die
Zwischenschicht-Dielektrizitäts-Schicht 13 erstreckt. Die zwei
te Metallelektrodenschicht 8b wird in einer Richtung bemustert,
die senkrecht auf einer Ebene dieses Dokumentes steht. Die er
ste und die zweite Metallelektrodenschicht 8a und 8b werden ge
trennt gebildet.
Die dritte Metallelektrodenschicht 11a wird auf der zweiten
Hauptoberfläche 14b derart gebildet, daß sie in ohmschen Kon
takt mit der Oberfläche des p-Kollektorbereiches 10 steht. Die
Gleichstromleistungsversorgungseinheit 12, die elektrisch mit
der ersten und zweiten Metallelektrodenschicht 8a und 8b ver
bunden ist, wird angeordnet. Durch die Schritte, die oben be
schrieben sind, wird der IGBT mit einer planaren Gatestruktur,
die in Fig. 1 gezeigt ist, produziert.
Es wird auf Fig. 11 und 12 Bezug genommen; die zweite Ausfüh
rungsform der Erfindung wird nun beschrieben. Fig. 11 zeigt ei
nen Querschnitt eines IGBT gemäß der zweiten Ausführungsform
der Erfindung.
Es wird auf Fig. 11 Bezug genommen; gemäß der zweiten Ausfüh
rungsform ist eine Widerstandsschicht 24 auf der Oberfläche des
p-Basisbereiches 2 gebildet. Die Widerstandsschicht 24 besteht
aus nicht-dotiertem Polysilizium oder Polysilizium, das mit
Phosphor in niedriger Konzentration dotiert ist. Ein Widerstand
der Widerstandsschicht 24 ist vorzugsweise derart festgelegt,
daß er einen höheren Wert hat als der Flächenwiderstand des p-
Basisbereiches 2. Die Metallelektrodenschicht 8 ist auf der er
sten Hauptoberfläche 14a derart gebildet, daß sie die Widerstandsschicht
24 bedeckt. Die Metallelektrodenschicht 8 steht
in ohmschen Kontakt mit dem n-Emitterbereich 3 und ist elek
trisch mit dem p-Basisbereich 2 über die Widerstandsschicht 24
verbunden. Weitere Strukturen sind fast ähnlich zu denjenigen,
die der ersten Ausführungsform entsprechen.
Das Vorsehen der Widerstandsschicht 24 verursacht einen Span
nungsabfall, wenn der Strom durch die Widerstandsschicht 24 im
leitenden Zustand des IGBT wandert. Demgemäß kann das Potential
des p-Basisbereichs 2 weiter erhöht werden als dasjenige des n-
Emitterbereichs 3 und eine Vorwärts-Vorspannung kann an den pn-
Übergang zwischen dem p-Basisbereich 2 und dem n-Emitterbereich
3 angelegt werden. Als eine Folge kann das Injizieren von Elek
tronen vom n-Emitterbereich 3 in den p-Basisbereich 2 gefördert
werden. Ferner kann das Injizieren von Löchern in den p-Basis
bereich 2 gefördert werden, wobei die Ladungsträgerdichte in
dem n-Driftbereich 1 und in dem p-Basisbereich 2 vergrößert
wird. Der Widerstand des IGBT während des Leitens und die AN-
Spannung des IGBT können verringert werden.
Insbesondere kann, falls ein Strom mit der Dichte von 100 A/cm2
durch eine Zelle einer Größe von 5 µm × 5 µm fließt, die AN-
Spannung verbessert werden um ungefähr maximal 0,17 V durch
Setzen des Widerstandswertes der Widerstandsschicht 24 auf un
gefähr 2 × 103 (Ω) bis 2 × 105 (Ω).
Der Grund wird unten erklärt. Ein Strom von 2,5 × 10-5 A, der
durch die folgende Gleichung (1) ermittelt wird, fließt durch
die oben beschriebene Zelle.
100 × (5 × 10-4) × (5 × 10-4) = 2,5 × 10-5 (A) (1)
Wenn der Betrag des maximalen Spannungsabfalls auf 0,5 V gesetzt
wird, kann ein Widerstandswert R durch die folgende Gleichung
(2) ermittelt werden.
Da der Löcherstrom im AN-Zustand ein Drittel des Elektronen
stroms ist, kann die AN-Spannung verbessert werden um einen
Wert, der durch die folgende Gleichung (3) ermittelt wird.
Demgemäß wird eine Verringerung der AN-Spannung um ungefähr
0,17 V möglich.
Vorzugsweise wird der Betrag des Spannungsabfalls, der durch
die Widerstandsschicht 24 verursacht wird, so eingestellt, daß
er kleiner wird als die Kontaktspannung des pn-Überganges zwi
schen dem p-Basisbereich 2 und dem n-Emitterbereich 3. Das un
erwünschte Sperren kann demgemäß vermieden werden.
Als nächstes wird auf Fig. 12 Bezug genommen; ein Herstellungs
verfahren des IGBT gemäß der zweiten Ausführungsform wird nun
beschrieben. Die Fig. 12 ist eine Querschnittsansicht, die ei
nen charakteristischen Herstellungsvorgang des IGBT gemäß der
zweiten Ausführungsform zeigt.
Es wird auf Fig. 12 Bezug genommen; der IGBT wird bis zur Ga
teelektrode 6 vervollständigt durch Schritte, die ähnlich den
jenigen der ersten Ausführungsform sind. Die Isolierschicht 7
wird durch das Verfahren gebildet, das ähnlich demjenigen der
ersten Ausführungsform ist, und eine dielektrische Schicht 7
wird zu einer vorgeschriebenen Form bemustert. Zu diesem Zeit
punkt ist die gesamte Oberfläche des p-Basisbereiches 2, der
nicht mit der Gateelektrode 6 bedeckt ist, freigelegt.
Nachdem eine Polysiliziumschicht, die mit Phosphor dotiert ist,
auf der ersten Hauptoberfläche 14a abgeschieden wird unter Ver
wenden des CVD oder dergleichen, wird die Polysiliziumschicht
derart bemustert, daß sie eine vorgeschriebene Form hat. Die
Widerstandsschicht 24 wird derart geformt, daß sie sich von ei
nem Abschnitt dem p-Basisbereich 2 bis auf einen Teil der Ober
fläche des n-Emitterbereichs 3 erstreckt. Die Metallelektroden
schicht 8 wird danach derart geformt, daß sie die Widerstands
schicht 24 und den n-Emitterbereich 3 bedeckt. Andere Komponen
ten werden danach durch Schritte gebildet, die ähnlich denjeni
gen der ersten Ausführungsform sind und der IGBT, der in Fig.
11 gezeigt ist, wird vervollständigt.
Es wird auf Fig. 13 und 14 Bezug genommen; die dritte Ausfüh
rungsform der Erfindung wird nun beschrieben. Die Fig. 13 ist
eine Querschnittsansicht, die einen IGBT gemäß der dritten Aus
führungsform zeigt.
Es wird auf Fig. 13 Bezug genommen; gemäß der dritten Ausfüh
rungsform ist ein Schottky-Übergangsbereich 25 an der Oberflä
che des p-Basisbereiches 2 gebildet. Der Schottky-Übergangs
bereich 25 kann durch zum Beispiel Setzen der Konzentration von
Dotierstoffen in dem p-Basisbereich 2 an einem Kontaktabschnitt
zwischen der Metallelektrodenschicht 8 und dem p-Basisbereich 2
auf einen niedrigeren Wert gebildet sein. Da der n-Emitter
bereich 3 n-Typ-Dotierstoffe hoher Konzentration (z. B. 1019 cm-3
oder mehr) enthält, kann der n-Emitterbereich 3 in ohmschen
Kontakt mit der Metallelektrodenschicht 8 stehen. Jedoch kann
eine Energiebarriere an dem Kontaktabschnitt zwischen der Me
tallelektrodenschicht 8 und dem p-Basisbereich 2 vorgesehen
sein durch Setzen der Konzentration von p-Typ-Dotierstoffen am
Kontaktabschnitt zwischen dem p-Basisbereich 2 und der Metalle
lektrodenschicht 8 auf einen niedrigen Wert. Als eine Folge
wird der Schottky-Übergang zwischen dem p-Basisbereich 2 und
der Metallelektrodenschicht 8 möglich.
Ein Material, das eine Energiebarriere zu einem n-Typ-Dotier
stoffbereich erzeugt, welche in ausreichendem Maße niedriger
ist als die Energiebarriere zu einem p-Typ Dotierstoffbereich,
kann als ein Material für die Metallelektrodenschicht 8 ausge
wählt werden. Eine Energiebarriere zwischen dem p-Basisbereich
2 und der Metallelektrodenschicht 8 kann höher gemacht werden
als diejenige zwischen der Metallelektrodenschicht 8 und dem n-
Emitterbereich 3, und der Schottky-Übergangsbereich 25 kann wie
der oben beschriebene Fall gebildet werden.
Verschiedene Materialien für die Elektrode können für den n-
Emitterbereich 3 und den p-Basisbereich 2 eingesetzt werden.
Wie in Fig. 1 gezeigt ist, können insbesondere die erste Metal
lelektrodenschicht 8a und die zweite Metallelektrodenschicht 8b
aus verschiedenen Materialien gebildet sein. In diesem Fall
wird ein Material, das eine Energiebarriere zum n-Emitter
bereich 3 erzeugt, welche so niedrig wie möglich ist, als ein
Material für die zweite Metallelektrodenschicht 8b ausgewählt,
und ein Material, das eine Energiebarriere zum p-Basisbereich 2
erzeugt, welche höher ist als diejenige, die durch die zweite
Metallelektrodenschicht 8b erzeugt wird, wird als ein Material
für die erste Metallelektrodenschicht 8a eingesetzt. Der
Schottky-Übergangsbereich 25 kann auf diese Weise produziert
werden. Diese oben beschriebenen Prinzipien können geeignet
kombiniert werden.
Durch Vorsehen des Schottky-Übergangsbereiches 25 ist ein Span
nungsabfall im Schottky-Übergangsbereich 25 möglich wie in dem
Fall der zweiten Ausführungsform, und die AN-Spannung des IGBT
kann verringert werden. Vorzugsweise ist die Potentialdifferenz
zwischen dem p-Basisbereich 2 und dem n-Emitterbereich 3, die
auf den Schottky-Übergangsbereich 25 zurückzuführen ist, klei
ner als die Kontaktspannung des pn-Überganges zwischen dem p-
Basisbereich 2 und dem n-Emitterbereich 3 in der dritten Aus
führungsform, wie auch in der zweiten Ausführungsform. Das un
erwünschte Sperren kann auf diese Weise verhindert werden.
Es wird auf Fig. 14 Bezug genommen; ein Herstellungsverfahren
des IGBT gemäß der dritten Ausführungsform wird nun beschrie
ben. Fig. 14 ist ein Querschnitt des IGBT, der einen charakte
ristischen Herstellungsschritt gemäß der dritten Ausführungs
form zeigt.
Es wird auf Fig. 14 Bezug genommen; der IGBT wird bis zur die
lektrischen Schicht 7 vervollständigt durch Schritte, die ähn
lich denjenigen der zweiten Ausführungsform sind. Der Schottky-
Übergangsbereich 25 wird an der Oberfläche des p-Basisbereiches
2 gebildet. Der Schottky-Übergangsbereich 25 kann zum Beispiel
durch Setzen der Konzentration von p-Typ-Dotierstoffen, die in
der Oberfläche des p-Basisbereiches 2 enthalten sind, auf einen
niedrigen Wert gebildet werden durch Kontrollieren der Konzen
tration in der Oberfläche des p-Basisbereichs 2. Insbesondere
wird der Betrag des Dotierens mit p-Typ-Dotierstoffen für den
Kontakt mit der Metallelektrodenschicht 8 kontrolliert oder das
Dotieren wird unterlassen. Der in Fig. 13 gezeigte IGBT ist da
nach vervollständigt durch Schritte, die ähnlich denjenigen der
zweiten Ausführungsform sind.
Die vorliegende Erfindung kann auf eine Einrichtung angewendet
werden, in der der n-Typ durch den p-Typ in jeder Ausführungs
form ersetzt ist. Die erste bis dritte Ausführungsform können
geeignet miteinander kombiniert werden.
Obwohl die vorliegende Erfindung im Detail beschrieben und il
lustriert wurde, ist es selbstverständlich, daß dasselbe nur
zum Zwecke der Illustration und des Beispiels dient und keine
Limitierung darstellt.
Claims (9)
1. Halbleitereinrichtung mit einer Struktur, in der eine er
ste und eine zweite Hauptoberfläche (14a, 14b) entgegengesetzt
zueinander vorgesehen sind, und ein Strom, der zwischen der er
sten und der zweiten Hauptoberfläche (14a, 14b) fließt, gelei
tet/gesperrt wird, mit:
einem Halbleitersubstrat (14) mit der ersten und der zweiten Hauptoberfläche (14a, 14b);
einem ersten Dotierstoffbereich (1) eines ersten Leitungstyps, der derart gebildet ist, daß er sich von der ersten Hauptober fläche (14a) in das Halbleitersubstrat (14) erstreckt;
einem zweiten Dotierstoffbereich (2) eines zweiten Lei tungstyps, der derart gebildet ist, daß er sich von der ersten Hauptoberfläche (14a) in den ersten Dotierstoffbereich (1) er streckt;
einem dritten Dotierstoffbereich (3) des ersten Leitungstyps, der derart gebildet ist, daß er sich von der ersten Hauptober fläche (14a) in den zweiten Dotierstoffbereich (2) erstreckt;
einem Kanalbildungsbereich (4), der sich in dem zweiten Dotier stoffbereich (2) befindet und die erste Hauptoberfläche (14a) erreicht;
einer dielektrischen Gateisolierschicht (5), die auf der ersten Hauptoberfläche (14a) derart gebildet ist, daß sie den Kanal bildungsbereich (4) bedeckt;
einer Gateelektrode (6) mit einem Abschnitt, der dem Kanalbil dungsbereich (4) mit der dielektrischen Gateisolierschicht (5) dazwischen gegenüberliegt;
einem Vorwärts-Vorspannungsmittel (12, 24, 25) zum Anlegen ei ner Vorwärts-Vorspannung an einen pn-Übergang zwischen dem zweiten und dem dritten Dotierstoffbereich (2, 3) während des Leitens; und
einem vierten Dotierstoffbereich (10) des zweiten Leitungstyps, der derart gebildet ist, daß er sich von der zweiten Hauptober fläche (14b) in das Halbleitersubstrat (14) erstreckt.
einem Halbleitersubstrat (14) mit der ersten und der zweiten Hauptoberfläche (14a, 14b);
einem ersten Dotierstoffbereich (1) eines ersten Leitungstyps, der derart gebildet ist, daß er sich von der ersten Hauptober fläche (14a) in das Halbleitersubstrat (14) erstreckt;
einem zweiten Dotierstoffbereich (2) eines zweiten Lei tungstyps, der derart gebildet ist, daß er sich von der ersten Hauptoberfläche (14a) in den ersten Dotierstoffbereich (1) er streckt;
einem dritten Dotierstoffbereich (3) des ersten Leitungstyps, der derart gebildet ist, daß er sich von der ersten Hauptober fläche (14a) in den zweiten Dotierstoffbereich (2) erstreckt;
einem Kanalbildungsbereich (4), der sich in dem zweiten Dotier stoffbereich (2) befindet und die erste Hauptoberfläche (14a) erreicht;
einer dielektrischen Gateisolierschicht (5), die auf der ersten Hauptoberfläche (14a) derart gebildet ist, daß sie den Kanal bildungsbereich (4) bedeckt;
einer Gateelektrode (6) mit einem Abschnitt, der dem Kanalbil dungsbereich (4) mit der dielektrischen Gateisolierschicht (5) dazwischen gegenüberliegt;
einem Vorwärts-Vorspannungsmittel (12, 24, 25) zum Anlegen ei ner Vorwärts-Vorspannung an einen pn-Übergang zwischen dem zweiten und dem dritten Dotierstoffbereich (2, 3) während des Leitens; und
einem vierten Dotierstoffbereich (10) des zweiten Leitungstyps, der derart gebildet ist, daß er sich von der zweiten Hauptober fläche (14b) in das Halbleitersubstrat (14) erstreckt.
2. Halbleitereinrichtung nach Anspruch 1,
in der eine Spannung, die an den pn-Übergang zwischen dem zwei
ten und dem dritten Dotierstoffbereich (2, 3) durch das Vor
wärts-Vorspannungsmittel (12, 24, 25) angelegt ist, kleiner ist
als die Kontaktspannung des pn-Übergangs.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, ferner mit:
einer ersten Elektrodenschicht (8a), die auf der ersten Haupto berfläche (14a) des Halbleitersubstrats (14) derart gebildet ist, daß sie elektrisch mit dem zweiten Dotierstoffbereich (2) verbunden ist;
einer zweiten Elektrodenschicht (8b), die auf der ersten Hauptoberfläche (14a) des Halbleitersubstrats (14) derart ge bildet ist, daß sie elektrisch mit dem dritten Dotierstoffbe reich (3) verbunden ist;
einer Gleichstromleistungsversorgung (12) als das Vorwärts- Vorspannungsmittel (12, 24, 25), die elektrisch mit der ersten und der zweiten Elektrodenschicht (8a, 8b) verbunden ist zum Halten eines Potentials des zweiten Dotierstoffbereichs (2) auf einem vergleichsweise höheren Niveau als das Potential des dritten Dotierstoffbereichs (3); und
einer dritten Elektrodenschicht (11a), die auf der zweiten Hauptoberfläche (14b) derart gebildet ist, daß sie elektrisch mit dem vierten Dotierstoffbereich (10) verbunden ist.
einer ersten Elektrodenschicht (8a), die auf der ersten Haupto berfläche (14a) des Halbleitersubstrats (14) derart gebildet ist, daß sie elektrisch mit dem zweiten Dotierstoffbereich (2) verbunden ist;
einer zweiten Elektrodenschicht (8b), die auf der ersten Hauptoberfläche (14a) des Halbleitersubstrats (14) derart ge bildet ist, daß sie elektrisch mit dem dritten Dotierstoffbe reich (3) verbunden ist;
einer Gleichstromleistungsversorgung (12) als das Vorwärts- Vorspannungsmittel (12, 24, 25), die elektrisch mit der ersten und der zweiten Elektrodenschicht (8a, 8b) verbunden ist zum Halten eines Potentials des zweiten Dotierstoffbereichs (2) auf einem vergleichsweise höheren Niveau als das Potential des dritten Dotierstoffbereichs (3); und
einer dritten Elektrodenschicht (11a), die auf der zweiten Hauptoberfläche (14b) derart gebildet ist, daß sie elektrisch mit dem vierten Dotierstoffbereich (10) verbunden ist.
4. Halbleitereinrichtung nach Anspruch 3, in der
die erste Elektrodenschicht (8a) eine Metallschicht aufweist, die derart gebildet ist, daß sie in ohmschen Kontakt mit einer Oberfläche des zweiten Dotierstoffbereiches (2) steht,
die zweite Elektrodenschicht (8b) eine Metallschicht aufweist, die derart gebildet ist, daß sie in ohmschen Kontakt mit einer Oberfläche des dritten Dotierstoffbereiches (3) steht, und
eine dielektrische Schicht (13) zwischen der ersten und der zweiten Elektrodenschicht (8a, 8b) derart gebildet ist, daß sie sich von einem Abschnitt auf der ersten Hauptoberfläche (14a) erstreckt.
die erste Elektrodenschicht (8a) eine Metallschicht aufweist, die derart gebildet ist, daß sie in ohmschen Kontakt mit einer Oberfläche des zweiten Dotierstoffbereiches (2) steht,
die zweite Elektrodenschicht (8b) eine Metallschicht aufweist, die derart gebildet ist, daß sie in ohmschen Kontakt mit einer Oberfläche des dritten Dotierstoffbereiches (3) steht, und
eine dielektrische Schicht (13) zwischen der ersten und der zweiten Elektrodenschicht (8a, 8b) derart gebildet ist, daß sie sich von einem Abschnitt auf der ersten Hauptoberfläche (14a) erstreckt.
5. Halbleitereinrichtung nach Anspruch 1, ferner mit:
einer ersten Elektrodenschicht (8), die auf der ersten Haupto berfläche (14a) derart gebildet ist, daß sie elektrisch mit dem zweiten Dotierstoffbereich (2) verbunden ist;
einem Spannungsabfall-Mittel (24, 25), das als das Vorwärts- Vorspannungsmittel (12, 24, 25) zwischen der ersten Elektroden schicht (8) und dem zweiten Dotierstoffbereich (2) vorgesehen ist; und
einer zweite Elektrodenschicht (11), die auf der zweiten Hauptoberfläche (14b) derart gebildet ist, daß sie elektrisch mit dem vierten Dotierstoffbereich (10) verbunden ist.
einer ersten Elektrodenschicht (8), die auf der ersten Haupto berfläche (14a) derart gebildet ist, daß sie elektrisch mit dem zweiten Dotierstoffbereich (2) verbunden ist;
einem Spannungsabfall-Mittel (24, 25), das als das Vorwärts- Vorspannungsmittel (12, 24, 25) zwischen der ersten Elektroden schicht (8) und dem zweiten Dotierstoffbereich (2) vorgesehen ist; und
einer zweite Elektrodenschicht (11), die auf der zweiten Hauptoberfläche (14b) derart gebildet ist, daß sie elektrisch mit dem vierten Dotierstoffbereich (10) verbunden ist.
6. Halbleitereinrichtung nach Anspruch 5, die eine Wider
standsschicht (24) als das Spannungsabfall-Mittel (24, 25) mit
einem Widerstandswert, der größer ist als ein Flächenwider
standswert des zweiten Dotierstoffbereiches (2), aufweist.
7. Halbleitereinrichtung nach Anspruch 5, die einen Schottky-
Übergangsbereich (25) als das Spannungsabfall-Mittel (24, 25)
aufweist, welches zwischen dem zweiten Dotierstoffbereich (2)
und der ersten Elektrodenschicht (8) gebildet ist.
8. Herstellungsverfahren einer Halbleitereinrichtung mit ei
ner Struktur, in der eine erste und eine zweite Hauptoberfläche
(14a, 14b) entgegengesetzt zueinander vorgesehen sind und ein
Strom, der zwischen der ersten und der zweiten Hauptoberfläche
(14a, 14b) fließt, geleitet/gesperrt wird, mit den Schritten:
Vorsehen eines Halbleitersubstrats (14) mit der ersten und der zweiten Hauptoberfläche (14a, 14b);
Bilden eines ersten Dotierstoffbereiches (1) eines ersten Lei tungstyps, der sich von der ersten Hauptoberfläche (14a) in das Halbleitersubstrat (14) erstreckt;
Bilden eines zweiten Dotierstoffbereiches (2) eines zweiten Leitungstyps, der sich von der ersten Hauptoberfläche (14a) in den ersten Dotierstoffbereich (1) erstreckt;
Bilden eines dritten Dotierstoffbereiches (3) des ersten Lei tungstyps, der sich von der ersten Hauptoberfläche (14a) in den zweiten Dotierstoffbereich (2) erstreckt;
Bilden eines vierten Dotierstoffbereiches (10) des zweiten Lei tungstyps, der sich von der zweiten Hauptoberfläche (14b) in das Halbleitersubstrat (14) erstreckt;
Bilden einer dielektrischen Gateisolierschicht (S) zum Bedecken eines Kanalbildungsbereiches (4), der sich in dem zweiten Do tierstoffbereich (2) befindet und die erste Hauptoberfläche (14a) erreicht;
Bilden einer Gateelektrode (6) mit einem Abschnitt, der dem Ka nalbildungsbereich (4) mit der dielektrischen Gateisolier schicht (5) dazwischen gegenüberliegt;
Bilden einer ersten Elektrodenschicht (8a) auf der ersten Hauptoberfläche (14a) derart, daß sie elektrisch mit dem zwei ten Dotierstoffbereich (2) verbunden ist;
Freilegen einer Oberfläche des dritten Dotierstoffbereiches (3) durch Bemustern der ersten Elektrodenschicht (8a);
Bilden einer dielektrischen Schicht (13) zum Bedecken der bemu sterten ersten Elektrodenschicht (8a);
Bilden einer zweiten Elektrodenschicht (8b) sowohl auf der di elektrischen Schicht (13) als auch auf der Oberfläche des drit ten Dotierstoffbereiches (3);
Bilden einer dritten Elektrodenschicht (11a) auf der Oberfläche des vierten Dotierstoffbereiches (10); und
Anordnen einer Gleichstromleistungsversorgungseinheit (12) der art, daß sie elektrisch mit der ersten und der zweiten Elektro denschicht (8a, 8b) verbunden ist.
Vorsehen eines Halbleitersubstrats (14) mit der ersten und der zweiten Hauptoberfläche (14a, 14b);
Bilden eines ersten Dotierstoffbereiches (1) eines ersten Lei tungstyps, der sich von der ersten Hauptoberfläche (14a) in das Halbleitersubstrat (14) erstreckt;
Bilden eines zweiten Dotierstoffbereiches (2) eines zweiten Leitungstyps, der sich von der ersten Hauptoberfläche (14a) in den ersten Dotierstoffbereich (1) erstreckt;
Bilden eines dritten Dotierstoffbereiches (3) des ersten Lei tungstyps, der sich von der ersten Hauptoberfläche (14a) in den zweiten Dotierstoffbereich (2) erstreckt;
Bilden eines vierten Dotierstoffbereiches (10) des zweiten Lei tungstyps, der sich von der zweiten Hauptoberfläche (14b) in das Halbleitersubstrat (14) erstreckt;
Bilden einer dielektrischen Gateisolierschicht (S) zum Bedecken eines Kanalbildungsbereiches (4), der sich in dem zweiten Do tierstoffbereich (2) befindet und die erste Hauptoberfläche (14a) erreicht;
Bilden einer Gateelektrode (6) mit einem Abschnitt, der dem Ka nalbildungsbereich (4) mit der dielektrischen Gateisolier schicht (5) dazwischen gegenüberliegt;
Bilden einer ersten Elektrodenschicht (8a) auf der ersten Hauptoberfläche (14a) derart, daß sie elektrisch mit dem zwei ten Dotierstoffbereich (2) verbunden ist;
Freilegen einer Oberfläche des dritten Dotierstoffbereiches (3) durch Bemustern der ersten Elektrodenschicht (8a);
Bilden einer dielektrischen Schicht (13) zum Bedecken der bemu sterten ersten Elektrodenschicht (8a);
Bilden einer zweiten Elektrodenschicht (8b) sowohl auf der di elektrischen Schicht (13) als auch auf der Oberfläche des drit ten Dotierstoffbereiches (3);
Bilden einer dritten Elektrodenschicht (11a) auf der Oberfläche des vierten Dotierstoffbereiches (10); und
Anordnen einer Gleichstromleistungsversorgungseinheit (12) der art, daß sie elektrisch mit der ersten und der zweiten Elektro denschicht (8a, 8b) verbunden ist.
9. Herstellungsverfahren einer Halbleitereinrichtung mit ei
ner Struktur, in der eine erste und eine zweite Hauptoberfläche
(14a, 14b) entgegengesetzt zueinander vorgesehen sind und ein
Strom, der zwischen der ersten und der zweiten Hauptoberfläche
(14a, 14b) fließt, geleitet/gesperrt wird, mit den Schritten:
Vorsehen eines Halbleitersubstrats (14) mit der ersten und der zweiten Hauptoberfläche (14a, 14b);
Bilden eines ersten Dotierstoffbereiches (1) eines ersten Lei tungstyps, der sich von der ersten Hauptoberfläche (14a) in das Halbleitersubstrat (14) erstreckt;
Bilden eines zweiten Dotierstoffbereiches (2) eines zweiten Leitungstyps, der sich von der ersten Hauptoberfläche (14a) in den ersten Dotierstoffbereich (1) erstreckt;
Bilden eines dritten Dotierstoffbereiches (3) des ersten Lei tungstyps, der sich von der ersten Hauptoberfläche (14a) in den zweiten Dotierstoffbereich (2) erstreckt;
Bilden eines vierten Dotierstoffbereiches (10) des zweiten Lei tungstyps, der sich von der zweiten Hauptoberfläche (14b) in das Halbleitersubstrat (14) erstreckt;
Bilden einer dielektrische Gateisolierschicht (5) zum Bedecken eines Kanalbildungsbereiches (4), der sich in dem zweiten Do tierstoffbereich (2) befindet und die erste Hauptoberfläche (14a) erreicht;
Bilden einer Gateelektrode (6) mit einem Abschnitt, der dem Ka nalbildungsbereich (4) mit der dielektrischen Gateisolier schicht (5) dazwischen gegenüberliegt;
Bilden eines Spannungsabfall-Abschnittes (24, 25) zum Erzeugen eines Spannungsabfalls an einer Oberfläche des zweiten Dotier stoffbereiches (2);
Bilden einer ersten Elektrodenschicht (8) auf einem Abschnitt auf einer Oberfläche des dritten Dotierstoffbereiches (3) und auf den Spannungsabfall-Abschnitt (24, 25); und
Bilden einer zweiten Elektrodenschicht (11) auf einer Oberflä che des vierten Dotierstoffbereiches (10).
Vorsehen eines Halbleitersubstrats (14) mit der ersten und der zweiten Hauptoberfläche (14a, 14b);
Bilden eines ersten Dotierstoffbereiches (1) eines ersten Lei tungstyps, der sich von der ersten Hauptoberfläche (14a) in das Halbleitersubstrat (14) erstreckt;
Bilden eines zweiten Dotierstoffbereiches (2) eines zweiten Leitungstyps, der sich von der ersten Hauptoberfläche (14a) in den ersten Dotierstoffbereich (1) erstreckt;
Bilden eines dritten Dotierstoffbereiches (3) des ersten Lei tungstyps, der sich von der ersten Hauptoberfläche (14a) in den zweiten Dotierstoffbereich (2) erstreckt;
Bilden eines vierten Dotierstoffbereiches (10) des zweiten Lei tungstyps, der sich von der zweiten Hauptoberfläche (14b) in das Halbleitersubstrat (14) erstreckt;
Bilden einer dielektrische Gateisolierschicht (5) zum Bedecken eines Kanalbildungsbereiches (4), der sich in dem zweiten Do tierstoffbereich (2) befindet und die erste Hauptoberfläche (14a) erreicht;
Bilden einer Gateelektrode (6) mit einem Abschnitt, der dem Ka nalbildungsbereich (4) mit der dielektrischen Gateisolier schicht (5) dazwischen gegenüberliegt;
Bilden eines Spannungsabfall-Abschnittes (24, 25) zum Erzeugen eines Spannungsabfalls an einer Oberfläche des zweiten Dotier stoffbereiches (2);
Bilden einer ersten Elektrodenschicht (8) auf einem Abschnitt auf einer Oberfläche des dritten Dotierstoffbereiches (3) und auf den Spannungsabfall-Abschnitt (24, 25); und
Bilden einer zweiten Elektrodenschicht (11) auf einer Oberflä che des vierten Dotierstoffbereiches (10).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9136955A JPH10335649A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19750897A1 DE19750897A1 (de) | 1998-12-03 |
DE19750897C2 true DE19750897C2 (de) | 2001-11-15 |
Family
ID=15187422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19750897A Expired - Fee Related DE19750897C2 (de) | 1997-05-27 | 1997-11-17 | Bipolartransistor mit isolierter Gate mit einer planaren Gatestruktur und dessen Herstellungsverfahren |
Country Status (5)
Country | Link |
---|---|
US (1) | US5925899A (de) |
JP (1) | JPH10335649A (de) |
KR (1) | KR100266388B1 (de) |
DE (1) | DE19750897C2 (de) |
FR (1) | FR2764119B1 (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4750933B2 (ja) * | 2000-09-28 | 2011-08-17 | 株式会社東芝 | 薄型パンチスルー型パワーデバイス |
US8168466B2 (en) * | 2007-06-01 | 2012-05-01 | Semiconductor Components Industries, Llc | Schottky diode and method therefor |
JP5742712B2 (ja) * | 2011-12-29 | 2015-07-01 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
JP6984021B2 (ja) * | 2018-08-02 | 2021-12-17 | 三菱電機株式会社 | ワイドバンドギャップ半導体装置、および、電力変換装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4326052A1 (de) * | 1992-08-05 | 1994-02-10 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2786196B2 (ja) * | 1987-07-21 | 1998-08-13 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
JPH01198076A (ja) * | 1988-02-02 | 1989-08-09 | Mitsubishi Electric Corp | 半導体装置 |
JPH0793434B2 (ja) * | 1989-05-23 | 1995-10-09 | 株式会社東芝 | 半導体装置 |
JP2606404B2 (ja) * | 1990-04-06 | 1997-05-07 | 日産自動車株式会社 | 半導体装置 |
JP3111725B2 (ja) * | 1993-02-04 | 2000-11-27 | 富士電機株式会社 | デュアルゲート半導体装置 |
GB9313843D0 (en) * | 1993-07-05 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device comprising an insulated gate field effect transistor |
JP3334290B2 (ja) * | 1993-11-12 | 2002-10-15 | 株式会社デンソー | 半導体装置 |
JPH09331062A (ja) * | 1996-06-11 | 1997-12-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-05-27 JP JP9136955A patent/JPH10335649A/ja active Pending
- 1997-11-17 DE DE19750897A patent/DE19750897C2/de not_active Expired - Fee Related
- 1997-11-24 US US08/977,667 patent/US5925899A/en not_active Expired - Fee Related
- 1997-12-11 KR KR1019970067703A patent/KR100266388B1/ko not_active IP Right Cessation
-
1998
- 1998-01-16 FR FR9800433A patent/FR2764119B1/fr not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4326052A1 (de) * | 1992-08-05 | 1994-02-10 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
Also Published As
Publication number | Publication date |
---|---|
US5925899A (en) | 1999-07-20 |
JPH10335649A (ja) | 1998-12-18 |
DE19750897A1 (de) | 1998-12-03 |
FR2764119B1 (fr) | 1999-08-13 |
KR100266388B1 (ko) | 2000-09-15 |
KR19980086452A (ko) | 1998-12-05 |
FR2764119A1 (fr) | 1998-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69034136T2 (de) | Bipolarer transistor mit isolierter steuerelektrode | |
DE102008052422B4 (de) | Halbleitervorrichtung mit reduzierter Kapazität | |
DE69633310T2 (de) | PIN-Diode mit isoliertem Gate. | |
DE69938562T2 (de) | Leistungshalbleiterbauelemente mit verbesserten hochfrequenzschaltung- und durchbruch-eigenschaften | |
DE19801999C2 (de) | Halbleitereinrichtung mit hoher Spannungsfestigkeit | |
DE19539541B4 (de) | Lateraler Trench-MISFET und Verfahren zu seiner Herstellung | |
DE4013643C2 (de) | Bipolartransistor mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung | |
DE112012002956B4 (de) | Bipolarer Transistor mit isoliertem Gate | |
DE4001390C2 (de) | Halbleitereinrichtung | |
DE2901193A1 (de) | Halbleiteranordnung | |
DE102014110366B4 (de) | Mos-leistungstransistor mit integriertem gatewiderstand | |
DE102006049212A1 (de) | Halbleitervorrichtung und Verfahren zur Herstellung derselben | |
DE19811297A1 (de) | MOS-Halbleitervorrichtung mit hoher Durchbruchspannung | |
DE102011077841A1 (de) | Leistungshalbleitervorrichtung | |
DE19811568A1 (de) | Hochspannungs-Leistungshalbleitergerät | |
DE10004548A1 (de) | Trench-IGBT | |
DE102008023519A1 (de) | Halbleiterbauteil mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung | |
DE4405682A1 (de) | Struktur einer Halbleiteranordnung | |
DE19914697A1 (de) | Verarmungs-MOS-Halbleiterbauelement und MOS-Leistungs-IC | |
DE19722441C2 (de) | IGBT mit Grabengatestruktur und Verfahren zu seiner Herstellung | |
DE69233363T2 (de) | Bipolarer Transistor vom isolierten Gatetyp mit Überspannungschutz | |
DE19528998C2 (de) | Bidirektionaler Halbleiterschalter und Verfahren zu seiner Steuerung | |
DE4326052A1 (de) | Halbleitervorrichtung und Verfahren zur Herstellung derselben | |
DE19630341B4 (de) | Halbleitereinrichtung mit hoher Durchbruchsspannung | |
DE1614300B2 (de) | Feldeffekttransistor mit isolierter Steuerelektrode |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |