DE4326052C2

DE4326052C2 - Halbleitervorrichtungen und Verfahren zur Herstellung derselben

Info

Publication number: DE4326052C2
Application number: DE4326052A
Authority: DE
Inventors: Yoshifumi Tomomatsu
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-08-05
Filing date: 1993-08-03
Publication date: 2001-06-13
Anticipated expiration: 2013-08-04
Also published as: JPH0661497A; US5355003A; JP2918399B2; DE4326052A1

Description

Die vorliegende Erfindung bezieht sich auf Halbleitervor richtungen und Verfahren zur Herstellung der Halbleitervor richtungen.

Eine Halbleitervorrichtung nach dem Oberbegriff des Anspruchs 1 ist aus DI-SON KUO et al., "Optimization of Epitaxial Layers for Power Bipolar-MOS Transistor", in: IEEE Dev. Lett., Vol. EDL-7, No. 9, September 1986, S. 510-512, BALIGA B. J. et al., "The Insulated Gate Transistor: A New Three-Terminal MOS-Controlled Bipolar Power Device", in IEEE Trans. on El. Dev., Vol. ED-31, No. 6, June 1984, S. 821- 828, oder HEFNER A. R. et al., "A Performance Trade-off for Insulated Gate Bipolar Transistor: Buffer Layer Versus Base Lifetime Reduction", in IEEE Trans. on Power Electronics, Vol. PE-2, No. 3, July 1987, S. 194-207, bekannt.

Fig. 22 ist eine Schnittansicht, die die Struktur eines beispielsweise aus der vorstehend zitierten Veröffentlichung von DI-SON KUO bekannten n-Kanal-IGBT (Insulated Gate Bipolar Transistor = bipolarer Transistor mit isoliertem Gate) zeigt. Wie in Fig. 22 gezeigt, ist eine n⁺-Typ Pufferschicht 2 auf einem p⁺- Typ Substrat 1 und eine n^--Typ Schicht 4 auf der n⁺-Typ Pufferschicht 2 ausgebildet.

P-Typ Basisbereiche 5 sind selektiv in einer Oberfläche der n^--Typ Schicht 4 ausgebildet, und n-Typ Emitterbereiche 6 sind selektiv in Oberflächen der p-Typ Basisbereiche 5 ausgebildet.

Eine Gateisolierschicht 8 ist zwischen Endabschnitten der Emitterbereiche 6, die in den p-Typ Basisbereichen 5 angeord net sind, ausgebildet, so daß eine Gateelektrode 9 auf dieser Gateisolierschicht 8 ausgebildet ist. Daher ist ein n-Kanal DMOS (Diffusion self-alignment MOS = Diffusionsselbst ausgerichteter MOS) auf der Oberfläche der n^--Typ Schicht 4 ausgebildet.

Weiter sind Emitterelektroden 10 auf Teilen der p-Typ Basis bereiche 5 und der n-Typ Emitterbereiche 6 ausgebildet, wäh rend eine Kollektorelektrode 11 auf einer rückseitigen Oberfläche des p⁺-Typ Substrats 1 ausgebildet ist.

Bei einer solchen Struktur wird eine Kollektorspannung V_CE eines vorgeschriebenen Niveaus über die Emitterelektroden 10 und die Kollektorelektrode 11 angelegt, wobei die Emitterseite auf Masse gelegt ist, und eine Gatespannung V_GE auf einem Betriebsniveau wird über die Gateelektrode 9 und die Emitterelektroden 10 ange legt. Derart werden Kanalbereiche 7, welche Oberflächenbereiche der p-Typ Basisbereiche 5 sind, die unter der Gateelektrode 9 angeordnet sind, in den n-Typ invertiert. Daher werden Elektronen von den Emitterelektroden 10 in die n^--Typ Schicht 4 durch die Kanalbereiche 7 injiziert. Das p⁺-Typ Substrat 1 und die n^--Typ Schicht 4 werden durch die in die n^--Typ Schicht 4 injizierten Elektronen in Vorwärtsrichtung vorgespannt. Als Ergebnis inji ziert das p⁺-Typ Substrat 1 Löcher in die n^--Typ Schicht 4, wo durch der Widerstand der n^--Typ Schicht 4 extrem reduziert wird und die Stromkapazität der Vorrichtung erhöht wird. Dies ist ein AN-Zustand des IGBT.

Wenn andererseits eine Gatespannung auf Nicht-Betriebsniveau an die Gateelektrode 9 angelegt wird, kehren die Kanalbereiche 7 zum p-Typ zurück, um den IGBT in einen AUS-Zustand zu bringen. In diesem Fall wird ein bestimmter Grad von Zeit zum Verschwinden der in die n^--Typ Schicht 4 injizierten Löcher benötigt. Es wird nämlich eine vorgeschriebene Zeit vom Anlegen der Nicht-Betriebsni veau-Gatespannung an die Gateelektrode 9 bis zum vollständigen Verschwinden der Löcher in der n^--Typ Schicht 4 und der n⁺-Typ Pufferschicht 2 benötigt, zum vollständigen Stoppen des Strom flusses in den IGBT während einer Ausschaltbetriebszeit.

Die n⁺-Typ Pufferschicht 2 ist als ein Lebensdauerunterdrücker bzw. -zerstörer zur Steuerung der in die n^--Typ Schicht 4 inji zierten Löcher vorgesehen, so daß die Ausschaltzeit durch das Vorhandensein dieser n⁺-Typ Pufferschicht 2 reduziert werden kann. Die n⁺-Typ Pufferschicht 2 ist außerdem vorgesehen zur Un terdrückung von Verarmungsschichten, die sich von pn-Übergängen, die in den Grenzflächen zwischen den p-Typ Basisbereichen 5 und der n^--Typ Schicht 4 ausgebildet sind, in einem AN-Zustand des IGBT in Richtung der n^--Typ Schicht 4 ausdehnen, wodurch die n^-- Typ Schicht 4 in ihrer Dicke reduziert werden kann.

Es wurde empirisch erkannt, daß eine Einschaltspannung (Emitter- Kollektor-Spannung V_CE) in einem Ausschaltzustand eines IGBT mit einer solchen Struktur erhöht ist.

Ein typischer IGBT mit einer solchen Struktur ist ein 600 V-System-IGBT, der mit einer Kollektor-Emitter-Spannung V_CE von 300 V arbeitet, dessen n^--Typ Schicht 4 einen spezifischen Wiederstand ρ von 30 Ωcm (Dotierungskonzentration: 1,57 × 10¹⁴ cm^-3) und eine Dicke von 60 µm hat.

Die Anmelderin stellte experimentell einen IGBT von 100 A Strom- Kapazität mit dieser Struktur her, um eine Einschaltspan nung in einem ausgeschalteten Zustand des IGBT in einer Halbbrüc kenschaltung bei Meßbedingungen von V_CE = 300 V, V_GE = ±15 V und einer Übergangstemperatur (Vorrichtungstemperatur) von 125° Cel sius zu ermitteln.

Als Ergebnis wurde eine relativ große Einschaltspannung von unge fähr 550 V gemessen. Durch das Resultat dieses Experimentes ist gezeigt, daß ein solcher IGBT mit einer solchen Struktur eine Einschaltspannung in einem Ausschaltzustand nicht unterdrücken kann.

Aus RUSSEL, J. P. et al., "The COMFET - A New High Conductance MOS-Gated Device", in: IEEE El. Dev. Lett., Vol. EDL-4, No. 3, März 1983, S. 63 bis 65 ist eine Halbleitervorrichtung mit einem p⁺-Substrat, einer n^--Epitagieschicht, die auf dem Substrat aus gebildet ist und einen spezifischen Widerstand von 16 bis 18 Ohm-cm aufweist, einer p⁺-Halbleiterschicht, die in einer Oberfläche der n^--Epitaxieschicht ausgebildet ist, einer ersten Elektrode, die auf der p⁺-Halbleiterschicht ausgebildet ist, und einer zweiten Elektrode, die auf einer Oberfläche des Halbleiter substrates ausgebildet ist, bekannt.

Es ist Aufgabe der vorliegenden Erfindung, Halbleitervor richtungen, die eine Einschaltspannung unterdrücken können, und Verfahren zu deren Herstellung anzugeben.

Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder 2 oder ein Verfahren nach Anspruch 8 oder 9.

Bei der Halbleitervorrichtung entsprechend einer ersten Ausfüh rungsform, die mit dem Verfahren nach Patentanspruch 8 hergestellt ist, ist die Dicke der dritten Halbleiter schicht, und die Dicke und Dotierungskonzentration der zweiten Halbleiterschicht so gewählt, daß die Dicke D der Halbleiter schicht, die unter der dritten Halbleiterschicht angeordnet ist, unter Berücksichtigung der Ausdehnung W einer Verarmungsschicht bei Anlegen einer Sperrvorspannung an einen pn-Übergang, der in der Grenzschicht zwischen der zweiten und dritten Halbleiter schicht ausgebildet ist, D < W erfüllt, wobei die sich von dem pn-Übergang erstreckende bzw. ausdehnende Verarmungsschicht die erste Halbleiterschicht durch die zweite Halbleiterschicht nicht erreicht, selbst wenn eine Sperrvorspannung BV über die ersten und zweiten Hauptelektroden an den pn-Übergang angelegt ist.

Darum ist es möglich eine Einschaltspannung zu unterdrücken, die verursacht wird, wenn eine Sperrvorspannung plötzlich an den pn- Übergang, der in der Grenzfläche zwischen der zweiten und dritten Halbleiterschicht ausgebildet ist, angelegt wird.

Bei der Halbleitervorrichtung entsprechend einer zweiten Ausfüh rungsform, die mit dem Verfahren nach Patentanspruch 9 hergestellt ist, sind die Dicke der dritten Halbleiter schicht, die Dicke und Dotierstoffkonzentration der zweiten Halb leiterschicht, und die Dicke und Dotierstoffkonzentration der Zwischenhalbleiterschicht so gewählt, daß die totale Dicke D' der Dicken D der zweiten Halbleiterschicht, die unter der dritten Halbleiterschicht angeordnet ist, und der der Zwischenhalbleiter schicht die Bedingung D' < W' unter Berücksichtigung der Ausdeh nung W' einer Verarmungsschicht beim Anlegen einer Sperrvorspan nung an den pn-Übergang, der in der Grenzfläche zwischen den zweiten und dritten Halbleiterschichten ausgebildet ist, erfüllt, wobei die Verarmungsschicht, die sich von dem pn-Übergang aus dehnt, die erste Halbleiterschicht durch die zweite Halbleiter schicht und die Zwischenhalbleiterschicht nicht erreicht, selbst wenn eine Sperrvorspannung BV von den ersten und zweiten Haupt elektroden über den pn-Übergang angelegt ist.

Darum ist es möglich, eine Einschaltspannung zu unterdrücken, die verursacht wird, wenn eine Sperrvorspannung augenblicklich bzw. plötzlich an den pn-Übergang, der in der Grenzfläche zwischen der zweiten und dritten Halbleiterschicht ausgebildet ist, angelegt wird.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigen:

Fig. 1 eine Schnittansicht, die die Struktur eines n-Kanal IGBT entsprechend einer ersten Aus führungsform der vorliegenden Erfindung zeigt;

Fig. 2 einen Graph, der die Dotierungskonzentra tionsverteilung des IGBT entsprechend der ersten Ausführungsform zeigt;

Fig. 3 einen Graph, der die Feldverteilung des IGBT entsprechend der ersten Ausführungsform bei einem aktuellen Gebrauch (AUS-Zustand) zeigt;

Fig. 4 einen Graph, der die Dotierungskonzentra tionsverteilung eines IGBT zeigt;

Fig. 5 einen Graph, der die Feldverteilung eines IGBT bei einem aktuellen Gebrauch (AUS-Zustand) zeigt;

Fig. 6 bis 16 Schnittansichten, die ein Verfahren zur Herstellung des IGBT entsprechend der ersten Ausführungsform zeigen;

Fig. 17 eine Schnittansicht, die die Struktur eines n-Kanal IGBT entsprechend einer zweiten Aus führungsform zeigt;

Fig. 18 einen Graph, der die Dotierungskonzentra tionsverteilung des IGBT entsprechend der zweiten Ausführungsform zeigt;

Fig. 19 einen Graph, der die Feldverteilung des IGBT entsprechend der zweiten Ausführungsform bei einem aktuellen Gebrauch (AUS-Zustand) zeigt;

Fig. 20 und 21 Schnittansichten, die ein Verfahren zur Herstellung des IGBT entsprechend der zweiten Ausführungsform zeigen; und

Fig. 22 eine Schnittansicht, die die Struktur eines bekannten IGBT zeigt.

Fig. 1 ist eine Schnittansicht, die die Struktur eines n-Kanal IGBT entsprechend einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 1 gezeigt, ist eine n⁺-Typ Puf ferschicht 2 mit einer Dotierungskonzentration in der Größenord nung von 10¹⁷ cm^-3 auf einer Oberfläche eines p⁺-Typ Substrates 1 aus Silizium ausgebildet, und eine n^--Typ Schicht 4 ist auf der n⁺-Typ Pufferschicht 2 ausgebildet.

P-Typ Basisbereiche 5 sind selektiv in einer Oberfläche der n^--Typ Schicht 4 und n-Typ Emitterbereiche 6 sind selektiv in Oberflächen der entsprechenden p-Typ Basisbereiche 5 ausgebildet. Eine Gateisolierschicht 8 ist über einem Ende des Emitterberei ches 6 in einem der p-Basisbereiche 5, diesem p-Typ Basisbereich 5, einem Bereich der n^--Typ Schicht 4, der zwischen den p-Typ Basisbereichen 5 angeordnet ist, dem anderen p-Typ Basisbereich 5 und einem Ende des Emitterbereichs 6 in diesem p-Typ Basisbereich 5 ausgebildet, und eine Gatelektrode 9 ist auf der Gateisolier schicht 8 ausgebildet. In anderen Worten ist ein n-Kanal DMOS auf der Oberfläche der n^--Typ Schicht 4 ausgebildet. Alle Halbleiter, die das p⁺-Typ Substrat 1, die n⁺-Typ Pufferschicht 2, die n^--Typ Schicht 4, die p-Typ Basisbereiche 5 und die n-Typ Emitterberei che 6 bilden, werden aus Silizium ausgebildet.

Emitterelektroden 10 sind auf Teilen der p-Typ Basisbereiche 5 und der n-Typ Emitterbereiche 6 ausgebildet, während eine Kollek torelektrode 11 auf einer rückwärtigen Oberfläche des p⁺-Typ Sub strates 1 ausgebildet ist.

Bei einer solchen Struktur wird eine Kollektorspannung V_CE eines vorbestimmten Niveaus über die Emitterelektroden 10 und die Kol lektorelektrode 11 angelegt, wobei die Emitterseite auf Masse gelegt ist, und eine Gatespannung V_GE eines Betriebsniveaus wird über die Gatelektrode 9 und die Emitterelektroden 10 angelegt. Derart werden Kanalbereiche 7, die Oberflächenbereiche der p-Typ Basisbereiche 5 sind, die unter der Gateelektrode 9 angeordnet sind, in den n-Typ invertiert. Darum werden Elektronen von den Emitterelektroden 10 durch die Kanalbereiche 7 in die n^--Typ Schicht 4 injiziert. Das p⁺-Substrat 1 und die n^--Typ Schicht 4 werden durch die in die n^--Typ Schicht 4 injizierten Elektronen in Vorwärtsrichtung (Durchlaßrichtung) vorgespannt. Als Ergebnis injiziert das p⁺-Typ Substrat 1 Löcher in die n^--Typ Schicht 4, wobei der Widerstand der n^--Typ Schicht 4 deutlich reduziert wird und die Stromkapazität der Vorrichtung erhöht wird. Dies ist ein AN-Zustand des IGBT.

Wenn andererseits eine Gatespannung auf Nicht-Betriebsniveau an die Gateelektrode 9 angelegt wird, kehren die Kanalbereiche 7 in den p-Typ zurück und der IGBT erreicht einen AUS-Zustand.

Bei einem typischen bekannten 600 V-System-IGBT, der mit einer Kollektor-Emitter-Spannung V_CE von 300 V betrieben wird, hat die n^--Typ Schicht 4 einen spezifischen Widerstand ρ von 30 Ωcm (Do tierungskonzentration: 1,57 × 10¹⁴ cm^-3) und eine Dicke von 60 µm, wie oben unter Bezugnahme auf die in der Beschreibungseinleitung erläuterte Technik beschrieben ist.

Andererseits ist bei dem 600 V-System-IGBT entsprechend der er sten Ausführungsform die n^--Typ Schicht 4 so gewählt, daß sie einen spezifischen Widerstand ρ von 20 Ωcm (Dotierungskonzentra tion: 2,35 × 10¹⁴ cm^-3) und eine Dicke d4 von 65 µm hat. Bei bei den IGBTs haben die p-Typ Basisbereiche 5 Dicken d5 von 10 µm.

Bei dem IGBT entsprechend der ersten Ausführungsform sind die Dicke d4 und die Dotierungskonzentration der n^--Typ Schicht 4 und die Dicke d5 der p-Typ Basisbereiche 5 aus folgenden Gründen auf die obigen Werte gesetzt.

In einer Ausschaltzeit kann eine Einschaltspannung denkbar ausge löst werden, da ein elektrisches Feld, das an die n⁺-Typ Puffer schicht 2 angelegt ist, abrupt erhöht wird, sobald sich von den pn-Übergängen zwischen der n^--Typ Schicht 4 und den p-Typ Basis bereichen 5 ausdehnende Verarmungsschichten die n⁺-Typ Puffer schicht 2 erreichen.

Bei dem IGBT entsprechend der ersten Ausführungsform werden daher in einer Ausschaltzeit die sich von den pn-Übergängen zwischen der n^--Typ Schicht 4 und den p-Typ Basisbereichen 5 ausdehnenden Verarmungsschichten zuverlässig am Erreichen der n⁺-Typ Puffer schicht 2 gehindert.

Angenommen, daß BV eine Kollektor-Emitter-Spannung bei einem ak tuellen Betrieb darstellt, wird eine Raumladungszone (Ausdehnung der Verarmungsschicht) W des in der Grenzfläche zwischen jedem p- Typ Basisbereich 5 und der n^--Typ Schicht 4 ausgebildeten pn- Übergangs in einem AUS-Zustand des IGBT durch die folgende Glei chung (1) bestimmt:

wobei N die Dotierungskonzentration der n^--Typ Schicht 4, KSi die relative dielektrische Konstante von Silizium, ε0 die dielektri sche Konstante von Vakuum, und q die Elementarladung darstellt. Es ist hier angenommen, daß KSi = 11,7, ε0 = 8,854 × 10¹⁴ (F/cm) und q = 1,602 × 10^-19 (C).

Die Ausdehnung W der Verarmungsschicht von dem pn-Übergang zwi schen jedem p-Typ Basisbereich 5 und der n^--Typ Schicht 4 in der Ausschaltzeit des IGBT entsprechend der ersten Ausführungsform wird nach Gleichung (1) mit 40,6 µm berechnet. Derart wird eine Beziehung (65 - 10) < W (= 40,6) erhalten und daher werden in der Ausschaltzeit die Verarmungsschichten zuverlässig am Erreichen der n⁺-Typ Pufferschicht 2 gehindert.

Mit der Dotierungskonzentration der in dem IGBT aus der Beschreibungseinleitung vorge sehenen n^--Typ Schicht 4 andererseits berechnet sich die Ausdeh nung jeder Verarmungsschicht in der Ausschaltzeit aus der Glei chung (1) mit 49,7 µm. Wenn die p-Typ Bereiche 5 mit der gewöhn lichen Dicke von ungefähr 10 µm ausgebildet sind, wird daher eine Beziehung von ungefähr (60 - 10) = W erhalten und daher erreichen die Verarmungsschichten die n⁺-Typ Pufferschicht 2 in der Aus schaltzeit.

Fig. 2 ist ein Graph, der die Dotierungskonzentrationsverteilung des IGBT entsprechend der ersten Ausführungsform zeigt, und Fig. 3 ist ein Graph, der die Feldverteilung des IGBT entsprechend der ersten Ausführungsform bei Anlegen einer Kollektor-Emitter-Span nung in einem aktuellen Betrieb (AUS-Zustand) zeigt. Fig. 4 ist ein Graph, der die Dotierungskonzentrationsverteilung eines typischen IGBT zeigt, und Fig. 5 ist ein Graph, der die Feldverteilung dieses typischen IGBT bei Anlegen einer Kollektor-Emitter-Spannung bei einem aktuellen Betrieb (AUS-Zustand) zeigt.

Der IGBT entsprechend der ersten Ausführungsform weist verglichen mit dem typischen IGBT eine höhere Dotierungskonzentration und eine größere Dicke der n^--Typ Schicht 4 auf, wie ein Vergleich der Fig. 2 und 4 zeigt. Daher wird das elektrische Feld, wel ches an die n⁺-Typ Pufferschicht 2 angelegt ist, in den IGBT ent sprechend der ersten Ausführungsform zuverlässig auf Null ge setzt, wie sich aus dem Vergleich der Fig. 3 und 5 ergibt. Daher erreichen die sich von den pn-Übergängen zwischen den p-Typ Basisbereichen 5 und der n^--Typ Schicht 4 ausdehnenden Verar mungsschichten nicht die n⁺-Typ Pufferschicht 2, während einer Ausschaltzeit des IGBT entsprechend der ersten Ausführungsform.

Die Anmelderin hat experimentell einen IGBT von 100 A in Überein stimmung mit der ersten Ausführungsform hergestellt, um eine Ein schaltspannung in einem ausgeschalteten Zustand des IGBT in einer Halbbrückenschaltung unter Meßbedingungen von V_CE von 300 V, V_GE von ±15 V und einer Übergangstemperatur (Vorrichtungstemperatur) von 125° Celsius zu ermitteln. Die Übergangstemperatur war 125° Celsius gesetzt, da durch Wärmeerzeugung beim aktuellen Gebrauch eine solche Übergangstemperatur erhöht wird.

Als Ergebnis der Ermittlung wurde eine Einschaltspannung von un gefähr 450 V gemessen. Das heißt, es war möglich eine solche Ein schaltspannung verglichen mit dem typischen IGBT um ungefähr 100 V zu unterdrücken bzw. herunterzudrücken.

Während eine Erhöhung der Dicke d4 der n^--Typ Schicht 4 zu einer Erhöhung der Kollektor-Sättigungsspannung V_CE(sat) führen kann, bleibt eine solche Erhöhung der Kollektor-Sättigungsspannung V_CE(SAT) auf einem vernachlässigbaren Niveau, falls die Dicke d4 nur um ungefähr 5 µm erhöht wird. Selbst wenn die Dicke d4 der n^--Typ Schicht 4 ähnlich dem bekannten IGBT auf 60 µm gesetzt wird, wird die Beziehung (65 - 10) < W (= 40,6) erhalten und es ist daher möglich, den Anstieg der Kollektor-Sättigungsspannung V_CE(SAT) genauso wie die Einschaltspannung zu unterdrücken.

Die Fig. 6 bis 16 sind Schnittansichten, die ein Verfahren zur Herstellung des IGBT entsprechend der ersten Ausführungsform zei gen. Das Verfahren zur Herstellung wird nun unter Bezugnahme auf diese Figuren beschrieben.

Zuerst wird ein p⁺-Typ Substrat 1 vorbereitet und eine n⁺-Typ Puf ferschicht 2 mit einer Dotierungskonzentration im Rahmen von 10¹⁷ cm^-3 wird durch epitaxiales Wachstum auf dem p⁺-Typ Substrat ausgebildet, wie in Fig. 6 gezeigt. Dann wird durch epitaxiales Wachstum eine n^--Typ Schicht 4 mit einer Dotierungskonzentration von 2,35 × 10¹⁴ cm^-3 mit einer Dicke d4 von 65 µm auf der n⁺-Typ Pufferschicht 2 ausgebildet, wie in Fig. 7 gezeigt.

Dann wird eine dünne Oxidschicht 21 über der gesamten Oberfläche der n^--Typ Schicht 4 ausgebildet, und eine Polysiliziumschicht 22 wird auf der Oxidschicht 21 ausgebildet, wie in Fig. 8 gezeigt. Dann werden Resistschichten 23 ausgebildet und gemustert. Danach werden die gemusterten Resistschichten 23 als Masken beim Ätzen der Polysiliziumschicht 22, wodurch Gateelektroden 9 aus Polysi lizium ausgebildet werden, benutzt, wie in Fig. 9 gezeigt.

Danach werden die Resistschichten 23 und die Gateelektroden 9 als Masken beim Implantieren von Bor in die Oberfläche der n^--Typ Schicht 4 benutzt, wie in Fig. 10 gezeigt. Die Resistschichten 23 werden entfernt und zur Ausbildung eines p-Typ Basisbereiches 5 mit einer Dicke d5 von 10 µm wird eine Wärmebehandlung durch geführt, wie in Fig. 11 gezeigt. Zu dieser Zeit werden Teile des p-Typ Basisbereiches 5 durch thermische Diffusion unter den Oxid schichten 21 ausgebildet.

Dann wird eine Resistschicht 24 über der gesamten Oberfläche aus gebildet und dann gemustert. Danach werden die Resistschicht 24 und die Gateelektroden 9 als Masken beim Ätzen der Oxidschichten 21 verwendet, wobei die Gateisolierschichten (Gateoxidschichten) 8 ausgebildet werden, wie in Fig. 12 gezeigt.

Dann werden die Resistschichten 24 entfernt und die Gateelektro den 9 und die Gateoxidschichten 8 werden als Masken zur Ablage rung von Phosphor benutzt, und eine Wärmebehandlung wird ausge führt, wodurch n-Typ Emitterbereiche 6 gebildet werden, wie in Fig. 13 gezeigt. Die n-Typ Emitterbereiche 6 können alternativ durch Implantierung von Phosphor, Entfernen der Resistschichten 24 und Durchführen der Wärmebehandlung ausgebildet werden, ähn lich dem p-Typ Basisbereich 5.

Dann wird ein Zwischenschicht-Isolierfilm 25 über der gesamten Oberfläche ausgebildet, wie in Fig. 14 gezeigt. Resistschichten 26 werden auf dem Zwischenschicht-Isolierfilm 25 ausgebildet und dann gemustert.

Dann werden die gemusterten Resistschichten 26 als Masken beim Ätzen des Zwischenschicht-Isolierfilms 25 benutzt, wodurch Teile der n-Typ Emitterbereiche 6 und ein Bereich des p-Typ Basisbe reichs 5, der zwischen den n-Typ Emitterbereichen 6 angeordnet ist, freigelegt werden, wie in Fig. 15 gezeigt. Danach wird eine Emitterelektrode 10 über der gesamten Oberfläche ausgebildet.

Zuletzt wird eine Kollektorelektrode 11 auf einer rückwärtigen Oberfläche des p⁺-Typ Substrates 1 zur Komplettierung des IGBT entsprechend der ersten Ausführungsform ausgebildet. Ein entlang der Linien A-A oder B-B in Fig. 16 genommener Schnitt entspricht Fig. 1, in der der Zwischenschicht-Isolierfilm 25 weggelassen ist, und die Emitterelektroden 10 in typischer Weise illustriert sind.

Bei der ersten Ausführungsform sind die Dotierungskonzentrationen und die Dicke d4 der n^--Typ Schicht 4 und die Dicke d5 des p-Typ Basisbereiches 5 auf 2,35 × 10¹⁴ cm^-3, 65 µm bzw. 10 µm gesetzt. Jedoch ist die vorliegende Erfindung darauf nicht beschränkt, sondern es können willkürlich solche Werte in einem Bereich ge wählt werden, der (d4 - d5) < W (berechnet aus der Gleichung (1)) erfüllt, um einen IGBT, der eine Einschaltspannung unterdrücken kann, zu erhalten.

Fig. 17 ist eine Schnittansicht, die die Struktur eines n-Kanal IGBT entsprechend einer zweiten Ausführungsform zeigt. Wie in Fig. 17 gezeigt, ist eine n⁺-Typ Pufferschicht 2 mit einer Do tierungskonzentration im Bereich von 10¹⁷ cm^-3 auf einem p⁺-Typ Substrat 1 ausgebildet. Eine n-Typ Schicht 3 ist auf der n⁺-Typ Pufferschicht 2 ausgebildet, und eine n^--Typ Schicht 4 ist auf der n-Typ Schicht 3 ausgebildet. Alle Halbleiter, die das p⁺-Typ Substrat 1, die n⁺-Typ Pufferschicht 2, die n-Typ Schicht 3, die n^--Typ Schicht 4, die p-Typ Basisbereiche 5 und die n-Typ Emit terbereiche 6 bilden, werden aus Silizium vorbereitet bzw. ausge bildet.

Die p-Typ Basisbereiche 5 sind selektiv in einer Oberfläche der n^--Typ Schicht 4 ausgebildet, und die n-Typ Emitterbereiche 6 sind selektiv in Oberflächen der p-Typ Basisbereiche 5 ausgebil det. Ähnlich der ersten Ausführungsform ist eine Gateisolier schicht 8 über Endbereichen der p-Typ Basisbereiche 5 ausgebil det, so daß eine Gateelektrode 9 auf dieser Gateisolierschicht 8 ausgebildet ist. D. h. ein n-Kanal DMOS ist auf der Oberfläche der n^--Typ Schicht 4 ausgebildet. Emitterelektroden 10 sind auf Teilen der p-Typ Basisbereiche 5 und der n-Typ Emitterbereiche 6 ausgebildet, während eine Kollektorelektrode 11 auf einer rück seitigen Oberfläche des p⁺-Typ Substrates 1 ausgebildet ist.

Bei dem IGBT entsprechend der zweiten Ausführungsform hat die n^--Typ Schicht 4 eine Dicke d4 von 50 µm und eine Dotierungskon zentration von 1,57 × 10¹⁴ cm^-3 (30 Ωcm) die p-Typ Basisbereiche 5 haben Dicken d5 von 10 µm, und die n-Typ Schicht 3 hat eine Dicke d3 von 10 µm und eine Dotierungskonzentration von 2,35 × 10¹⁴ cm^-3 (20 Ωcm).

Ähnlich der ersten Ausführungsform sind die Dicke d4 und die Do tierungskonzentration der n^--Typ Schicht 4, die Dicke d3 und die Dotierungskonzentration der n-Typ Schicht 3 und die Dicken d5 der p-Typ Basisbereiche 5 aus den folgenden Gründen so wie oben be schrieben gewählt:

Bei dem IGBT entsprechend der zweiten Ausführungsform werden Ver armungsschichten, die sich von zwischen der n^--Typ Schicht 4 und den p-Typ Basisbereichen 5 gebildeten pn-Übergängen ausdehnen, am Erreichen der n⁺-Typ Pufferschicht zu einer Ausschaltzeit gehin dert, um eine Einschaltspannung zu unterdrücken.

Angenommen, daß BV eine Kollektor-Emitter-Spannung in einem aktu ellen Betrieb darstellt, so wird eine Raumladungszone W' des pn- Übergangs, der in der Grenzfläche zwischen jedem p-Typ Basisbe reich 5 und der n^--Typ Schicht 4 ausgebildet ist, durch die fol genden Gleichungen (2) bestimmt:

wobei N1 die Dotierungskonzentration der n^--Typ Schicht 4, N2 die Dotierungskonzentration der n-Typ Schicht 3, KSi die relative dielektrische Konstante von Silizium, ε0 die dielektrische Kon stante von Vakuum, q die Elementarladung, und BV1 eine Kollektor-Emitter-Spannung, die über die p-Typ Basisbe reiche 5 und die n^--Typ Schicht 4 angelegt bzw. geteilt wird, darstellt.

In der Struktur entsprechend der zweiten Ausführungsform wird BV1 mit 194,4 V berechnet, da W1 = 40 µm ist. Darausfolgend wird W2 mit 7,6 µm berechnet und daher wird die Ausdehnung W' = (W1 + W2) der Verarmungsschicht des pn-Übergangs in der Grenzfläche zwischen jedem p-Typ Basisbereich 5 und der n^--Typ Schicht 4 in der Ausschaltzeit des IGBT entsprechend der zweiten Ausführungs form mit 47,6 µm berechnet.

Daher wird eine Beziehung (50 - 10) + 10 < 47,6 erhalten, wodurch die Verarmungsschichten in der Ausschaltzeit die n⁺-Typ Puffer schicht 2 nicht erreichen.

Fig. 18 ist ein Graph, der die Dotierungskonzentrationsvertei lung des IGBT entsprechend der zweiten Ausführungsform zeigt, und Fig. 19 ist ein Graph, der die Feldverteilung des IGBT entspre chend der zweiten Ausführungsform bei Anlegen einer Kollektor- Emitter-Spannung in einem aktuellen Betrieb (AUS-Zustand) zeigt.

Das elektrische Feld in der n-Typ Schicht 3 wird zuverlässig auf Null gesetzt bzw. unterdrückt, wie in Fig. 19 gezeigt. Daher ist es zu verstehen, daß die Verarmungsschichten, die sich von den pn-Übergängen zwischen den p-Typ Basisbereichen 5 und der n^--Typ Schicht 4 ausdehnen, in der Ausschaltzeit zuverlässig am Errei chen der n⁺-Typ Pufferschicht 2 gehindert werden.

Derart ist es aus einem ähnlichen Grund wie bei dem IGBT entspre chend der ersten Ausführungsform möglich, eine Einschaltspannung zu unterdrücken.

Die Fig. 20 und 21 sind Schnittansichten, die ausschnittsweise ein Verfahren zur Herstellung des IGBT entsprechend der zweiten Ausführungsform zeigen. Dieses Herstellungsverfahren wird nun unter Bezugnahme auf diese Figuren beschrieben.

Zuerst wird ein p⁺-Typ Substrat 1 vorbereitet, und eine n⁺-Typ Pufferschicht 2 mit einer Dotierungskonzentration im Bereich von 10¹⁷ cm^-3 wird darauf durch epitaxiales Wachstum ausgebildet, wie in Fig. 20 gezeigt. Dann wird eine n-Typ Schicht 3 mit einer Dotierungskonzentration von 2,35 × 10¹⁴ cm^-3 und einer Dicke d3 von 10 µm durch epitaxiales Wachstum auf der n⁺-Typ Pufferschicht 2 ausgebildet, wie in Fig. 21 gezeigt. Weiter wird eine n^--Typ Schicht 4 mit einer Dotierungskonzentration von 1,57 × 10¹⁴ cm^-3 und einer Dicke d4 von 50 µm auf der n-Typ Schicht 3 durch epita xiales Wachstum ausgebildet.

Dann wird ein DMOS entsprechend den Schritten (siehe Fig. 8 bis 16), die unter Bezugnahme auf die erste Ausführungsform illu striert werden, auf einer Oberfläche der n^--Typ Schicht 4 ausge bildet, um den IGBT entsprechend der zweiten Ausführungsform zu vollenden. Zu dieser Zeit werden p-Typ Basisbereiche 5 mit Dicken d5 von 10 µm ausgebildet.

Entsprechend der zweiten Ausführungsform werden die Dotierungs konzentrationen und die Dicke d3 der n-Typ Schicht 3, die Dotie rungskonzentration und die Dicke d4 der n^--Typ Schicht 4 und die Dicken d5 der p-Typ Basisbereiche 5 auf 2,35 × 10¹⁴ cm^-3, 10 µm, 1,57 × 10¹⁴ cm^-3, 50 µm, bzw. 10 µm gesetzt. Jedoch ist die vor liegende Erfindung darauf nicht beschränkt, sondern es können willkürlich Werte in einem Bereich, der (d4 - d5 + d3) < W' (be rechnet aus den Gleichungen (2)) erfüllt, gewählt werden, um ei nen IGBT zu erhalten, der eine Einschaltspannung unterdrücken kann.

Obwohl die erste und die zweite Ausführungsform unter Bezugnahme auf IGBTs beschrieben wurden, ist die vorliegende Erfindung auch auf einen MOS-Gate-Transistor wie einen Leistungs-MOSFET, MCT (MOS controlled transistor = MOS-gesteuerter Transistor), EST (emitter switched transistor = Emitter-geschalteter Transistor), BRT (base resistance controlled transistor = Basiswiderstand-gesteuerter Transistor) o. ä. anwendbar.

Die vorliegende Erfindung ist grundsätzlich anwendbar auf eine Halbleitervorrichtung, bei der eine Einschaltspannung erhöht wird, und dabei beim Anlegen einer Sperrvorspannung von pn-Über gängen sich ausdehnende Verarmungsschichten eine andere benachbarte Halbleiterschicht erreichen.

Die obigen Gleichungen (1) und (2) gelten ebenso, wenn die Lei tungstypen denen in der ersten und zweiten Ausführungsform ent gegengesetzt sind.

Claims

1. Halbleitervorrichtung mit
einer ersten Halbleiterschicht (2) eines ersten Leitungstyps mit einer ersten Haupt oberfläche und einer auf der der ersten Hauptoberfläche abgewandten Seite der ersten Halbleiterschicht angeordneten zweiten Hauptoberfläche;
einer zweiten Halbleiterschicht (4) des ersten Leitungstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht (2) ausgebildet ist und eine niedrigere Dotierungskonzentration als die erste Halbleiterschicht (2) aufweist;
einer dritten Halbleiterschicht (5) eines zweiten Leitungstyps, die in einer auf der der ersten Hauptoberfläche abgewandten Seite der zweiten Halbleiterschicht angeordneten Oberfläche der zweiten Halbleiterschicht (4) ausgebildet ist;
einer ersten Hauptelektrode (10), die auf der dritten Halbleiterschicht (5) ausge bildet ist; einem Halbleitersubstrat (1) des zweiten Leitungstyps, das auf der zweiten Hauptoberfläche der ersten Halbleiterschicht (2) ausgebildet ist; und
einer zweiten Hauptelektrode (11), die auf dem Halbleitersubstrat (1) ausgebildet ist,
dadurch gekennzeichnet, daß die Dicke der dritten Halbleiterschicht (5), und die Dicke und Dotierungskonzentration der zweiten Halbleiterschicht (4) so gewählt sind, daß sie den folgenden Ausdruck erfüllen:
D < W,
wobei D die Dicke des in Richtung der ersten Hauptoberfläche unter der dritten Halbleiterschicht (5) angeordneten Teils der zweiten Halbleiterschicht (4) ist, BV eine Sperrvorspannung, die bei einem Betrieb über die erste und zweite Haupt elektrode (10, 11) angelegt ist, KS die relative dielektrische Konstante des Halbleitermaterials der zweiten Halbleiterschicht, ε0 die dielektrische Konstante des Vakuums, q die Elementarladung, N die Dotierungskonzentration der zweiten Halbleiterschicht, und W die Ausdehnung einer Verarmungsschicht beim Sperr vorspannen eines pn-Übergangs, der in der Grenzfläche zwischen der zweiten und dritten Halbleiterschicht ausgebildet ist, darstellt, wobei diese durch die folgende Gleichung (1) bestimmt ist:

2. Halbleitervorrichtung mit
einer ersten Halbleiterschicht (2) eines ersten Leitungstyps mit einer ersten Hauptoberfläche und einer auf der der ersten Hauptoberfläche abgewandten Seite der ersten Halbleiterschicht angeordneten zweiten Hauptoberfläche;
einer Zwischenhalbleiterschicht (3) des ersten Leitungstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht ausgebildet ist und eine niedrigere Dotierstoffkonzentration als die erste Halbleiterschicht aufweist;
einer zweiten Halbleiterschicht (4) des ersten Leitungstyps, die auf einer der ersten Hauptoberfläche abgewandten Seite der Zwischenhalbleiterschicht angeordneten Oberfläche der Zwischenhalbleiterschicht ausgebildet ist und eine niedrigere Dotierungskonzentration als die Zwischenhalbleiterschicht aufweist;
einer dritten Halbleiterschicht (5) eines zweiten Leitungstyps, die in einer auf der der ersten Hauptoberfläche abgewandten Seite der zweiten Halbleiterschicht angeordneten Oberfläche der zweiten Halbleiterschicht ausgebildet ist;
einer ersten Hauptelektrode (10), die auf der dritten Halbleiterschicht ausgebildet ist; einem Halbleitersubstrat (1) des zweiten Leitungstyps, das auf der zweiten Hauptoberfläche der ersten Halbleiterschicht (2) ausgebildet ist; und
einer zweiten Hauptelektrode (11), die auf dem Halbleitersubstrat (1) ausgebildet ist, dadurch gekennzeichnet, daß die Dicke der dritten Halbleiterschicht, die Dicke und Dotierungskonzentration der zweiten Halbleiterschicht, und die Dicke und Dotierungskonzentration der Zwischenhalbleiterschicht so gewählt sind, daß sie den folgenden Ausdruck erfüllen:
D' < W',
wobei D' die Gesamtdicke des in Richtung der ersten Hauptoberfläche unter der dritten Halbleiterschicht angeordneten Teils der zweiten Halbleiterschicht (4) und der Zwischenhalbleiterschicht (3), BV eine Sperrvorspannung, die über die erste und zweite Hauptelektrode bei einem Betrieb angelegt ist, KS die relative dielek trische Konstante des Halbleitermaterials der zweiten Halbleiterschicht, ε0 die dielektrische Konstante des Vakuums, q die Elementarladung, N1 die Dotierungs konzentration der zweiten Halbleiterschicht (4), N2 die Dotierungskonzentration der Zwischenhalbleiterschicht (3), BV1 eine über der zweiten und dritten Halb leiterschicht geteilten Sperrvorspannung, und W' die Ausdehnung einer Ver armungsschicht bei der Sperrvorspannung eines pn-Übergangs, der in der Grenz schicht zwischen der zweiten und dritten Halbleiterschicht ausgebildet ist, dar stellt, wobei diese durch die folgenden Gleichungen (2) bestimmt wird:

3. Halbleitervorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch
eine vierte Halbleiterschicht (6) des ersten Leitungstyps, die selektiv in einer Oberfläche der dritten Halbleiterschicht (5) ausgebildet ist,
eine Isolierschicht (8), die auf einem Oberflächenbereich der dritten Halbleiter schicht (5), der zwischen der vierten und zweiten Halbleiterschicht angeordnet ist, ausgebildet ist, und einer Steuerelektrode (9), die auf der Isolierschicht (8) ausge bildet ist,
wobei die erste Hauptelektrode (10) eine Elektrode ist, die auf der dritten und vierten Halbleiterschicht ausgebildet ist.

4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß ein Oberflächenbereich der dritten Halbleiterschicht (5), der unter der Isolierschicht (8) angeordnet ist, bei einem MOS-Betrieb mit der als Gateelektrode dienenden Steuerelektrode (9) als ein Kanalbereich (7) dient.

5. Halbleitervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die dritte Halbleiterschicht (5) eine Mehrzahl von dritten Halbleiterschichten auf weist und die vierte Halbleiterschicht (6) in einer Oberfläche von jeder der dritten Halbleiterschichten ausgebildet ist.

6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekenn zeichnet, daß die erste Hauptelektrode (10) eine Emitterelektrode ist, und die zweite Haupt elektrode (11) eine Kollektorelektrode ist.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der erste Leitungstyp der n-Typ und der zweite Leitungstyp der p-Typ ist.

8. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 1 und 3 bis 7 mit den Schritten:

a) Ausbilden einer ersten Halbleiterschicht (2) eines ersten Leitungstyps auf einem Halbleitersubstrat (1) eines zweiten Leitungstyps mit einer dem Halbleitersubstrat abgewandten ersten Hauptoberfläche;
b) Ausbilden einer zweiten Halbleiterschicht (4) des ersten Leitungstyps auf der ersten Hauptoberfläche der ersten Halbleiterschicht, wobei die zweite Halb leiterschicht so ausgebildet wird, daß sie eine niedrigere Dotierungskonzen tration des ersten Leitungstyps als die erste Halbleiterschicht aufweist;
c) Ausbilden einer dritten Halbleiterschicht (5) eines zweiten Leitungstyps in einer auf der ersten Hauptoberfläche abgewandten Seite der zweiten Halbleiter schicht angeordneten Oberfläche der zweiten Halbleiterschicht;
d) Ausbilden einer ersten Hauptelektrode (10) auf der dritten Halbleiterschicht; und
e) Ausbilden einer zweiten Hauptelektrode (11) auf dem Halbleitersubstrat (1),

dadurch gekennzeichnet, daß die Dicke der dritten Halbleiterschicht, und die Dicke und Dotierungskonzentration der zweiten Halbleiterschicht so gewählt werden, daß sie den folgenden Ausdruck erfüllen:
D < W,
wobei D die Dicke des unter der dritten Halbleiterschicht in Richtung der ersten Hauptoberfläche angeordneten Teils der zweiten Halbleiterschicht, BV eine Sperr vorspannung, die über die erste und zweite Hauptelektrode bei einem Betrieb angelegt wird, KS die relative dielektrische Konstante des Hauptleitermaterials der zweiten Halbleiterschicht, ε0 die elektrische Konstante des Vakuums, q die Elementarladung, N die Dotierungskonzentration der zweiten Halbleiterschicht, und W die Ausdehnung einer Verarmungsschicht beim Sperrvorspannen eines pn- Überganges, der in der Grenzfläche zwischen der zweiten und dritten Halbleiter schicht ausgebildet ist, darstellt, wobei diese durch die folgende Gleichung (1) bestimmt ist:

9. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 2 und 3 bis 7 mit den Schritten:

a) Ausbilden einer ersten Halbleiterschicht (2) eines ersten Leitungstyps auf einem Halbleitersubstrat (1) eines zweiten Leitungstyps mit einer dem Halbleitersubstrat abgewandten ersten Hauptoberfläche,
b) Ausbilden einer Zwischenhalbleiterschicht (3) des ersten Leitungstyps mit einer niedrigeren Dotierungskonzentration als die erste Halbleiterschicht auf der ersten Hauptoberfläche der ersten Halbleiterschicht;
c) Ausbilden einer zweiten Halbleiterschicht (4) des ersten Leitungstyps mit einer niedrigeren Dotierungskonzentration als die Zwischenhalbleiterschicht auf einer der ersten Hauptoberfläche abgewandten Seite der Zwischenhalbleiter schicht angeordneten Oberfläche der Zwischenhalbleiterschicht;
d) Ausbilden einer dritten Halbleiterschicht (5) eines zweiten Leitungstyps in einer auf der der ersten Hauptoberfläche abgewandten Seite der zweiten Halbleiter schicht angeordneten Oberfläche der zweiten Halbleiterschicht;
e) Ausbilden einer ersten Hauptelektrode (10) auf der dritten Halbleiterschicht; und
f) Ausbilden einer zweiten Hauptelektrode (11) auf dem Halbleitersubstrat (1);

dadurch gekennzeichnet, daß die Dicke der dritten Halbleiterschicht, die Dicke und Dotierungskonzentration der zweiten Halbleiterschicht, und die Dicke und Dotierungskonzentration der Zwischenhalbleiterschicht so gewählt werden, daß sie den folgenden Ausdruck erfüllen:
D' < W',
wobei D' die Gesamtdicke in Richtung der ersten Hauptoberfläche des Teils der zweiten Halbleiterschicht, der unter der dritten Halbleiterschicht in Richtung der ersten Hauptoberfläche angeordnet ist, und der Zwischenhalbleiterschicht ist und, BV eine Sperrvorspannung, die über die erste und zweite Hauptelektrode bei einem Betrieb angelegt wird, KS die relative dielektrische Konstante eines Halbleitermaterials in der zweiten Halbleiterschicht, ε0 die dielektrische Kon stante des Vakuums, q die Elementarladung, N1 die Dotierungskonzentration der zweiten Halbleiterschicht, N2 die Dotierungskonzentration der Zwischen halbleiterschicht, BV1 eine Sperrvorspannung, die über die zweite und dritte Halbleiterschicht geteilt wird, und W' die Ausdehnung einer Verarmungsschicht beim Sperrvorspannen eines pn-Überganges, der in der Grenzfläche zwischen der zweiten und dritten Halbleiterschicht ausgebildet ist, darstellt, wobei diese durch die folgenden Gleichungen (2) bestimmt wird:

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der Schritt (a) die Schritte aufweist:

1. (a-1) Vorbereiten des Halbleitersubstrates des zweiten Leitungstyps mit einer Hauptoberfläche und einer anderen Hauptoberfläche, und
2. (a-2) Ausbilden der ersten Halbleiterschicht auf der einen Hauptoberfläche des Halbleitersubstrats,

daß das Verfahren weiter die Schritte aufweist:

a) selektives Ausbilden einer Isolierschicht auf der zweiten Halbleiterschicht, und
b) Ausbilden einer Steuerelektrode auf der Isolierschicht,

daß der Schritt des Ausbildens der zweiten Halbleiterschicht den Schritt aufweist: selektives Implantieren von Dotierstoff des zweiten Leitungstyps in eine Ober fläche der zweiten Halbleiterschicht durch Masken der Isolierschicht und der Steuerelektrode und Wärmebehandeln derselben zur Ausbildung der dritten Halbleiterschicht, wobei ein Teil der dritten Halbleiterschicht durch thermische Diffusion unter der Isolierschicht ausgebildet wird,
daß das Verfahren weiter den Schritt aufweist:

a) Ausbilden einer vierten Halbleiterschicht des ersten Leitungstyps auf einer Oberfläche der dritten Halbleiterschicht durch Masken der Isolierschicht und der Steuerelektrode, benachbart zu einem Kanalbereich,

daß der Schritt des Ausbildens der ersten Hauptelektrode den Schritt aufweist: Ausbilden der ersten Hauptelektrode auf der dritten und vierten Halbleiterschicht, und
daß der Schritt des Ausbildens der zweiten Hauptelektrode den Schritt aufweist: Ausbilden der zweiten Hauptelektrode auf der anderen Hauptoberfläche des Halbleitersubstrats.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die dritte Halbleiterschicht als eine Mehrzahl von dritten Halbleiterschichten gebildet wird, und daß die vierte Halbleiterschicht in einer Oberfläche von jeder der Halbleiterschichten ausgebildet wird.