CN113555424B - 一种自适应低损耗功率器件 - Google Patents

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Abstract

本发明属于功率半导体器件技术领域，涉及一种自适应低损耗功率器件。本发明主要特征在于：具有阳极绝缘介质槽和在阳极自适应MOS结构。正向导通时，阳极端自适应MOS结构处于关闭状态，器件导通时不会出现snapback现象；同时阳极端绝缘介质槽可以缓解N+阳极区对器件空穴注入效率的影响。器件关断过程中，随着阳极电压逐步上升，多段分布的P‑body区与N+阳极区形成的多沟道自适应地开启，可加速漂移区内存储的电子抽取，有利于加快器件关断速度并降低关断损耗。器件正向阻断时，阳极自适应MOS开启，提供泄漏电流释放路径，防止寄生PNP晶体管触发，改善器件耐压特性。相比于传统SOI LIGBT，本发明进一步优化了器件关断损耗与正向导通压降之间的折中关系。

Description

一种自适应低损耗功率器件
技术领域
本发明属于功率半导体技术领域，涉及一种自适应低损耗功率器件。
背景技术
LIGBT(Lateral Insulated Gate Bipolar Transistor，横向绝缘栅双极型晶体管)是横向金属氧化层半导体场效应管和双极结型晶体管组成的复合型功率半导体器件，除了结合MOSFET和BJT所具有的低导通电压、低驱动功耗、强电流能力、高耐压特性以及热稳定性好等特点，相比于纵向IGBT，LIGBT在硅基和SOI基上易于集成，且SOI基LIGBT可以实现器件的完全电气隔离，具有绝缘性能好和泄漏电流小等优点，因此广泛应用在高压集成电路中。
SOI LIGBT在关断期间，漂移区中的因电导调制产生的过剩载流子由于阳极区的电子势垒无法被抽走，只能通过复合消失，使得IGBT的关断速度减慢，出现拖尾电流，增大关断损耗。为了解决这一问题，采用短路阳极技术在阳极端引入N型阳极区，在器件关断时提供一条抽取电子的通路，可加快关断速度从而减小关断损耗。但是短路阳极结构的引入使得器件在开启时会出现从单极到双极的模式转变，产生snapback现象，影响器件并联时电流分布的均匀性，同时N型阳极区的引入会降低阳极空穴注入效率，增大导通压降。
发明内容
本发明的目的在于，针对上述问题，提出一种自适应低损耗功率器件。
本发明的技术方案为：
一种自适应低损耗功率器件，包括沿器件垂直方向自下而上依次层叠设置的P衬底1、埋氧层2和N漂移区3；沿器件横向方向，所述N漂移区3的上层从一侧到另一侧依次具有阴极结构、栅极结构和阳极结构；
所述阴极结构包括P阱区4、P+体接触区5和N+阴极区6；所述P阱区4位于N漂移区3上层一端，所述P+体接触区5和所述N+阴极区6相互接触并列位于P阱区4上表面远离N漂移区3的一端，且所述N+阴极区6在靠近N漂移区3的一侧，P+体接触区5和N+阴极区6表面共同引出阴极电极；
所述栅极结构为平面栅结构，由绝缘介质71及其之上的导电材料81共同构成，导电材料81的引出端为栅电极；所述绝缘介质71一端覆盖于N+阴极区6的部分上表面和P阱区4的上表面，另一端覆盖于部分N漂移区3的上表面；
其特征在于，所述阳极结构包括N缓冲层9、P+阳极区10、绝缘介质槽73和自适应MOS结构；所述N缓冲层9位于N漂移区3上层另一端，沿器件横向方向，所述N缓冲层9上表面从一侧到另一侧依次具有P+阳极区10、绝缘介质槽73和自适应MOS结构，且所述P+阳极区10位于N缓冲层9上表面靠近N漂移区3一侧，P+阳极区10与绝缘介质槽73之间被N缓冲层9隔离；所述自适应MOS结构包括P-body区11、N+阳极区12、绝缘介质72和位于绝缘介质72上表面的导电材料82；所述P-body区11位于N缓冲层9上层远离N漂移区3的一侧，且在器件纵向方向上呈多段分布；所述N+阳极区12位于P-body区11上层且不与N缓冲层9接触；绝缘介质72位于N缓冲层9远离N漂移区3一侧的上表面，且绝缘介质72的边沿与绝缘介质槽73远离P+阳极区10一侧的边沿有交叠；绝缘介质72与P-body区11完全接触、与N+阳极区12部分接触；所述P+阳极区10、导电材料82和N+阳极区12表面共同引出阳极电极；
所述纵向方向是指同时垂直于器件垂直方向和器件横向方向的第三维度方向。
进一步的，在器件纵向方向上，所述绝缘介质槽73呈多段分布，且被所述N缓冲层9隔开。
进一步的，所述多段P-body区11在纵向方向上连接。
进一步的，所述绝缘介质槽73下表面与N漂移区3接触。
本发明的有益效果是，相比于传统SOI LIGBT具有更快的关断速度和更小的关断损耗；相比于短路阳极SOI LIGBT，在器件正向导通时避免了snapback现象，同时降低了导通压降。
附图说明
图1为实施例1的结构示意图；
图2为实施例1沿AA’的截面剖面图；
图3为实施例1沿BB’的截面剖面图；
图4为实施例1沿CC’的截面剖面图；
图5为实施例2的结构示意图；
图6为实施例3的结构示意图；
图7为实施例4的结构示意图；
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例1
如图1、2、3、4所示，本例的自适应低损耗功率器件，包括沿器件垂直方向自下而上依次层叠设置的P衬底1、埋氧层2和N漂移区3；沿器件横向方向，所述N漂移区3从一侧到另一侧依次包括阴极结构、栅极结构和阳极结构；
所述阴极结构包括P阱区4、P+体接触区5和N+阴极区6；所述P+体接触区5和所述N+阴极区6相互接触并列位于P阱区4上表面远离N漂移区3的一端，且所述N+阴极区6在靠近N漂移区3的一侧，P+体接触区5和N+阴极区6表面共同引出阴极电极；
所述栅极结构为平面栅结构，由绝缘介质71及其之上的导电材料81共同构成，导电材料81的引出端为栅电极；所述绝缘介质71一端覆盖于靠阴极一侧的N+阴极区6的部分上表面和P阱区4的上表面，另一端覆盖于N漂移区3的上表面；
其特征在于，所述阳极结构包括N缓冲层9、P+阳极区10、绝缘介质槽73和自适应MOS结构；沿器件横向方向，所述N缓冲层9上表面从一侧到另一侧依次是P+阳极区10、绝缘介质槽73和自适应MOS结构，且所述P+阳极区10位于N缓冲层上表面靠近N漂移区3一侧；所述自适应MOS结构位于所述N缓冲层9上表面，包括P-body区11、N+阳极区12、绝缘介质72和位于绝缘介质72上表面的导电材料82；所述P-body区11位于N缓冲层上表面且远离N漂移区3的一侧，在器件纵向方向上，具有多段P-body区11；所述N+阳极区12位于P-body区11上表面且不与N缓冲层9接触；绝缘介质72覆盖于N缓冲层9上表面且与P-body区11完全接触，与N+阳极区12部分接触；所述P+阳极区10、导电材料82和N+阳极区12表面共同引出阳极电极；
所述纵向方向是指同时垂直于器件垂直方向和器件横向方向的第三维度方向。
本例的工作原理为：
正向导通时，栅极接高电位，阴极端栅极沟道导通，此时阳极电压较低，阳极端自适应MOS结构处于关闭状态，即阳极栅沟道关断，对应器件处于双极导电模式，不会出现snapback现象；同时，阳极端绝缘介质73可以缓解N+阳极区12对器件空穴注入效率的影响。器件关断过程中，随着阴极端沟道关断，阳极电压逐步上升，阳极自适应MOS沟道自适应性开启，从而加速漂移区内存储的电子经N-buffer层9、阳极MOS沟道、N+阳极区12抽出，同时多段分布的P-body区11与N+阳极区12在阳极自适应MOS开启时提供多条电子抽取通路，有利于加快器件关断速度并降低关断损耗。器件正向阻断时，阳极电压使阳极MOS自适应开启，提供泄漏电流释放路径，防止寄生PNP晶体管触发，增大器件耐压。
实施例2
如图5所示，本例与实施例1的区别在于，在器件纵向方向上，所述绝缘介质槽73呈多段分布，且被所述N缓冲层9隔开。
与实施例1相比，多段绝缘介质槽73增多了低阻的N缓冲层电子通道，在器件关断过程中，加快关断速度和减小关断损耗；在器件横向方向上使用绝缘介质槽73，缓解了自适应MOS结构对P+阳极区空穴注入效率的影响。
实施例3
如图6所示，本例与实施例1的区别在于，本例在阳极区的P-body区11和N+阳极区12在纵向方向上连续。
与实施例1相比，阳极自适应MOS结构的工艺更加简单且易于实现。
实施例4
如图7所示，本例与实施例1的区别在于，本例在阳极区的绝缘介质槽73下表面与N漂移区3接触。
与实施例1相比，与N漂移区3接触的绝缘介质槽73隔断了低阻的N缓冲层电子通道，使得器件在导通时抑制snapback现象能力更强，同时增强抑制N+阳极区12对器件空穴注入效率的影响，有利器件获得较低正向导通压降。

Claims (4)

1.一种自适应低损耗功率器件，包括沿器件垂直方向自下而上依次层叠设置的P衬底(1)、埋氧层(2)和N漂移区(3)；沿器件横向方向，所述N漂移区(3)的上层从一侧到另一侧依次具有阴极结构、栅极结构和阳极结构；
所述阴极结构包括P阱区(4)、P+体接触区(5)和N+阴极区(6)；所述P阱区(4)位于N漂移区(3)上层一端，所述P+体接触区(5)和所述N+阴极区(6)相互接触并列位于P阱区(4)上表面远离N漂移区(3)的一端，且所述N+阴极区(6)在靠近N漂移区(3)的一侧，P+体接触区(5)和N+阴极区(6)表面共同引出阴极电极；
所述栅极结构为平面栅结构，由绝缘介质(71)及其之上的导电材料(81)共同构成，导电材料(81)的引出端为栅电极；所述绝缘介质(71)一端覆盖于N+阴极区(6)的部分上表面和P阱区(4)的上表面，另一端覆盖于部分N漂移区(3)的上表面；
其特征在于，所述阳极结构包括N缓冲层(9)、P+阳极区(10)、绝缘介质槽(73)和自适应MOS结构；所述N缓冲层(9)位于N漂移区(3)上层另一端，沿器件横向方向，所述N缓冲层(9)上表面从一侧到另一侧依次具有P+阳极区(10)、绝缘介质槽(73)和自适应MOS结构，且所述P+阳极区(10)位于N缓冲层(9)上表面靠近N漂移区(3)一侧，P+阳极区(10)与绝缘介质槽(73)之间被N缓冲层(9)隔离；所述自适应MOS结构包括P-body区(11)、N+阳极区(12)、绝缘介质(72)和位于绝缘介质(72)上表面的导电材料(82)；所述P-body区(11)位于N缓冲层(9)上层远离N漂移区(3)的一侧，且在器件纵向方向上呈多段分布；所述N+阳极区(12)位于P-body区(11)上层且不与N缓冲层(9)接触；绝缘介质(72)位于N缓冲层(9)远离N漂移区(3)一侧的上表面，且绝缘介质(72)的边沿与绝缘介质槽(73)远离P+阳极区(10)一侧的边沿有交叠；绝缘介质(72)与P-body区(11)完全接触、与N+阳极区(12)部分接触；所述P+阳极区(10)、导电材料(82)和N+阳极区(12)表面共同引出阳极电极。
2.根据权利要求1所述的一种自适应低损耗功率器件，其特征在于，在器件纵向方向上，所述绝缘介质槽(73)呈多段分布，且被所述N缓冲层(9)隔开。
3.根据权利要求2所述的一种自适应低损耗功率器件，其特征在于，所述多段P-body区(11)在纵向方向上连接。
4.根据权利要求1～3任意一项所述的一种自适应低损耗功率器件，其特征在于，所述绝缘介质槽(73)下表面与N漂移区(3)接触。
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