CN117080075A - 一种新型的sgt制作方法及结构 - Google Patents
一种新型的sgt制作方法及结构 Download PDFInfo
- Publication number
- CN117080075A CN117080075A CN202311095087.0A CN202311095087A CN117080075A CN 117080075 A CN117080075 A CN 117080075A CN 202311095087 A CN202311095087 A CN 202311095087A CN 117080075 A CN117080075 A CN 117080075A
- Authority
- CN
- China
- Prior art keywords
- novel
- depositing
- silicon
- etching
- sgt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 75
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 238000000151 deposition Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 16
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 16
- 239000010409 thin film Substances 0.000 claims abstract description 16
- 238000001259 photo etching Methods 0.000 claims abstract description 15
- 238000001312 dry etching Methods 0.000 claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 238000000206 photolithography Methods 0.000 claims abstract description 9
- 210000000746 body region Anatomy 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000007943 implant Substances 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 239000002344 surface layer Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000010248 power generation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种新型的SGT制作方法，包括如下步骤：使用光刻工艺曝光第二沟槽，即栅极沟槽图形；使用干法刻蚀工艺刻蚀出沟槽，沟槽宽度为0.2um～0.35um，深度为0.7um～1.5um；使用炉管工艺生长250A～1000A的栅极氧化物二氧化硅；使用薄膜工艺沉积多晶硅2000A～8000A，形成栅极；使用干法刻蚀回刻多晶硅，与衬底硅表面平齐；使用普注的离子注入工艺，注入形成体区；使用光刻工艺曝光出源极图形，离子注入形成源极区域；本发明公开了一种新型的SGT结构，本发明具备光刻次数减少，成本更低、彻底解决了栅源漏电问题的优点等优点。
Description
技术领域
本发明涉及芯片半导体技术领域，具体为一种新型的SGT制作方法。
背景技术
SGT MOSFET是一种新型的功率半导体器件，具有传统深沟槽MOSFET的低导通损耗的优点，同时具有更加低的开关损耗。SGT MOSFET作为开关器件应用于新能源电动车、新型光伏发电、节能家电等领域的电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件。
请参阅图1，现有的SGT功率管结构如图1所示，第一层多晶硅和第二层多晶硅在同一个沟槽内，当工艺波动时，容易形成栅极和源极之间的漏电通道，造成栅源漏电。而且由于第一层多晶硅和第二层多晶硅在同一个沟槽内，不仅造成工艺较为复杂，需要七次光刻工艺，同时也会造成顶部第二层多晶硅，即栅极多晶硅的工艺受限，比如深度以及宽度等等。
本发明公开了一种新型的SGT制作方法及结构，以解决上述技术问题。
发明内容
本发明提供了一种新型的SGT制作方法及结构，具备光刻次数减少，成本更低、彻底解决了栅源漏电问题的优点，解决现有技术中流程复杂、成本高以及栅源漏电问题等技术问题。
为实现上述目的，本发明提供如下技术方案：一种新型的SGT制作方法，包括如下步骤：
步骤S1：在硅表面使用薄膜工艺沉积200A-300A的二氧化硅；使用薄膜工艺沉积1500A-2500A的氮化硅；
步骤S2：使用光刻工艺曝光出第一沟槽的图形；使用干法刻蚀工艺刻蚀出沟槽，深度5um-6um；
步骤S3：使用扩散工艺生长栅极二氧化硅1000A；使用薄膜工艺沉积3000A-4000A的二氧化硅；
步骤S4：使用薄膜工艺沉积多晶硅8000A，然后通过刻蚀将多余的多晶硅刻蚀掉，与衬底硅平面水平；湿法去掉步骤S3在单晶硅表面形成二氧化硅，以及去掉表层的氮化硅；
步骤S5：使用光刻工艺曝光第二沟槽，即栅极沟槽图形；使用干法刻蚀工艺刻蚀出沟槽，沟槽宽度为0.2um～0.35um，深度为0.7um～1.5um；使用炉管工艺生长250A～1000A的栅极氧化物二氧化硅；使用薄膜工艺沉积多晶硅2000A～8000A，形成栅极；使用干法刻蚀回刻多晶硅，与衬底硅表面平齐；
步骤S6：使用普注的离子注入工艺，注入形成体区；使用光刻工艺曝光出源极图形，离子注入形成源极区域；
步骤S7：沉积氧化层形成层间介质层，光刻曝光出接触孔图形，通过干法刻蚀形成接触孔；接触孔离子注入，与体区同型,进行接触工艺，沉积Ti/TiN/W，引出接触孔；
步骤S8：后续为正常的正面金属工艺，钝化层沉积，钝化层开孔，背面减薄以及背部金属工艺。
为了解决上述技术问题，本发明提供一种新型的SGT结构，所述一种新型的SGT结构由上述的一种新型的SGT制作方法制成。
与现有技术相比，本发明的有益效果是：
与现有的结构相比，本发明提供的一种新型的SGT制作方法及结构，新结构的工艺流程更为简单，光刻次数减少，成本更低，而且两次多晶硅工艺分别位于两个独立的沟槽内，彻底解决了栅源漏电问题。同时栅极多晶硅位于独立的第二沟槽内，可对栅极进行单独调试，器件参数的可调试范围更大，工艺调试也更为简单。
通过新的结构和新的工艺，能够使100V SGT的pitch从旧结构的2.5um缩小到2.1um，极大的提升了芯片的集成度，同样面积下，Ron能够提升10％左右。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明现有技术中SGT功率管的结构示意图；
图2为本发明一种新型的SGT制作方法中步骤S1的结构示意图；
图3为本发明一种新型的SGT制作方法中步骤S2的结构示意图；
图4为本发明一种新型的SGT制作方法中步骤S3的结构示意图；
图5为本发明一种新型的SGT制作方法中步骤S4的结构示意图；
图6为本发明一种新型的SGT制作方法中步骤S5的结构示意图；
图7为本发明一种新型的SGT制作方法中步骤S6的结构示意图；
图8为本发明一种新型的SGT制作方法中步骤S7的结构示意图；
图9为本发明一种新型的SGT制作方法中步骤S8的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
本发明以100V的的SGT功率管结构以及制作方法为例。
本发明第一实施例提供一种新型的SGT制作方法，包括如下步骤：
步骤S1：在硅表面使用薄膜工艺沉积200A-300A的二氧化硅；使用薄膜工艺沉积1500A-2500A的氮化硅(请参阅图2)；
步骤S2：使用光刻工艺曝光出第一沟槽的图形(第一次光刻)；使用干法刻蚀工艺刻蚀出沟槽，深度5um-6um(请参阅图3)；
步骤S3：使用扩散工艺生长栅极二氧化硅1000A；使用薄膜工艺沉积3000A-4000A的二氧化硅(请参阅图4)；
步骤S4：使用薄膜工艺沉积多晶硅8000A，然后通过刻蚀将多余的多晶硅刻蚀掉，与衬底硅平面水平；湿法去掉步骤S3在单晶硅表面形成二氧化硅，以及去掉表层的氮化硅(请参阅图5)；
步骤S5：使用光刻工艺曝光第二沟槽，即栅极沟槽图形(第二次光刻)；使用干法刻蚀工艺刻蚀出沟槽，沟槽宽度为0.2um～0.35um，深度为0.7um～1.5um；使用炉管工艺生长250A～1000A的栅极氧化物二氧化硅；使用薄膜工艺沉积多晶硅2000A～8000A，形成栅极；使用干法刻蚀回刻多晶硅，与衬底硅表面平齐(请参阅图6)；
步骤S6：使用普注的离子注入工艺，注入形成体区；使用光刻工艺曝光出源极图形，离子注入形成源极区域(第三次光刻)(请参阅图7)；
步骤S7：沉积氧化层形成层间介质层，光刻曝光出接触孔图形，通过干法刻蚀形成接触孔(第四次光刻)；接触孔离子注入，与体区同型,进行接触工艺，沉积Ti/TiN/W，引出接触孔(请参阅图8)；
步骤S8：后续为正常的正面金属工艺(第五次光刻)，钝化层沉积，钝化层开孔，背面减薄以及背部金属工艺(请参阅图9)。
本发明第二实施例提供一种新型的SGT结构，所述一种新型的SGT结构由上述的一种新型的SGT制作方法制成。
本发明主要是提出了一种新的SGT功率管制作方法以及结构。新型的SGT功率管结构，只需要六次光刻工艺，比传统的SGT工艺少了一次光刻工艺，节省了成本，同时第一层多晶硅和第二层多晶硅在两个不同的沟槽内，栅极和源极之间没有了漏电通道，彻底解决了栅源漏电问题。同时六次光刻工艺，工艺更为简单，栅极多晶硅在单独的沟槽内，可单独工艺调试，工艺可调试范围更大。
通过新的结构和新的工艺，能够使100V SGT的pitch从旧结构的2.5um缩小到2.1um，极大的提升了芯片的集成度，同样面积下，Ron能够提升10％左右。
与现有技术相比，本发明的有益效果是：
本发明提供的一种新型的SGT制作方法及结构，新结构的工艺流程更为简单，光刻次数减少，成本更低，而且两次多晶硅工艺分别位于两个独立的沟槽内，彻底解决了栅源漏电问题。同时栅极多晶硅位于独立的第二沟槽内，可对栅极进行单独调试，器件参数的可调试范围更大，工艺调试也更为简单。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (2)
1.一种新型的SGT制作方法，其特征在于，包括如下步骤：
步骤S1：在硅表面使用薄膜工艺沉积200A-300A的二氧化硅；使用薄膜工艺沉积1500A-2500A的氮化硅；
步骤S2：使用光刻工艺曝光出第一沟槽的图形；使用干法刻蚀工艺刻蚀出沟槽，深度5um-6um；
步骤S3：使用扩散工艺生长栅极二氧化硅1000A；使用薄膜工艺沉积3000A-4000A的二氧化硅；
步骤S4：使用薄膜工艺沉积多晶硅8000A，然后通过刻蚀将多余的多晶硅刻蚀掉，与衬底硅平面水平；湿法去掉步骤S3在单晶硅表面形成二氧化硅，以及去掉表层的氮化硅；
步骤S5：使用光刻工艺曝光第二沟槽，即栅极沟槽图形；使用干法刻蚀工艺刻蚀出沟槽，沟槽宽度为0.2um～0.35um，深度为0.7um～1.5um；使用炉管工艺生长250A～1000A的栅极氧化物二氧化硅；使用薄膜工艺沉积多晶硅2000A～8000A，形成栅极；使用干法刻蚀回刻多晶硅，与衬底硅表面平齐；
步骤S6：使用普注的离子注入工艺，注入形成体区；使用光刻工艺曝光出源极图形，离子注入形成源极区域；
步骤S7：沉积氧化层形成层间介质层，光刻曝光出接触孔图形，通过干法刻蚀形成接触孔；接触孔离子注入，与体区同型,进行接触工艺，沉积Ti/TiN/W，引出接触孔；
步骤S8：后续为正常的正面金属工艺，钝化层沉积，钝化层开孔，背面减薄以及背部金属工艺。
2.一种新型的SGT结构，其特征在于：所述一种新型的SGT结构由权利要求1所述的一种新型的SGT制作方法制成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311095087.0A CN117080075A (zh) | 2023-08-28 | 2023-08-28 | 一种新型的sgt制作方法及结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311095087.0A CN117080075A (zh) | 2023-08-28 | 2023-08-28 | 一种新型的sgt制作方法及结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117080075A true CN117080075A (zh) | 2023-11-17 |
Family
ID=88716831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311095087.0A Pending CN117080075A (zh) | 2023-08-28 | 2023-08-28 | 一种新型的sgt制作方法及结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117080075A (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100090274A1 (en) * | 2008-10-10 | 2010-04-15 | Force Mos Technology Co. Ltd. | Trench mosfet with shallow trench contact |
| CN107808903A (zh) * | 2017-10-11 | 2018-03-16 | 中航（重庆）微电子有限公司 | 屏蔽栅沟槽mosfet器件及其制造方法 |
| CN108417487A (zh) * | 2018-02-07 | 2018-08-17 | 上海华虹宏力半导体制造有限公司 | 沟槽型屏蔽栅功率器件的工艺方法 |
| CN110600371A (zh) * | 2019-08-23 | 2019-12-20 | 中芯集成电路制造(绍兴)有限公司 | 多晶硅填充方法、半导体器件制作方法及半导体器件 |
| CN114068331A (zh) * | 2022-01-12 | 2022-02-18 | 南京华瑞微集成电路有限公司 | 一种提高bv稳定性的sgt终端结构及其制备方法 |
| CN115020240A (zh) * | 2022-08-03 | 2022-09-06 | 上海维安半导体有限公司 | 一种低压超结沟槽mos器件的制备方法及结构 |
| CN115831759A (zh) * | 2023-02-22 | 2023-03-21 | 南京华瑞微集成电路有限公司 | 一种集成sbd结构的sgt mosfet及其制作方法 |
-
2023
- 2023-08-28 CN CN202311095087.0A patent/CN117080075A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100090274A1 (en) * | 2008-10-10 | 2010-04-15 | Force Mos Technology Co. Ltd. | Trench mosfet with shallow trench contact |
| CN107808903A (zh) * | 2017-10-11 | 2018-03-16 | 中航（重庆）微电子有限公司 | 屏蔽栅沟槽mosfet器件及其制造方法 |
| CN108417487A (zh) * | 2018-02-07 | 2018-08-17 | 上海华虹宏力半导体制造有限公司 | 沟槽型屏蔽栅功率器件的工艺方法 |
| CN110600371A (zh) * | 2019-08-23 | 2019-12-20 | 中芯集成电路制造(绍兴)有限公司 | 多晶硅填充方法、半导体器件制作方法及半导体器件 |
| CN114068331A (zh) * | 2022-01-12 | 2022-02-18 | 南京华瑞微集成电路有限公司 | 一种提高bv稳定性的sgt终端结构及其制备方法 |
| CN115020240A (zh) * | 2022-08-03 | 2022-09-06 | 上海维安半导体有限公司 | 一种低压超结沟槽mos器件的制备方法及结构 |
| CN115831759A (zh) * | 2023-02-22 | 2023-03-21 | 南京华瑞微集成电路有限公司 | 一种集成sbd结构的sgt mosfet及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6812104B2 (en) | MIS semiconductor device and method of fabricating the same | |
| WO2011094993A1 (zh) | 一种沟槽型半导体功率器件及其制备方法 | |
| KR100399583B1 (ko) | 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법 | |
| CN103824764A (zh) | 一种沟槽型mos器件中沟槽栅的制备方法 | |
| EP4307366A1 (en) | Sgt mosfet device and method for manufacturing contact holes thereof | |
| CN109545855B (zh) | 一种碳化硅双沟槽mosfet器件有源区的制备方法 | |
| CN103839791B (zh) | 应用于沟槽型mos器件的沟槽栅的制备方法 | |
| CN112820645B (zh) | 一种功率半导体器件及其制备方法 | |
| CN112164652B (zh) | 一种对角通流方胞igbt及其制造方式 | |
| US6720233B2 (en) | Process for producing trench insulation in a substrate | |
| US20140273357A1 (en) | Vertical Power MOSFET And IGBT Fabrication Process With Two Fewer Photomasks | |
| JPH1022398A (ja) | トランジスタ製造用の絶縁体上シリコン型の基体および該基体の製造方法 | |
| CN117080075A (zh) | 一种新型的sgt制作方法及结构 | |
| CN116565010A (zh) | 一种屏蔽栅沟槽型mos器件的制作方法 | |
| US8722483B2 (en) | Method for manufacturing double-layer polysilicon gate | |
| CN111162009B (zh) | 一种低导通电阻低压分离栅mos器件的制造方法 | |
| US6100140A (en) | Manufacturing method of semiconductor device | |
| CN103021869A (zh) | 沟槽功率器件的制作方法 | |
| WO2023201887A1 (zh) | 屏蔽栅沟槽型场效应晶体管的制备方法 | |
| CN213816161U (zh) | 一种具有沟槽型栅极的半导体器件 | |
| JPH07273319A (ja) | 半導体装置 | |
| KR100214078B1 (ko) | 전계 효과 트랜지스터 제조방법 | |
| CN101882575B (zh) | 防止金属横向扩展的SiC基体上制备欧姆接触的方法 | |
| CN111009471A (zh) | 一种mosfet功率半导体器件的制备方法 | |
| KR930008863B1 (ko) | 다결정 실리콘의 산화막 성장법을 이용한 역 t자형 게이트 전극 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |