KR100214078B1 - 전계 효과 트랜지스터 제조방법 - Google Patents

전계 효과 트랜지스터 제조방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래의 전계 효과 트랜지스터 제조시 배면 게이트 및 전면 게이트 형성을 위하여 공정이 까다로운 화학적 기계적 연마 공정을 두 번 내지 세 번 정도 수행해야 하고, 웨이퍼 본딩 공정을 거쳐야 하기 때문에 공정이 매우 복잡하고 생산성이 떨어지며, 그에 따른 공정에 기인한 파티클 또는 결함이 유발되어 제조 수율을 저하시키는 문제점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 SOI 웨이퍼와 고에너지 이온주입을 사용하여 더블 게이트를 형성함으로써 공정을 단순화하고, 우수한 특성을 가지는 전계 효과 트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
우수한 특성의 전계 효과 트랜지스터 제조에 이용됨.

Description

전계 효과 트랜지스터 제조방법
본 발명은 전계 효과 트랜지스터 제조방법에 관한 것으로, 특히 SOI 웨이퍼를 사용하여 우수한 특성을 가지는 전계 효과 트랜지스터 제조방법에 관한 것이다.
최근에 들어 실리콘 웨이퍼 또는 단순 SOI(Slicon On Insulator) 웨이퍼를 사용하여 제조된 전계 효과 트랜지스터 보다 특성이 우수한, 낮은 전력 소비, 높은 동작 속도를 가진 SOI 웨이퍼에서의 더블 게이트(double gate) 구조의 전계 효과 트랜지스터가 개발되고 있다.
이하, 첨부된 도면 도 1A 내지 도 1E를 참조하여 종래 기술 및 그 문제점을 살펴본다.
먼저, 도 1A에 도시된 바와 같이 제1 실리콘 기판(100) 상에 소자 분리막(101)을 형성하고, 전체구조 상부에 배면(back) 게이트 산화막(102)을 성장시킨 다음, 그 상부에 고농도의 n형 불순물이 도핑된 폴리 실리콘막을 증착하고, 폴리 실리콘막을 선택적 식각하여 배면 게이트 전극(103)을 형성한다.
다음으로, 도 1B에 도시된 바와 같이 전체구조 상부에 화학 기상 증착 방식을 사용하여 산화막(104)을 증착한다. 이때, 산화막(104)의 두께 조절을 위하여 화학적 기계적 연마를 사용한다.
이어서, 도 1C에 도시된 바와 같이 전체구조 상부에 평탄화를 위한 BPSG막(105)을 증착하고, 그 상부에 웨이퍼 본딩(wafer bonding) 방식으로 제2 실리콘 기판(106)을 접착시킨다.
계속하여, 도 1D에 도시된 바와 같이 제1 실리콘 기판(100)이 상부로 향하도록 한후, 화학적 기계적 연마 방식을 사용하여 활성 영역(107) 형성에 필요한 만큼을 제외한 나머지의 제1 실리콘 기판(100)을 부분 식각한다.
끝으로, 도 1E에 도시된 바와 같이 활성 영역(107) 상에 전면 게이트 절연막(109)을 성장시키고, 그 상부에 고농도의 n형 불순물이 도핑된 폴리 실리콘막을 증착한 다음, 게이트 절연막(108) 및 폴리 실리콘막을 선택적 식각하여 전면(front) 게이트 전극(109)을 형성한다. 계속하여, 활성 영역(107) 상에 고농도의 n형 불순물을 이온주입하여 소오스/드레인(110,111)을 형성한다. 미설명 도면 부호 112은 채널을 나타낸 것이다.
그러나, 이러한 종래의 전계 효과 트랜지스터 제조시 배면 게이트 및 전면 게이트 형성을 위하여 공정이 까다로운 화학적 기계적 연마 공정을 두 번 내지 세 번 정도 수행해야 하고, 웨이퍼 본딩 공정을 거쳐야 하기 때문에 공정이 매우 복잡하고 생산성이 떨어진다. 또한, 그에 따른 공정에 기인한 파티클 또는 결함이 유발되어 제조 수율을 저하시키는 요인이 된다. 그리고, 비용면에서도 크게 불리하여 실용화에 어려움이 있다.
본 발명은 SOI 웨이퍼와 고에너지 이온주입을 사용하여 더블 게이트를 형성함으로써 공정을 단순화하고, 우수한 특성을 가지는 전계 효과 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1A도 내지 도 1E는 종래 기술에 따른 전계 효과 트랜지스터 제조 공정도,
도 2A도 내지 도 2E는 본 발명의 일실시예에 따른 전계 효과 트랜지스터 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 제1 실리콘 기판101,207 : 소자 분리막
102 : 전면 게이트 산화막103 : 전면 게이트 전극
104 : 산화막105 : BPSG막
106 : 제2 실리콘 기판107 : 활성 영역
108,208 : 전면 게이트 산화막109,209 : 전면 게이트 전극
110,210 : 소오스111,211 : 드레인
112,212 : 채널200 : 하부 실리콘층
201 : p-영역202 : 매몰 산화막
203 : 상부 실리콘층204 : 패드 산화막
205 : 이온주입 마스크206 : n+영역
상기와 같은 목적을 달성하기 위하여 본 발명은 저농도의 제1 불순물 영역이 형성된 하부 실리콘층, 매몰 산화막 및 상부 실리콘층으로 이루어진 SOI 웨이퍼 상부에 패드 산화막을 형성하는 단계; 상기 패드 산화막 상부에 배면 게이트 형성을 위한 이온주입 마스크를 형성하고, 이를 이온주입 장벽으로하여 고농도의 제2 불순물을 이온주입함으로써 상기 매몰 산화막 하부의 상기 하부 실리콘층에 고농도의 제2 불순물 영역을 형성하는 단계; 상기 이온주입 마스크를 제거하고, 상기 패드 산화막을 제거하는 단계; 상기 상부 실리콘층의 소정 부위에 소자 분리막을 형성하는 단계; 전체구조 상부에 전면 게이트 산화막을 형성하는 단계; 상기 전면 게이트 산화막 상부에 고농도의 제2 불순물이 도핑된 폴리 실리콘막을 형성하는 단계; 상기 폴리 실리콘막 및 상기 전면 게이트 산화막을 선택적 식각하여 전면 게이트를 형성하는 단계, 및 상기 상부 실리콘층 상에 고농도의 제2 불순물을 이온주입하여 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2A 내지 도 2D를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 도 2A에 도시된 바와 같이 p-영역(201)이 형성된 SOI 웨이퍼 상부에 패드 산화막(204)을 약 100Å 내지 약 500Å 두께로 증착한다. 여기서, 상기한 SOI 웨이퍼는 하부 실리콘층(200), 매몰 산화막(202) 및 상부 실리콘층(203)으로 구성된다. 매몰 산화막(202)의 두께는 약 1000Å 내지 약 5000Å이며, 상부 실리콘층(203)의 두께는 약 200Å 내지 약 2000Å이다.
이어서, 도 2B에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포하고, 이를 패터닝하여 배면 게이트 전극 형성을 위한 포토레지스트 패턴(205)을 형성한 다음 이를 이온주입 장벽으로하여 고농도의 n형 불순물을 이온주입한다. 이때, 이온주입 에너지를 매우 높게하여 상기한 매몰 산화막 하부의 p-영역(201)에 배면 게이트 형성을 위한 n+영역(206)이 형성되도록 한다.
다음으로, 도 2C에 도시된 바와 같이 포토레지스트 패턴(205)을 제거하고, 열처리를 실시한 다음, 패드 산화막(204)을 제거한다.
계속하여, 도 2D에 도시된 바와 같이 상부 실리콘층(203)의 소정 부위에 열산화에 의한 소자 분리막(207)을 형성한다.
끝으로, 도 1E에 도시된 바와 같이 전체구조 상부에 전면 게이트 산화막(208)을 형성하고, 그 상부에 고농도의 n형 불순물이 도핑된 폴리 실리콘막을 형성하고, 전면 게이트 산화막(208) 및 폴리 실리콘막을 선택적 식각하여 전면 게이트 전극(209)을 형성한다. 계속하여, 상부 실리콘층(203) 상에 고농도의 n형 이온주입을 실시하여 소오스/드레인(210,211)을 형성한다. 미설명 도면 부호 212는 채널을 나타낸 것이다.
상기한 본 발명의 일실시예에 나타낸 바와 같이 본 발명의 전계 효과 트랜지스터 제조방법은 이온주입을 통한 배면 게이트를 형성함으로써 까다로운 화학 기계적 연마 공정 또는 웨이퍼 본딩 공정을 사용하지 않기 때문에 종래의 공정을 크게 단순화 하였고, 이로 인하여 파티클 및 결함 발생의 감소를 기대할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 SOI 웨이퍼와 고에너지 이온주입을 사용하여 더블 게이트형 전계 효과 트랜지스터를 형성함으로써, 첫째로, 공정을 크게 단순화하여 생산성 향상에 기여하는 효과가 있다. 둘째로, 공정 단계를 거치면서 발생되는 파티클 및 결함을 줄여 반도체 장치의 제조 수율 향상을 기대할 수 있다. 셋째로, 특성이 매우 우수하여 차세대 고집적 반도체 장치에 적용할 수 있다.

Claims (5)

  1. 저농도의 제1 불순물 영역이 형성된 하부 실리콘층, 매몰 산화막 및 상부 실리콘층으로 이루어진 SOI 웨이퍼 상부에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상부에 배면 게이트 형성을 위한 이온주입 마스크를 형성하고, 이를 이온주입 장벽으로하여 고농도의 제2 불순물을 이온주입함으로써 상기 매몰 산화막 하부의 상기 하부 실리콘층에 고농도의 제2 불순물 영역을 형성하는 단계;
    상기 이온주입 마스크를 제거하고, 상기 패드 산화막을 제거하는 단계;
    상기 상부 실리콘층의 소정 부위에 소자 분리막을 형성하는 단계;
    전체구조 상부에 전면 게이트 산화막을 형성하는 단계;
    상기 전면 게이트 산화막 상부에 고농도의 제2 불순물이 도핑된 폴리 실리콘막을 형성하는 단계;
    상기 폴리 실리콘막 및 상기 전면 게이트 산화막을 선택적 식각하여 전면 게이트를 형성하는 단계, 및
    상기 상부 실리콘층 상에 고농도의 제2 불순물을 이온주입하여 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 전계 효과 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 이온주입 후에 열처리를 실시하는 것을 특징으로하는 전계 효과 트랜지스터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 패드 산화막은 약 100Å 내지 약 500Å 두께인 것을 특징으로하는 전계 효과 트랜지스터 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 매몰 산화막은 약 1000 내지 약 5000Å 두께인 것을 특징으로하는 전계 효과 트랜지스터 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 상부 실리콘층은 약 200Å 내지 약 2000Å 두께인 것을 특징으로하는 전계 효과 트랜지스터 제조방법.
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