KR930008863B1 - 다결정 실리콘의 산화막 성장법을 이용한 역 t자형 게이트 전극 형성방법 - Google Patents
다결정 실리콘의 산화막 성장법을 이용한 역 t자형 게이트 전극 형성방법 Download PDFInfo
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Abstract
내용 없음.
Description
첨부도면은 본 발명의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 고온산화막
3 : CVD 산화막 4 : 고압산화막
5 : 다결정 실리콘 6 : 질화막
7 : 감광막 8 : n- 확산층
9 : n+ 확산층 10 : p- 확산층
11 : p+ 확산층 12 : 금속배선
본 발명은 반도체장치인 딥 서브미크론(deep submicron)급 MOSFET 장치의 제조방법에 관한 것으로, 특히 게이트와 소스/드레인영역이 중첩(overap)되는 구조인 딥 서브미크론급 MOSFET 장치의 게이트전극을 다결정 실리콘 산화막 성장법을 이용하여 역 T자형으로 형성하는 방법에 관한 것이다.
MOSFET 장치의 게이트길이가 딥 서브미크론으로 축소됨에 따라 종래의 LDD(lightly dopped drain) 구조의 MOSFET 장치는 5V 전원 전압에 대한 낮은 전류구동력으로 인하여 신뢰성 측면에서 집적회로 제품에 적용될 수가 없었다.
n-영역 또는 p-영역이 게이트전극에 완전히 중첩되는 MOSFET 장치는 게이트에 의한 횡단전계(tramsversefield)가 드레인에 의한 측면전계(lateral field)를 감소시키기 때문에 캐리어의 충격이온화(inpact tonization)효과를 줄이는 전기적 특성을 갖고 있다.
따라서 최근에는 게이트와 소스/드레인영역(n-영역 또는 p-영역)이 중첩되는 구조의 MOSFET 장치가 널리 연구개발되고 있다. 게이트와 소스/드레인이 중첩되는 구조를 갖는 MOSFET 장치를 제작하는데 있어서 중요한 핵심공정 기술은 역 T자형 게이트 전극을 형성하는 공정기술이다.
종래에는 역 T자형 게이트전극을 형성하기 위해 단일 다결정 실리콘충을 형성하는 공정에서 건식식각(dry etching)법만을 사용하는 공정기술과, 1차 다결정 실리콘층을 형성한후에 얇은 산화막(native oxide)층을 형성하고 그 위에 2차 다결정 실리콘층을 형성하여 건식식각 공정에서 얇은 산화막층으로 하여금 식각 중지(etching stop)를 조절하도록 하는 공정기술이 사용되어 왔다.
본 발명의 목적은 종래의 공정기술과는 다르게 단일 다결정 실리콘층에 고온산화막(thermal SiO2) 성장법 또는 고압산화막(high pressure SiO2) 성장법을 이용하여 역 T자형 게이트전극을 형성시킴으로써 공정에 있어서 게이트 채널길이의 조절이 용이하게 하고 게이트전극의 균일도를 개선하는데 있다. 첨부도면은 본 발명의 제조공정 단면도이다.
이하 첨부도면을 참조하면서 공정단계별로 본 발명을 설명하면 다음과 같다.
[제 1 공정]
도면(a)는 종래의 MOSFET 장치의 제조공정을 이용하여 필드 및 게이트 산화막(2)성장과 다결정 실리콘(5)증착 및 인(phosphorous) 또는 비소(arsenic)의 불순물 도핑(dopping)공정을 수행한 후의 상태를 도시한 것이다. 게이트 패턴을 형성시키는 공정에 있어서, 선행공정으로서 하기의 제 2 공정에서 설명되는 3가지 공정(A,B,C공정) 중 하나의 공정을 선택하여 본 발명을 실시할 수 있다.
[제 2 공정]
A공정은 다결정 실리콘층(5)상에 질화막(6)을 형성시키는 공정으로서 도면(b)의 (a)에 도시한 바와 같다. B공정은 다결정 실리콘층(5)에 500~1000Å 두께의 산화막(2)을 성장시킨 다음 질화막(6)을 증착시키는 공정으로서 도면(b)의 (b)에 도시한 바와 같다. C공정은 다결정 실리콘(5)층에 산화막(2)을 성장시킨 다음 질화막(6)을 증착시키고 이어서 사진식각 및 건식식각 공정을 통하여 산화막(2)만 피복되어 있는 다결정 실리콘(5)층을 약간 식각시키는 공정으로서 도면(b)의 (c)에 도시한 바와 같다. 실리콘(5)층을 약간 식각시키는 공정으로써 제 1b 도의 (c)에 도시한 바와 같다.
[제 3 공정]
상기한 세가지의 제2공정(A,B,C공정)중 선택된 하나의 공정이 완료된 후에 본 발명에서는 C공정에 의해 형성된 구조를 일예로 하여 설명한다. 질화막(6)상에 형성된 감광막(7)을 제거한 다음 고온산화막 성장법 또는 고압산화막 성장법으로 산화막(4)을 성장시키는 공정으로서 도면(c)에 도시한 바와 같다.
[제 4 공정]
습식식각(wet etching)법을 이용하여 질화막(6)과 산화막(4)을 각각 제거시킨 다음 이온주입(ion implantation)을 행함으로써 n-영역(8) 또는 p-영역(10)을 형성시키는 공정으로서 도면(d)에 도시한 바와 같다.
[제 5 공정]
도면(e)도에 도시한 바와 같이 CVD산화막(3)을 3000~5000Å의 두께로 증착시킨 다음 반응성 이온식각(reactive ion etching)법을 이용하여 CVD 산화막(3)을 식각한다. 그 다음에는 이온주입을 행함으로써 n+의 소스/드레인영역(9) 또는 p+의 소스/드레인영역(11)을 형성시킨다. 끝으로 고온확산로 또는 급속열처리(rapid thermal anmeling) 공정을 수행하게 된다.
[제 6 공정]
CVD 산화막(3)을 5000~7000Å의 두께를 증착시키고 콘택(contact) 및 Al 금속배선(12) 공정을 수행한 다음 400~450℃에서 얼로이(alloy) 공정을 수행하는 공정으로서 도면(f)에 도시한 바와 같다.
상기한 바와 같이 본 발명에서 제시된 공정기술을 이용하여 딥 서브미크론급 중첩구조 MOSFET 장치의 게이트를 역 T자형으로 형성시킴에 따라 공정에 있어서 게이트채널의 길이를 조절하는 것이 용이하고 게이트전극의 균일도를 개선시킬 수 있을 뿐만 아니라, 딥 서브미크론급 MOSFET 장치가 높은 전원전압을 유지할 수 있게 하여 높은 전류구동력을 얻을 수 있으며 64MDRAM급 이상의 직접회로 제품에도 응용이 가능하다.
Claims (4)
- MOSFET 장치의 제조방법에 있어서, 필드 및 게이트산화막(2) 성장과 다결정 실리콘(5) 증착 및 인 또는 비소를 도핑하는 제 1 공정과, 게이트패턴을 형성시키는 제 2 공정과, 다결정 실리콘층에 고온산화막 성장법 또는 고압산화막 성장법을 사용하는 제 3 공정과, 습식식각법을 이용하여 질화막(6)과 산화막(2)을 각각 제거시킨 다음 이온주입을 행하여 n-영역(8) 또는 p-영역(10)을 형성시키는 제 4 공정과, CVD 산화막(3)을 3000~5000Å의 두께로 증착시킨 다음 반응성 이온식각법으로 CVD 산화막을 식각하고 다시 이온을 주입하여 n+의 소스/드레인영역(9) 또는 p+의 소스/드레인영역(11)을 형성시키고 급속열처리 공정을 수행하는 제 5 공정과, CVD산화막(3)을 5000~7000Å의 두께로 증착시키고 콘택 및 금속배선을 수행한 다음 400~450℃에서 얼로이 공정을 수행하는 제 6 공정으로 구성됨을 특징으로 하는 역 T자형 게이트전극 형성방법.
- 제 1 항에 있어서, 상기한 게이트패턴의 형성공정은 다결정 실리콘층(5)위에 직접질화막(6)을 증착함을 특징으로 하는 역 T자형 게이트전극 형성방법.
- 제 1 항에 있어서, 상기한 게이트패턴의 형성공정은 다결정 실리콘층(5)위에 500~1000Å 두께의 산화막(2)을 성장시킨 다음 이 산화막(2)위에 질화막(6)을 증착시킴을 특징으로 하는 역 T자형 게이트전극 형성방법.
- 제 1 항에 있어서, 상기한 게이트패턴의 형성공정은 다결정 실리콘층(5)위에 500~1000Å 두께의 산화막(2)을 형성한 다음 이 산화막(2)위에 질화막(6)을 형성하고, 이 산화막(2)만 피복되어 있는 다결정 실리콘(5)층을 소정깊이로 식각시키는 것을 특징으로 하는 역 T자형 게이트전극 형성방법.
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