CN102652362B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了一种能够稳定地展示其性质并且具有高质量半导体器件以及用于生产该半导体器件的工艺。半导体器件包括具有主表面的衬底（1）以及形成在衬底（1）的主表面上并且每一个均具有相对于主表面倾斜的侧表面的碳化硅层（2-5）。侧表面基本上包含面[03-3-8]。该侧表面包含沟槽区域。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种利用形成在碳化硅层中的倾斜表面并且包括预定晶面的半导体器件，以及用于制造这样的半导体器件的方法。
背景技术
传统上，已经提出了使用碳化硅（SiC）作为用于半导体器件的材料。例如，专利文献1（日本专利特开No.2002-261041）提出了通过在{03-38}面上形成沟道来构造具有高沟道迁移率的器件。
此外，专利文献2（日本专利特开No.2007-80971）提出了采用碳化硅的半导体器件。在该半导体器件中，SiC半导体层具有主表面，该主表面具有基本上｛0001｝面的取向并且具有偏离角α。在该SiC半导体层中形成沟槽，从而该沟槽的侧壁表面中的每一个的法线相对于SiC半导体层的主表面基本上对应于<1-100>方向。沟槽的侧壁表面相对于SiC半导体层的主表面形成了不小于60°并且不大于“90°-tan-1(0.87×tanα)”的角度。在专利文献2中，假设难以均匀地保持沟槽的侧壁表面的角度。因此，在侧壁的面取向变化到某种程度的前提下，专利文献2提供了通过将沟槽的侧壁的面取向变化的方向限定到预定方向上来约束侧壁处的沟道迁移率的变化。
引用列表
专利文献
PTL 1：日本专利特开No.2002-261041
PTL 2：日本专利特开No.2007-80971
发明内容
技术问题
然而，在如上所述的侧壁的面取向变化的前提下，不利的是，在意图使用允许高沟道迁移率的｛03-3-8｝面用于侧壁的情况下，当侧壁的面取向相对于｛03-3-8｝面偏离不小于1°时，沟道迁移率显著地降低。这是由于下述原因。即，当侧壁的面取向相对于｛03-3-8｝面偏离1°时，在侧壁表面中形成多重台阶（高度差）。因此，在侧壁中行进的电子由于这些台阶而分散，结果降低了沟道迁移率。因此，最终生产的半导体器件的特性会被劣化。
鉴于前述问题做出本发明并且本发明的目的在于提供一种具有稳定特性的高质量半导体器件以及用于制造这样的半导体器件的方法。
解决问题的技术方案
作为积极研究的结果，发明人已经发现了通过在预定条件下处理碳化硅单晶，能够将对应于｛03-3-8｝面（所谓的“半极性面”）的表面形成为自发形成的表面。已经发现的是，当使用这样自发形成的并且对应于｛03-3-8｝面的表面作为半导体器件的有源区域（例如，沟道区域）时，能够实现电特性良好（例如，大的沟道迁移率）的半导体器件。基于发明人发现的这样的知识，根据本发明的半导体器件包括：具有主表面的衬底；以及碳化硅层，其形成在衬底的主表面上并且包括相对于主表面倾斜的端表面。该端表面基本上包括｛03-3-8｝面。端表面包括沟道区域。可以形成多个端表面。多个端表面中的每一个可以基本上由等价于｛03-3-8｝面的面构成。
应注意的是，表述“端表面基本上包括｛03-3-8｝面”指构成端表面的晶面是｛03-3-8｝面的情况以及构成端表面部分的晶面是具有在<1-100>方向上相对于｛03-3-8｝面不小于-3°并且不大于3°的偏离角的面。还应注意的是，“在<1-100>方向上相对于｛03-3-8｝面的偏离角”指由上述端表面的法线到由<1-100>方向和<0001>方向限定的平面的正交投影和｛03-3-8｝面的法线形成的角。正值的符号对应于正交投影接近与<1-100>方向平行的情况，而负值的符号对应于正交投影接近与<0001>方向平行的情况。
以该方式，碳化硅层的端表面基本上对应于｛03-3-8｝面。因此，能够使用对应于所谓的“半极性面”的端表面作为半导体器件的沟道区域（有源区域）。此外，端表面对应于稳定的晶面并且因此实现了高沟道迁移率。因此，在采用该端表面用于沟道区域的情况下，与采用其它晶面（例如，（0001）面）用于沟道区域的情况相比，能够提供具有更高的沟道迁移率的高质量半导体器件。此外，因此基本上包括｛03-3-8｝面的该端表面能够抑制例如在端表面的晶体取向相对于｛03-3-8｝面偏离的情况下由于该端表面中存在多重台阶（高度差）而导致沟道迁移率降低的问题。
因为端表面基本上包括稳定的｛03-3-8｝面，因此该端表面即使在该端表面在诸如在导电杂质的注入之后执行的活化退火的热处理中暴露于热处理气氛时也几乎不会变得粗糙。因此，能够省略形成用于在热处理器期间保护端表面的帽层（cap layer）的步骤。
本发明中的用于制造半导体器件的方法包括以下步骤：制备衬底，该衬底具有其上形成有碳化硅层的主表面；在碳化硅层中形成端表面以使其相对于衬底的主表面倾斜；在端表面上形成绝缘膜；以及在绝缘膜上形成栅电极。在形成端表面的步骤中，该端表面形成为基本上包括｛03-3-8｝面。以该方式，能够容易地制造根据本发明的半导体器件。
本发明的有利效果
根据本发明，能够获得具有稳定特性的高质量的半导体器件。
附图说明
图1是示出根据本发明的半导体器件的第一实施例的示意性平面图。
图2是沿着图1中的线段II-II截取的示意性横截面图。
图3是用于图示用于制造图1和图2中所示的半导体器件的方法的示意性横截面图。
图4是用于图示用于制造图1和图2中所示的半导体器件的方法的示意性横截面图。
图5是用于图示用于制造图1和图2中所示的半导体器件的方法的示意性横截面图。
图6是用于图示用于制造图1和图2中所示的半导体器件的方法的示意性横截面图。
图7是用于图示用于制造图1和图2中所示的半导体器件的方法的示意性横截面图。
图8是用于图示用于制造图1和图2中所示的半导体器件的方法的示意性透视图。
图9是用于图示用于制造图1和图2中所示的半导体器件的方法的示意性横截面图。
图10是用于图示用于制造图1和图2中所示的半导体器件的方法的示意性横截面图。
图11是用于图示用于制造图1和图2中所示的半导体器件的方法的示意性横截面图。
图12是用于图示用于制造图1和图2中所示的半导体器件的方法的变型的示意性横截面图。
图13是用于图示用于制造图1和图2中所示的半导体器件的方法的变型的示意性横截面图。
图14是示出图1和图2中所示的半导体器件的变型的示意性横截面图。
图15是示出根据本发明的半导体的第二实施例的示意性横截面图。
图16是用于图示用于制造图15中所示的半导体器件的方法的示意性横截面图。
图17是用于图示用于制造图15中所示的半导体器件的方法的示意性横截面图。
图18是用于图示用于制造图15中所示的半导体器件的方法的示意性横截面图。
图19是用于图示用于制造图15中所示的半导体器件的方法的示意性横截面图。
图20是用于图示用于制造图15中所示的半导体器件的方法的示意性横截面图。
图21是用于图示用于制造图15中所示的半导体器件的方法的示意性横截面图。
图22是用于图示用于制造图15中所示的半导体器件的方法的示意性横截面图。
图23是用于图示用于制造图15中所示的半导体器件的方法的示意性横截面图。
图24是用于示出图15中所示的半导体器件的变型的示意性横截面图。
图25是示出根据本发明的半导体器件的参考示例的示意性横截面图。
图26是示出图25中所示的半导体器件的变型的示意性横截面图。
图27是碳化硅层的侧表面的放大的部分示意性横截面图。
具体实施方式
下面参考附图描述本发明的实施例。应注意的是，在下述附图中，相同或对应的部分被给予相同的附图标记并且不重复描述。此外，在本说明书中，各个取向由[]表示，集合取向（group orientation）由<>表示，并且各个面由（）表示，并且集合面（group plane）由{}表示。另外，负指数在晶体学上应当是通过将“-”（横线）放置在数字上方来表示，但是在本说明书中是通过将负符号放置在数字之前来表示。
（第一实施例）
参考图1和图2，将描述本发明中的半导体器件的第一实施例。
参考图1和图2，本发明中的半导体器件是垂直型MOSFET，其是采用多个台面结构和形成在台面结构之间并且具有倾斜的侧表面的沟槽的垂直型器件。图1和图2中所示的半导体器件包括：由碳化硅制成的衬底1；击穿电压保持层2，其由碳化硅制成并且用作具有n型导电性的外延层；p型体层3（p型半导体层3），其由碳化硅制成并且具有p型导电性；n型源极接触层4，其由碳化硅制成并且具有n型导电性；接触区域5，其由碳化硅制成并且具有p型导电性；栅极绝缘膜8；栅电极9；层间绝缘膜10；源电极12；源极布线电极13；漏电极14以及背侧表面保护电极15。
如图1中所示，通过部分地移除衬底1的主表面上的碳化硅层来形成多个（在图1中为4个）台面结构。具体地，台面结构中的每一个具有上表面和底表面，并且具有相对于衬底1的主表面倾斜的侧壁，上表面和底表面每个均具有六边形形状。在相邻的台面结构之间形成沟槽6，沟槽6具有由台面结构的侧壁构成的倾斜的侧表面20。
此外，在图1和图2中所示的半导体器件中，衬底1由六方晶体类型的碳化硅制成。击穿电压保持层2形成在衬底1的一个主表面上。P型体层3中的每一个形成在击穿电压保持层2上。在p型体层3上，形成n型源极接触层4。p型接触区域5形成为由n型源极接触层4围绕。通过移除n型源极接触层4、p型体层3和击穿电压保持层2的一部分，形成由沟槽6围绕的台面结构。沟槽6的侧壁中的每一个（台面结构的侧壁中的每一个）用作相对于衬底1的主表面倾斜的端表面。倾斜的端表面围绕突出部分（用作台面结构中的每一个并且具有其上形成源电极12的上表面的突出形状部分）。突出部分具有六边形平面形状，如图1中所示。
栅极绝缘膜8形成在沟槽6的侧壁和底壁上。栅极绝缘膜8延伸到n型源极接触层4中的每一个的上表面上。栅电极9形成在栅极绝缘膜8上以填充沟槽6的内部（即，填充相邻的台面结构之间的空间）。栅电极9具有基本上与在n型源极接触层4中的每一个的上表面上的栅极绝缘膜8的部分的上表面一样高的上表面。
层间绝缘膜10形成为覆盖栅电极9以及n型源极接触层4中的每一个的上表面上的栅极绝缘膜8的部分。通过移除层间绝缘膜10和栅极绝缘膜8的一部分，形成开口11以暴露n型源极接触层4的一部分和p型接触区域5。源电极12形成为与p型接触区域5和n型源极接触层4的该部分接触以填充开口11的内部。源极布线电极13形成为与源电极12中的每一个的上表面接触以在层间绝缘膜10的上表面上延伸。此外，漏电极14形成在衬底1的、与其上形成击穿电压保持层2的主表面相反的背侧表面上。该漏电极14是欧姆电极。漏电极14具有与漏电极14面对衬底1的表面相反并且其上形成背侧表面保护电极15的表面。
在图1和图2中所示的半导体器件中，沟槽6的侧壁中的每一个（台面结构的侧壁中的每一个）倾斜并且在构成击穿电压保持层2等的碳化硅是六方晶体类型的情况下基本上对应于｛03-3-8｝面。具体地，构成侧壁的晶面是在<1-100>方向上相对于｛03-3-8｝面具有不小于-3°并且不大于3°，更优选地不小于-1°并且不大于1°的偏离角。如图2中所示，因此对应于所谓的“半极性面”的侧壁中的每一个能够用作沟道区域，该沟道区域是半导体器件中的有源区域。由于侧壁中的每一个对应于稳定的晶面，因此与采用另外的晶面（诸如（0001）面）用于沟道区域的情况相比，在采用这样的侧壁用于沟道区域的情况下，能够获得更高的沟道迁移率。另外，能够充分地减少泄漏电流并且能够获得高击穿电压。
下面简要描述图1和图2中所示的半导体器件的操作。参考图2，当等于或小于阈值的电压被施加到栅电极9时，即当半导体器件处于截止状态时，p型体层3和n型导电性的击穿电压保持层2被反向偏置。因此，半导体器件处于非导电状态。另一方面，当栅电极9被馈送有正电压时，在与栅极绝缘膜8接触的p型体层3的区域附近的沟道区域中形成了反型层。因此，n型源极接触层4和击穿电压保持层2彼此电连接。结果，电流在源电极12和漏电极14之间流动。
下面参考图3至图11描述本发明中用于制造图1和图2中所示的半导体器件的方法。
首先，参考图3，在由碳化硅制成的衬底1的主表面上，形成具有n型导电性的碳化硅的外延层。该外延层用作击穿电压保持层2。借助于采用CVD方法的外延生长形成击穿电压保持层2，该CVD方法例如利用硅烷（SiH4）和丙烷（C3H8）的混合气体作为材料气体并且利用氢气（H2）作为载气。因此，例如，优选地引入氮（N）或磷（P）作为n型导电性的杂质。击穿电压保持层2可以包含浓度例如不小于5×1015cm-3并且不大于5×1016cm-3的n型杂质。
接下来，将离子注入到击穿电压保持层2的上表面层中，从而形成p型体层3和n型源极接触层4。在用于形成p型体层3的离子注入中，注入诸如铝（Al）的p型导电性的杂质的离子。因此，通过调整将注入的离子的加速能量，能够调整将在其中形成p型体层3的区域的深度。
接下来，将n型导电性的杂质的离子注入到由此具有形成在其中的p型体层3的击穿电压保持层2中，从而形成n型源极接触层4。作为示例，可使用的n型杂质为磷等。以该方式，获得图4中所示的结构。
接下来，如图5中所示，在n型源极接触层4的上表面上形成掩膜层17。可以使用诸如氧化硅膜的绝缘膜作为掩膜层17。例如，可以采用下述工艺作为形成掩膜层17的方法。即，借助于CVD方法等在n型源极接触层4的上表面上形成氧化硅膜。然后，借助于光刻方法在氧化硅膜上形成具有预定开口图案的抗蚀剂膜（未示出）。使用该抗蚀剂膜作为掩膜，通过蚀刻移除氧化硅膜的一部分。之后，移除抗蚀剂膜。结果，形成具有与将形成图5中所示的沟槽16的区域一致的开口图案的掩膜层17。
然后，使用掩膜层17作为掩膜，借助于蚀刻移除n型源极接触层4、p型体层3和击穿电压保持层2的一部分。作为示例，可使用的蚀刻方法是反应离子蚀刻（RIE），特别地，是电感耦合等离子（ICP）RIE。具体地，例如，可以使用采用SF6或者SF6和O2的混合气体作为反应气体的ICP-RIE。借助于这样的蚀刻，能够在将要形成图2中所示的沟槽6的区域中形成沟槽16，沟槽16具有基本上垂直于衬底1的主表面的侧壁。以该方式，获得图5中所示的结构。
接下来，执行热蚀刻步骤以在击穿电压保持层2、p型体层3和n型源极接触层4中的每一个中获得预定晶面。具体地，例如，使用氧气和氯气的混合气体作为反应气体在不小于700℃并且不大于1000℃的热处理温度蚀刻（热蚀刻）图5中所示的沟槽16的侧壁中的每一个，从而形成如图6中所示的沟槽6，沟槽6具有相对于衬底1的主表面倾斜的侧表面20。
这里，在下述条件下在热蚀刻步骤中进行主反应：在下述反应式：SiC+mO2+nCl2→SiClx+COy（其中m、n、x、y是正数）中满足0.5≤x≤2.0并且1.0≤y≤2.0。在x=4且y=2的条件下，反应（热蚀刻）最佳地进行。应注意的是，除了氯气和氧气之外，反应气体可以包含载气。示例性的可使用的载气是氮（N2）气体、氩气、氦气等。当热处理温度被设定为不小于700℃并且不大于1000℃时，蚀刻SiC的速率大约为例如70μm/hr。此外，当在该情况下使用氧化硅（SiO2）作为掩膜层17中的每一个时，SiC与SiO2的选择比率能够非常大。因此，由SiO2制成的掩膜层17在SiC的蚀刻期间基本上没有被蚀刻。
应注意的是，在侧表面20中的每一个处获得的晶面基本上对应于｛03-3-8｝面。即，在上述条件下的蚀刻中，沟槽6的侧表面20自发地形成为对应于是允许最慢的蚀刻速率的｛03-3-8｝面。结果，获得图6中所示的结构。应注意的是，构成侧表面20的晶面可以是｛01-1-4｝面。此外，在构成击穿电压保持层2等的碳化硅的晶体类型是立方晶体的情况下，构成侧表面20的晶面可以对应于{100｝面。
接下来，通过诸如蚀刻的任何方法移除掩膜层17。之后，使用光刻方法形成具有预定图案的抗蚀剂膜（未示出），以便该抗蚀剂膜从沟槽6的内部延伸到n型源极接触层4的上表面中的每一个。可以使用具有与沟槽6的底部部分以及n型源极接触层4的上表面的一部分相一致的开口图案的抗蚀剂膜来作为抗蚀剂膜。通过使用该抗蚀剂膜作为掩膜注入p型导电性的杂质的离子，在沟槽6的底部部分处形成电场缓和区域7并且在n型源极接触层4的该部分的该区域处形成p型导电性的接触区域5。之后，移除抗蚀剂膜。结果，获得图7和图8中所示的结构。如图8中所示，沟槽6具有由每个均具有六边形平面形状的单元（每个由围绕一个台面结构的沟槽6的环形部分限定）构成的网形式的平面形状。此外，p型接触区域5被基本上设置在图8中所示的台面结构中的每一个的上表面的中心部分处。此外，p型接触区域5具有与台面结构的上表面的周围形状类似的平面形状，即具有六边形平面形状。
然后，执行活化退火步骤以活化借助于上述离子注入而注入的杂质。在该活化退火步骤中，在没有在由碳化硅制成的外延层的表面上（例如，在台面结构的侧壁上）形成任何特定的帽层的情况下执行退火处理。这里，发明人已经发现了，在采用上述｛03-3-8｝面的情况下，即使当在没有在其表面上形成诸如帽层的保护膜的情况下执行活化退火处理时，该表面的性质也从不劣化并且能够保持足够的表面平滑度。因此，省略了传统上要求的在活化退火处理之前形成保护膜（帽层）的步骤并且直接执行活化退火步骤。应注意的是，可以在执行活化退火步骤之前形成上述帽层。替代地，例如，可以在执行活化退火处理之前仅在n型源极接触层4和p型接触区域5的上表面上设置帽层。
接下来，如图9中所示，栅极绝缘膜8形成为从沟槽6的内部延伸到n型源极接触层4以及p型接触区域5的上表面上。例如，可以使用通过对由碳化硅制成的外延层进行热氧化获得的氧化物膜（氧化硅膜）作为栅极绝缘膜8。以该方式，获得图9中所示的结构。
接下来，如图10中所示，在栅极绝缘膜8上形成栅电极9，以填充沟槽6的内部。例如，可以使用下述方法作为形成栅电极9的方法。首先，采用溅射方法来在栅极绝缘膜8上形成导体膜。该导体膜将成为延伸到沟道6的内部并且延伸到p型接触区域5上的栅电极。导体膜可以由诸如金属的任何材料制成，只要该材料具有导电性。之后，使用诸如回蚀方法或者CMP方法的适当的方法来移除形成在除沟槽6的内部以外的区域上的导体膜的部分。结果，保留了填充沟槽6的内部的导体膜以构成栅电极9。以该方式，获得图10中所示的结构。
接下来，形成层间绝缘膜10（参见图11）以覆盖栅电极9的上表面和在p型接触区域5上暴露的栅极绝缘膜8的上表面。层间绝缘膜可以由任何材料形成，只要该材料是绝缘的。此外，使用光刻方法在层间绝缘膜10上形成具有图案的抗蚀剂膜。该抗蚀剂膜（未示出）被提供有形成为与p型接触区域5上的区域一致的开口图案。
使用该抗蚀剂膜作为掩膜，借助于蚀刻移除层间绝缘膜10和栅极绝缘膜8的一部分。结果，开口11（参见图11）形成为延伸穿过层间绝缘膜10和栅极绝缘膜8。开口11中的每一个具有底部部分，p型接触区域5和n型源极接触层4的一部分在该底部部分处暴露。之后，形成用作源电极12（参见图11）的导体膜，以填充开口11的内部并且覆盖上述抗蚀剂膜的上表面。之后，使用化学溶液等移除抗蚀剂膜，从而同时移除形成在抗蚀剂膜上的导体膜的部分（剥离）。结果，填充开口11的内部的导体膜构成源电极12。该源电极12是与p型接触区域5和n型源极接触层4欧姆接触的欧姆电极。
此外，漏电极14（参见图11）形成在衬底1的背侧表面（与其上形成击穿电压保持层2的主表面相反的表面）上。漏电极14可以由任何材料制成，只要该材料允许与衬底1的欧姆接触。以该方式，获得图11中所示的结构。
之后，采用诸如溅射方法的适当的方法来形成源极布线电极13（参见图2）和背侧表面保护电极15（参见图2）。源极布线电极13与源电极12的上表面中的每一个接触，并且在层间绝缘膜10的上表面上延伸。背侧表面保护电极15形成在漏电极14的表面上。结果，能够获得图1和图2中所示的半导体器件。
参考图12和图13，下面描述本发明中用于制造图1和图2中所示的半导体器件的方法的变型。
在本发明中用于制造半导体器件的方法的变型中，首先执行图3至图5中所示的步骤。之后，移除图5中所示的掩膜层17。接下来，由硅制成的硅膜21（参见图12）形成为从沟槽16的内部延伸到n型源极接触层4的上表面。在该状态下，执行热处理以引起与n型源极接触层4的上表面以及沟槽16的内周表面上的硅膜21接触的区域处的碳化硅的重构。因此，如图12中所示，形成碳化硅的重构层22，从而沟槽的侧壁中的每一个对应于预定的晶面（｛03-3-8｝面）。以该方式，获得图12中所示的结构。
之后，移除剩余的Si膜21。可以借助于例如使用NHO3和HF的混合气体等的蚀刻来移除Si膜21。之后，借助于蚀刻移除上述重构层22的表面层。可以使用ICP-RIE作为用于移除重构层22的蚀刻。结果，能够形成如图13中所示的具有倾斜侧表面的沟槽6。
之后，通过执行图7至图11中所示的上述步骤，能够获得图1和图2中所示的半导体器件。
接下来，参考图14，描述图1和图2中所示的半导体器件的变型。图14中所示的半导体器件基本上具有与图1和图2中所示的半导体器件的构造相同的构造，但是不同之处在于沟槽6的形状。具体地，在图14中所示的半导体器件中，沟槽6具有V形横截面形状。此外，从不同的视角，图14中所示的半导体器件的沟槽6具有相对于衬底1的主表面倾斜的侧表面，该侧表面彼此相对并且在其下部彼此连接。在沟槽6的底部部分（相对侧壁的下部彼此连接的部分），形成电场缓和区域7。利用这样构造的半导体器件，能够提供与图1和图2的半导体器件的效果相同的效果。此外，在图14中所示的半导体器件中，沟槽6不具有图2中所示的平坦底表面。因此，图14中所示的沟槽6具有比图2中所示的沟槽6的宽度窄的宽度。结果，与图2中所示的半导体器件相比，图14中所示的半导体器件能够减小尺寸。这在实现半导体器件的更精细的设计和更高的集成度方面是有利的。
（第二实施例）
参考图15，下面描述本发明的半导体器件的第二实施例。
参考图15，本发明中的半导体器件是IGBT，其是利用具有倾斜侧表面的沟槽的垂直型器件。图15中所示的半导体器件包括：衬底31，其由碳化硅制成并且具有p型导电性；p型外延层36，其由碳化硅制成并且用作具有p型导电性的缓冲层；n型外延层32，其由碳化硅制成并且用作具有n型导电性的击穿电压保持层；p型半导体层33，其由碳化硅制成并且对应于具有p型导电性的阱区域；n型源极接触层34，其由碳化硅制成并且对应于具有n型导电性的发射极区域；接触区域35，其由碳化硅制成并且具有p型导电性；栅极绝缘膜8；栅电极9；层间绝缘膜10；源电极12，其对应于发射极电极；源极布线电极13；漏电极14，其对应于集电极电极；以及背侧表面保护电极15。
用作缓冲层的p型外延层36形成在衬底31的一个主表面上。在p型外延层36上，形成n型外延层32。在n型外延层32上，形成p型半导体层33中的每一个。在p型半导体层33上，形成n型源极接触层34。形成p型接触区域35并且由n型源极接触层34围绕。通过移除n型源极接触层34、p型半导体层33和n型外延层32的一部分，形成沟槽6。沟槽6的侧壁中的每一个用作相对于衬底31的主表面倾斜的端表面。该倾斜的端表面围绕突出部分（以突出形状部分的形式的台面结构，突出形状部分具有其上形成源电极12的上表面）突出部分具有与图1等中所示的半导体器件的形状类似的六边形平面形状。
栅极绝缘膜8形成在沟槽6的侧壁和底壁上。栅极绝缘膜8延伸到n型源极接触层34的上表面上。在该栅极绝缘膜8上，形成栅电极9以填充沟槽6的内部。栅电极9具有基本上与在n型源极接触层34的上表面上的栅极绝缘膜8的部分的上表面一样高的上表面。
层间绝缘膜10形成为覆盖栅电极9以及n型源极接触层34的上表面上的栅极绝缘膜8的部分。通过移除层间绝缘膜10和栅极绝缘膜8的一部分，形成开口11以暴露n型源极接触层34的一部分和p型接触区域35。源电极12形成为与p型接触区域35以及n型源极接触层34的该部分接触以填充开口11的内部。源极布线电极13形成为与源电极12的上表面接触以在层间绝缘膜10的上表面上延伸。
此外，与图1和图2中所示的半导体器件类似地，漏电极14和背侧表面保护电极15形成在衬底31的、与其上形成击穿电压保持层2的主表面相反的背侧表面上。
与图1和图2中所示的半导体器件类似地，在图15中所示的半导体器件中，沟槽6的侧壁中的每一个倾斜并且在构成n型外延层32等的碳化硅是六方晶体类型的情况下基本上对应于｛03-3-8｝面。而且，在该情况下，能够获得与图1中所示的半导体器件的效果类似的效果。应注意的是，第一和第二实施例中的每一个的半导体器件中的侧壁可以基本上对应于｛01-1-4｝面。此外，在构成n型外延层32等的碳化硅的晶体类型是立方晶体的情况下，沟槽6的倾斜侧壁可以基本上对应于｛100｝面。
下面简要描述图15中所示的半导体器件的操作。参考图15，当负电压被施加到栅电极9并且超过阈值时，在p型半导体层33的端部区域（沟槽区域）处形成反型层，该端部区域与相对于栅电极9侧向设置的栅极绝缘膜8接触，并且面对沟槽6。因此，用作发射极区域的n型源极接触层34和用作击穿电压保持层的n型外延层32彼此电连接。因此，正空穴被从用作发射极区域的n型源极接触层34注入到用作击穿电压保持层的n型外延层32。相应地，电子被从衬底31经由用作缓冲层的p型外延层36提供到n型外延层32。结果，IGBT处于导通状态。因此，在n型外延层32中发生电导率调制以减少用作发射极电极的源电极12和用作集电极电极的漏电极14之间的电阻，因此允许电流在其中流动。另一方面，当施加到栅电极9的负电压等于或小于阈值时，在沟道区域中没有形成反型层。因此，在n型外延层32和p型半导体层33之间保持反向偏置状态。结果，IGBT变为截止状态，从而其中没有电流流动。
参考图16至图23，下面描述本发明中用于制造第二实施例的半导体器件的方法。
首先，参考图16，在由碳化硅制成的衬底31的主表面上，形成具有p型导电性的、由碳化硅制成的p型外延层36。此外，在p型外延层36上，形成n型导电性的碳化硅的n型外延层32。n型外延层32用作击穿电压保持层32。借助于采用CVD方法的外延生长形成p型外延层36和n型外延层32，该CVD方法例如利用硅烷（SiH4）和丙烷（C3H8）的混合气体作为材料气体并且利用氢气（H2）作为载气。因此，例如，优选地引入铝（Al）作为p型导电性的杂质，并且引入例如氮（N）或磷（P）作为n型导电性的杂质。
接下来，将离子注入到n型外延层32的上表面层中，从而形成p型半导体层33和n型源极接触层34。在用于形成p型半导体层33的离子注入中，注入诸如铝（Al）的p型导电性的杂质的离子。因此，通过调整将注入的离子的加速能量，能够调整将在其中形成p型半导体层33的区域的深度。
接下来，将n型导电性的杂质的离子注入到由此具有形成在其上的p型半导体层33的n型外延层32中，从而形成n型源极接触层34。示例性的可用的n型杂质是磷等。以该方式，获得图17中所示的结构。
接下来，如图18中所示，在n型源极接触层34的上表面上形成掩膜层17。可以使用诸如氧化硅膜的绝缘膜作为掩膜层17。可以使用与图5中图示的用于制造掩膜层17的方法相同的方法作为用于形成掩膜层17的方法。结果，形成具有与将要形成图18中所示的沟槽16的区域一致的开口图案的掩膜层17。
然后，使用掩膜层17作为掩膜，借助于蚀刻移除n型源极接触层34、p型半导体层33和n型外延层32的一部分。可以使用与图5中图示的工艺相同的方法作为蚀刻的方法等。以该方式，获得图18中所示的结构。
接下来，执行热蚀刻步骤以在n型外延层32、p型半导体层33和n型源极接触层34中的每一个中获得预定晶面。用于该热蚀刻步骤的条件可以与参考图6描述的热蚀刻步骤的条件相同。结果，能够形成沟槽6，其具有相对于衬底31的主表面倾斜的侧表面20，如图19中所示。应注意的是，在侧表面20中的每一个处示出的晶面的面取向为｛03-3-8｝。以该方式，获得图19中所示的结构。
接下来，借助于诸如蚀刻的适当的方法移除掩膜层17中的每一个。之后，与图7中所示的步骤类似地，使用光刻方法形成具有预定图案的抗蚀剂膜（未示出），使该抗蚀剂膜从沟槽6的内部延伸到n型源极接触层34的上表面上。可以使用具有与沟槽6的底部部分以及n型源极接触层34的上表面的一部分相一致的开口图案的抗蚀剂膜来作为抗蚀剂膜。通过使用该抗蚀剂膜作为掩膜注入p型导电性的杂质的离子，在沟槽6的底部部分处形成电场缓和区域7并且在n型源极接触层34的该部分的该区域处形成p型导电性的接触区域35。之后，移除抗蚀剂膜。以该方式，获得图20中所示的结构。
然后，执行活化退火步骤以活化借助于上述离子注入而注入的杂质。在该活化退火步骤中，与本发明的上述第一实施例的情况类似地，在没有在由碳化硅制成的外延层的表面上（具体地，在沟槽6的表面20上）形成特定帽层的情况下执行退火处理。应注意的是，可以在执行活化退火步骤之前形成上述帽层。替代地，例如，可以在执行活化退火处理之前仅在n型源极接触层34和p型接触区域35的上表面上设置帽层。
接下来，如图21中所示，栅极绝缘膜8形成为从沟槽6的内部延伸到n型源极接触层4和p型接触区域5的上表面上。栅极绝缘膜8由与图9中所示的栅极绝缘膜8相同的材料制成并且通过与图9中所示的用于形成栅极绝缘膜8的方法相同的方法形成。以该方式，获得图21中所示的结构。
接下来，如图22中所示，在栅极绝缘膜8上形成栅电极9以填充沟槽6的内部。借助于与图10中所示的形成栅电极9的方法相同的方法形成栅电极9。以该方式，获得图22中所示的结构。
接下来，形成层间绝缘膜10（参见图23）以覆盖栅电极9的上表面以及在p型接触区域35上暴露的栅极绝缘膜8的上表面。层间绝缘膜可以由任何材料形成，只要该材料是绝缘的。此外，与图11中所示的步骤类似地，在层间绝缘膜10和栅极绝缘膜8上形成开口11（参见图23）。使用与图11中形成开口的方法相同的方法形成开口11中的每一个。开口11具有底部部分，p型接触区域35和n型源极接触层34的一部分在该底部部分处暴露。
之后，使用与图11中图示的方法相同的方法，通过填充开口11的内部的导体膜形成源电极12。该源电极12是与p型接触区域35和n型源极接触层34欧姆接触的欧姆电极。
此外，漏电极14（参见图23）形成在衬底31的背侧表面（与其上形成n型外延层32的主表面相反的表面）上。漏电极14可以由任何材料制成，只要该材料允许与衬底31欧姆接触。以该方式，获得图23中所示的结构。
之后，采用诸如溅射方法的适当的方法来形成源极布线电极13（参见图15）和背侧表面保护电极15（参见图15）。源极布线电极13与源电极12的上表面接触，并且在层间绝缘膜10的上表面上延伸。背侧表面保护电极15形成在漏电极14的表面上。结果，能够获得图15中所示的半导体器件。
接下来，参考图24，描述图15中所示的半导体器件的变型。图24中所示的半导体器件基本上具有与图15中所示的半导体器件的构造相同的构造，但是不同之处在于沟槽6的形状。具体地，在图24中所示的半导体器件中，沟槽6具有与图14中所示的半导体器件类似的V形横截面形状。在沟槽6的底部部分（相对侧壁的下部彼此连接的部分）处，形成电场缓和区域7。利用这样构造的半导体器件，能够提供与图15中所示的半导体器件相同的效果。此外，在图24中所示的半导体器件中，沟槽6不具有图15中所示的平坦底表面。因此，图24中所示的沟槽6具有比图15中所示的沟槽6的宽度窄的宽度。结果，与图15中所示的半导体器件相比，图24中所示的半导体器件能够减小尺寸。这在实现半导体器件的更精细的设计和更高的集成度方面是有利的。
（参考示例）
参考图25，下面描述本发明的半导体器件的参考示例。
参考图25，用作本发明的参考示例的半导体器件是PiN二极管，并且包括：由碳化硅制成的衬底1；n-外延层42，其具有n型导电性，具有低于衬底1中的导电杂质浓度的导电杂质浓度，并且在其表面上具有脊结构；p+半导体层43，其形成在于n-外延层42的表面上形成的脊结构44中并且连接到n-外延层42；以及保护环45，其形成为围绕脊结构44。衬底1由碳化硅制成并且具有n类型导电性。n-外延层42形成在衬底1的主表面上。n-外延层42具有下述表面，所述表面具有形成在其上并且具有相对于衬底1的主表面倾斜的侧表面20的脊结构44。在包括脊结构44的上表面的层中，形成具有p型导电性的p+半导体层43。保护环45形成为围绕该脊结构44，保护环45中的每一个均是p型导电性的区域。保护环45中的每一个形成为具有环形形状以围绕脊结构44。脊结构44的侧表面20中的每一个由特定晶面（例如，｛03-3-8｝面）构成。即，脊结构44由等价于特定晶面（｛03-3-8｝面）的六个面构成。因此，脊结构44使其上表面和底部部分每个均具有六边形平面形状。
而且，在具有这样的结构的半导体器件中，脊结构44的侧表面20对应于与图1中所示的沟槽6的侧表面20类似的稳定晶面。因此，与侧表面20对应于其它晶面的情况相比，能够充分地减小侧表面20的泄漏电流。
下面描述用于制造图25中所示的半导体器件的方法。在用于制造图25中所示的半导体器件的方法中，首先制备由碳化硅制成的衬底1。例如，使用由六方晶体类型的碳化硅制成的衬底来作为衬底1。使用外延方法在衬底1的主表面上形成n-外延层42。p型导电性的杂质的离子被注入到n-外延层42的表面层中，从而形成将成为p+半导体层43的p型半导体层。
之后，在将用作脊结构44的区域（参见图25）上，形成由氧化硅膜制成的并且以岛状形式的掩膜图案。该掩膜图案可以适于具有例如六边形平面形状，但是也可以具有任何其它形状（诸如圆形或四边形形状）。利用形成的该掩膜图案，借助于蚀刻移除p+半导体层43和n-外延层42的一部分。结果，在该掩膜图案下面形成将用作脊结构44的突出部分。
然后，与本发明的上述第一实施例中在图5中图示的步骤类似地，执行热蚀刻步骤，从而借助于蚀刻移除突出部分的侧表面以获得图25中所示的倾斜的侧表面20。之后，移除掩膜图案。此外，形成具有预定图案的抗蚀剂膜以覆盖整个结构。该抗蚀剂膜被提供有与将成为保护环45的区域一致的开口图案。使用该抗蚀剂膜作为掩膜，将p型导电性的杂质注入到n-外延层42中，从而形成保护环45。之后，移除抗蚀剂膜。在用于形成保护环45的离子注入之后，执行活化退火处理。在活化退火处理中，可以在没有形成覆盖至少侧表面20的帽层的情况下执行热处理。结果，能够获得图25中所示的半导体器件。
接下来，参考图26，将描述图25中所示的半导体器件的变型。
图26中所示的半导体器件具有与图25中所示的半导体器件的结构基本上相同的结构，不同之处在于形成JTE（结终端扩展）区域46以替代保护环45（参见图25）。JTE区域46是p型导电性的区域。还能够通过与图25中所示的保护环45的形成类似地执行离子注入和活化退火来形成JTE区域46。然后，与用于制造图25中所示的半导体器件的方法类似地，在用于制造图26中所示的半导体器件的方法中，在没有形成覆盖至少侧表面20的帽层的情况下，在用于形成JTE区域46的离子注入之后执行活化退火处理。而且，以该方式，侧表面20由稳定的晶面（例如，｛03-3-8｝面）构成。因此，没有发生诸如侧表面20由于活化退火而具有表面粗糙的问题。此外，图25中所示的保护环45和/或图26中所示的JET结构可应用于本发明中的半导体器件的第一实施例或第二实施例。
下面将描述本发明的特征构造，虽然其中的一些已经在上述实施例中描述。
如图1、图2、图14、图15、图24等中所示，根据本发明的半导体器件包括：衬底1、31，其具有主表面；以及碳化硅层（图2、图14中所示的击穿电压保持层2、半导体层3、n型源极接触层4以及p型接触区域5、或者图15、图24中的n型外延层32、p型半导体层33、n型源极接触层34、p型接触区域35），其形成在衬底1、31的主表面上，并且包括相对于主表面倾斜的端表面（侧表面20）。侧表面20基本上包括｛03-3-8｝面。侧表面20包括沟道区域。可以形成多个侧表面20。多个侧表面20中的每一个可以由基本上等价于｛03-3-8｝面的面构成。
以该方式，碳化硅层的侧表面20基本上对应于｛03-3-8｝面。因此，能够使用对应于半极性面的侧表面20作为半导体器件的沟道区域（有源区域）。此外，侧表面20对应于稳定的晶面，并且因此实现了高沟道迁移率。因此，在采用侧表面20用于沟道区域的情况下，能够提供具有比采用其它晶面（例如（0001）面）用于沟道区域的情况更高的沟道迁移率的高质量的半导体器件。此外，侧表面20由基本上包括｛03-3-8｝面的面构成（更具体地，侧表面20由基本上等价于｛03-3-8｝面的面构成）。这能够抑制如在侧表面20的晶体取向相对于｛03-3-8｝面偏离的情况中由于侧表面20中多重台阶（高度差）的存在而使得沟道迁移率降低的问题。
因为侧表面20包括稳定的｛03-3-8｝面，因此，即使在侧表面20在诸如在导电杂质的注入之后执行的活化退火的热处理中暴露于热处理气氛的情况下，侧表面20也几乎不会变得粗糙。因此，能够省略形成用于在热处理期间保护侧表面20的帽层的步骤。
在本说明书中，沟槽6的侧表面包括｛03-3-8｝面的情况涵盖了构成沟槽6的侧表面的晶面是｛03-3-8｝面的情况。此外，在本发明中，如图27中显微地示出的，｛03-3-8｝面还包括例如通过在沟槽6的侧表面中交替地设置面56a（第一面）和面56b（第二面）而构造的化学稳定的面。面56a具有｛03-3-8｝的面取向而连接到面56a的面56b具有与面56a不同的面取向。这里，“显微地”指“考虑精密到至少约为原子间间隔两倍大的尺寸的程度”。优选地，面56b具有｛0-11-1｝的面取向。此外，图27中的面56b可以具有例如Si原子（或者C原子）的原子间间隔两倍大的长度（宽度）。
在半导体器件中，如图1、图8等中所示，碳化硅层可以在其主表面处包括多个台面结构，该主表面与碳化硅层的面对衬底1、31的表面相反，台面结构中的每一个具有由上述侧表面20构成的侧表面。碳化硅层可以具有位于多个台面结构之间、与侧表面20连续并且基本上对应于｛000-1｝面的表面部分（位于多个台面结构的侧表面之间的沟槽6的底部部分）。此外，台面结构中的每一个可以具有与侧表面20连续并且基本上对应于｛000-1｝面的上表面。应注意的是，表述“表面部分或者上表面基本上对应于｛000-1｝面”指构成表面部分或者上表面的晶面是｛000-1｝面的情况以及构成表面部分或者上表面的晶面是在<1-100>方向上相对于｛000-1｝面具有不小于-3°并且不大于3°的偏离角的面的情况。在该情况下，台面结构之间的上述表面部分（和/或台面结构中的每一个的上表面）对应于稳定的｛000-1｝面（所谓的“正好面（just plane）”）。因此，即使没有形成任何帽层来保护表面部分（和台面结构中的每一个的上表面），台面结构中的每一个的上表面和表面部分也几乎不会由于诸如上述活化退火的热处理而变得粗糙。因此，能够省略为诸如活化退火的热处理而在台面结构中的每一个的上表面和表面部分上形成帽层的步骤。
在半导体器件中，与侧表面20连续的台面结构中的每一个的上表面可以具有如图1或图8中所示的六边形平面形状。多个台面结构可以包括至少三个台面结构。多个台面结构可以布置为当如图1中所示在平面视图中看时，通过连接其各自中心的线段形成等边三角形。在该情况下，能够最密集地布置台面结构，从而在一个衬底1、31中形成更大数目的台面结构。因此，能够从一个衬底1、31尽可能多地获得采用台面结构的半导体器件。
半导体器件可以包括形成在台面结构中的每一个的上表面上的源电极12和形成在多个台面结构之间的栅电极9，如图2或图15中所示。在该情况下，源电极12和栅电极9的位置使得它们相对容易地形成。因此，能够限制制造半导体器件的工艺变得复杂。
半导体器件可以进一步包括形成在多个台面结构之间的电场缓和区域7。在该情况下，当漏电极14形成在衬底1、31的背侧表面（衬底1、31的与其上形成碳化硅的主表面相反的背侧表面）上时，电场缓和区域7的存在允许漏电极14与位于台面结构之间的电极（例如，栅电极9）之间的更高的击穿电压。
根据本发明的制造半导体器件的方法包括下述步骤：制备衬底1、31，该衬底1、31具有其上形成碳化硅层的主表面，如图4或图17中所示；形成碳化硅层的端表面（侧表面20）以使其相对于衬底1、31的主表面倾斜，如图6和图7或者图18和图19中所示；在侧表面20上形成绝缘膜（栅极绝缘膜8）；以及在栅极绝缘膜8上形成栅电极9。在形成端表面的步骤中，端表面（侧表面20）形成为基本上包括｛03-3-8｝面。以该方式，能够容易地制造根据本发明的半导体器件。
在用于制造半导体器件的方法中的形成端表面的步骤中，碳化硅层可以在其主表面上设置有多个台面结构，该主表面与碳化硅层的面对衬底1、31的表面相反，台面结构中的每一个具有由端表面（侧表面20）构成的侧表面。在该情况下，由于台面结构的侧表面20基本上包括｛03-3-8｝面，因此能够容易地形成MOSFET或者IGBT，其中的每一个均利用侧表面用于沟道区域。应注意的是，用于制造半导体器件的方法可以进一步包括在台面结构中的每一个的上表面上形成源电极12的步骤，如图11或图23中所示。
在用于制造半导体器件的方法中的形成端表面的步骤中，台面结构中的每一个可以形成为具有为六边形平面形状的上表面，如图8等中所示。在该情况下，台面结构的侧表面20能够基本上仅由｛03-3-8｝面构成。因此，台面结构的外围的整个侧表面20能够用作沟道区域，从而实现了半导体器件的提高的集成度。
用于制造半导体器件的方法中形成端表面的步骤可以包括下述步骤：如图5或图18中所示，形成掩膜层17；以及如图5和图6或图18和图19中所示，形成台面结构。在形成掩膜17的步骤中，可以在碳化硅层的主表面上形成每个均具有六边形平面形状的多个掩膜层17。在形成台面结构的步骤中，可以使用掩膜层17作为掩膜形成台面结构，该台面结构每个均具有为六边形平面形状的上表面。在该情况下，能够根据掩膜层17的图案的位置来控制将要形成的台面结构中的每一个的位置（侧表面20的位置）。这使得增加了将形成的半导体器件的布局的自由度。
用于制造半导体器件的方法中形成端表面的步骤可以包括下述步骤：如图5和图6或图18和图19中所示，形成掩膜层17；形成凹陷（图5或图18中的沟槽16）；以及形成图6或图19中所示的台面结构。在形成掩膜层17的步骤中，每个均具有六边形平面形状的多个掩膜层17可以其间插入有间隔地形成在碳化硅层的主表面上。在形成凹陷（沟槽16）的步骤中，使用掩膜层17作为掩膜移除暴露在多个掩膜层17之间的碳化硅层的部分，从而在碳化硅层的主表面中形成凹陷（沟槽16）。在形成台面结构的步骤中，可以移除沟槽16的侧壁的一部分，从而形成台面结构，该台面结构每个均具有为六边形平面形状的上表面。在该情况下，与没有使用掩膜层17作为掩膜在碳化硅层中预先形成沟槽16的情况相比，能够花费更少的时间来移除（例如，热蚀刻）沟槽16的侧壁的一部分以形成台面结构。
在用于制造半导体器件的方法中的形成端表面的步骤中，可以以自发形成方式形成台面结构的侧表面20。具体地，通过在预定条件下蚀刻碳化硅层（例如，采用氧气和氯气的混合气体作为反应气体并且采用不小于700℃且不超过1200℃的加热温度的热蚀刻），可以以自发形成方式获得是允许蚀刻期间最慢的蚀刻速率的面的｛03-3-8｝面。替代地，如图12中所示，可以通过正常蚀刻形成将用作侧表面20的表面，并且然后可以在表面上形成硅膜（Si膜21）。然后，具有Si膜21的碳化硅层被加热以在表面上形成SiC重构层22，从而因此形成上述｛03-3-8｝面。在该情况下，可以在侧表面20处稳定地形成｛03-3-8｝面。
在用于制造半导体器件的方法中的形成端表面的步骤中，可以以自发形成方式形成位于多个台面结构之间并且与侧表面20连续的碳化硅层的表面部分（沟槽6的底壁）和每个台面结构的侧表面20。具体地，使用诸如热蚀刻和形成SiC重构层22的技术，可以在台面结构中的每一个中在侧表面20处获得｛03-3-8｝面，并且可以在沟槽6的底壁处获得预定晶面（例如，（0001）面或者（000-1）面）。在该情况下，能够与侧表面20中的每一个类似地，在沟槽6的底壁处稳定地形成预定晶面（例如，（0001）面或者（000-1）面）。
用于制造半导体器件的方法可以包括下述步骤：如图7或图20中所示，将导电杂质注入到碳化硅层；以及执行热处理（活化退火）以活化被这样注入的导电杂质。在执行热处理的步骤中，碳化硅层的表面可以暴露给气氛气体以进行热处理。在该情况下，与在执行热处理的步骤之前在端表面上形成帽层等的情况相比，制造半导体器件的工艺能够得到简化。此外，在本发明中用于制造半导体器件的方法中，在碳化硅层中形成的侧表面20基本上对应于｛03-3-8｝面，该｛03-3-8｝面是非常稳定的面。因此，即使在热处理期间暴露了端表面，也几乎不会发生诸如聚并（bunching）的故障。
此外，是本发明的参考示例的半导体器件包括：如图1、图2、图15、图25、图26等中所示，具有主表面的衬底1、31；以及碳化硅层（图2中的击穿电压保持层2、半导体层3、n型源极接触层4和p型接触区域5，或者图15中的n型外延层32、p型半导体层33、n型源极接触层34和p型接触区域35，或者图25和图26中所示的n-外延层42和p+半导体层43）。碳化硅层形成在衬底1、31的主表面上。碳化硅层包括用作相对于主表面倾斜的端表面的侧表面20。在碳化硅层是六方晶体类型的情况下，侧表面20基本上包括｛03-3-8｝面和｛01-1-4｝面中的一个。在碳化硅层是立方晶体类型的情况下，侧表面20基本上包括｛100｝面。
以该方式，形成在碳化硅层中的侧表面20基本上对应于｛03-3-8｝面、｛01-1-4｝面和｛100｝面中的任何一个。因此，能够使用对应于所谓的“半极性面”的侧表面20作为半导体器件的有源区域（例如，沟道区域）。因为侧表面20因此对应于稳定的晶面，因此在采用这样的侧表面20用于诸如沟道区域的有源区域的情况下，与采用另外的晶面（例如，（0001）面）用于沟道区域的情况相比，能够充分地减小泄漏电流并且能够获得更高的击穿电压。
在半导体器件中，侧表面20可以包括有源区域，如图2或图15中所示。此外，在半导体器件中，特别地，有源区域包括沟道区域。在该情况下，能够确保获得诸如减少泄漏电流和高击穿电压的上述特性。
在半导体器件中，碳化硅层可以具有主表面，该主表面与碳化硅层面对衬底1、31的表面相反并且包括具有由上述侧表面20构成的侧表面的台面结构，如图25和图26中所示。在该台面结构中，可以形成PN结（位于图25或图26中的n-外延层42和p+半导体层43之间的结）。在该情况下，用作台面结构的侧壁的侧表面20对应于上述晶面。因此，能够减少来自侧表面20的泄漏电流。
在该半导体器件中，如图26中所示，侧表面20的至少一部分可以构成终端结构（JTE区域46）。在该情况下，能够在形成在侧表面20中的终端结构中减少泄漏电流，并且该终端结构中的击穿电压能够很高。
此外，本发明的参考示例中用于制造半导体器件的方法包括下述步骤：制备衬底1、31，其上如图4或图17中所示地形成碳化硅层；如图6和图7或图18和图19中所示，在碳化硅层中形成端表面（侧表面20）以使其相对于衬底的主表面倾斜；以及如图7至图13或图20至图23中所示，使用端表面（侧表面20）形成包括在半导体器件中的结构。在形成端表面（侧表面20）的步骤中，通过在加热碳化硅层同时将碳化硅层暴露于包含氧和氯的反应气体的情况下进行蚀刻来移除碳化硅层的主表面的一部分。因此，在碳化硅层中形成相对于其主表面（例如，图6、图19中的n型源极接触层4、34的上表面）倾斜的端表面（侧表面20）。在碳化硅层是六方晶体类型的情况下，端表面（侧表面20）基本上包括｛03-3-8｝面和｛01-1-4｝面中的一个。在碳化硅层是立方晶体类型的情况下，侧表面20基本上包括｛100｝面。在该情况下，能够容易地制造根据本发明的半导体器件。
此外，本发明的参考示例中用于处理衬底的方法包括下述步骤：制备衬底1、31，其上形成碳化硅层，如图4或图17中所示；以及如图5和图5或图18和图19中所示，在碳化硅层中形成端表面（侧表面20）以使其相对于衬底的主表面倾斜。在形成端表面（侧表面20）的步骤中，通过在加热碳化硅层同时将碳化硅层暴露于包含氧和氯的反应气体的情况下进行蚀刻来移除碳化硅层的主表面的一部分。因此，在碳化硅层中形成相对于主表面倾斜的侧表面20。在碳化硅层是六方晶体类型的情况下，端表面（侧表面20）基本上包括｛03-3-8｝面和｛01-1-4｝面中的一个。在碳化硅层是立方晶体类型的情况下，侧表面20基本上包括｛100｝面。在该情况下，能够容易地获得具有碳化硅层的衬底，碳化硅层形成在衬底上以具有包括上述晶面的侧表面20。
用于制造半导体器件的方法或用于处理衬底的方法可以在形成端表面（侧表面20）的步骤之前进一步包括在碳化硅层的主表面上形成具有图案的掩膜层17的步骤，如图5或图18中所示。在形成端表面（侧表面20）的步骤中，可以使用掩膜层17作为掩膜来执行蚀刻。在该情况下，能够根据掩膜层17的图案的位置来控制将要形成侧表面20的位置。这使得增加了将形成的半导体器件的布局的自由度。
此外，优选的是借助于采用掩膜层17作为掩膜的蚀刻预先移除碳化硅层的一部分，并且之后如图6或图19中所示，对碳化硅层进行加热同时将碳化硅层暴露于包含氧和氯的反应气体，从而借助于蚀刻（热蚀刻）移除碳化硅层的主表面的该部分。在该情况下，与没有预先使用掩膜层17作为掩膜执行上述蚀刻的情况相比，花费了更少的时间来进行热蚀刻以形成侧表面20。
在用于制造半导体器件的方法或者用于处理衬底的方法中，在形成端表面（侧表面20）的步骤中使用的反应气体中，氧的流量和氯的流量的比率可以不小于0.25并且不超过2.0。在该情况下，能够确保形成包括｛03-3-8｝面、｛01-1-4｝面或者｛001｝面。
在用于制造半导体器件的方法或者用于处理衬底的方法中的形成端表面（侧表面20）的步骤中，可以在不小于700℃并且不超过1200℃的温度对碳化硅层进行加热。此外，用于加热的温度的下限可以为800℃，更优选地，为900℃。此外，用于加热的温度的上限可以更优选地为1100℃，进一步优选地为1000℃。在该情况下，蚀刻速率能够在形成包括｛03-3-8｝面、｛01-1-4｝面或者｛001｝面的端表面的热蚀刻步骤中是充分实际的值。因此，该步骤中的处理时间能够足够短。
这里公开的实施例在任何方面都是示例型和非限制性的。本发明的范围由权利要求而不是这里描述的实施例限定，并且意图包括处于等同于权利要求的范围和意义内的任何修改。
工业适用性
本发明特别有利地应用于采用碳化硅层的半导体器件。
附图标记列表
1，31：衬底；2：击穿电压保持层；3：体层（p型半导体层）；4，34：n型源极接触层；5，35：接触区域；6，16：沟槽；7：电场缓和区域；8：栅极绝缘膜；9：栅电极；10：层间绝缘膜；11：开口；12：源电极；13：源极布线电极；14：漏电极；15：背侧表面保护电极；17：掩膜层；20：侧表面；21：Si膜；22：SiC重构层；32：n型外延层；33：p型半导体层；36：p型外延层；42：n-外延层；43：p+半导体层；44：脊结构；45：保护环；46：JTE区域。

Claims (14)

1.一种半导体器件，包括：
衬底(1，31)，所述衬底(1，31)具有主表面；以及
碳化硅层(2-5，32-35)，所述碳化硅层(2-5，32-35)形成在所述衬底(1，31)的所述主表面上并且包括相对于所述主表面倾斜的端表面(20)，
所述端表面(20)包括{03-3-8}面，
所述端表面(20)包括沟道区域，
其中，所述碳化硅层(2-5，32-35)包括台面结构，所述台面结构具有由所述端表面(20)构成的侧表面，并且全部围绕所述台面结构的整个侧表面相对于所述主表面倾斜。
2.根据权利要求1所述的半导体器件，其中：
所述碳化硅层(2-5，32-35)在其主表面处包括多个台面结构，所述主表面与所述碳化硅层的面对所述衬底(1，31)的表面相反，并且
所述碳化硅层(2-5，32-35)具有位于所述多个台面结构之间、与所述侧表面连续并且对应于{000-1}面的表面部分。
3.根据权利要求2所述的半导体器件，其中：
所述多个台面结构中的每一个具有与所述侧表面连续并且具有六边形平面形状的上表面，
所述多个台面结构包括至少三个台面结构，并且
所述多个台面结构被布置为当在平面视图中看时通过连接所述多个台面结构的各中心的线段形成等边三角形。
4.根据权利要求3所述的半导体器件，其中所述台面结构中的每一个的所述上表面对应于{000-1}面。
5.根据权利要求2所述的半导体器件，进一步包括：
源电极(12)，所述源电极(12)形成在所述台面结构中的每一个的上表面上；以及
栅电极(9)，所述栅电极(9)形成在所述多个台面结构之间。
6.根据权利要求2所述的半导体器件，进一步包括形成在所述多个台面结构之间的电场缓和区域(7)。
7.一种用于制造半导体器件的方法，包括下述步骤：
制备衬底(1，31)，所述衬底(1，31)具有主表面，在所述主表面上形成有碳化硅层(2-5，32-35)；
在所述碳化硅层(2-5，32-35)中通过热蚀刻形成端表面(20)以使得所述端表面(20)相对于所述衬底(1，31)的主表面倾斜；
在所述端表面(20)上形成绝缘膜(8)；以及
在所述绝缘膜(8)上形成栅电极(9)，
在形成所述端表面(20)的步骤中，所述端表面(20)形成为包括{03-3-8}面，
其中，所述碳化硅层(2-5，32-35)包括台面结构，所述台面结构具有由所述端表面(20)构成的侧表面，并且全部围绕所述台面结构的整个侧表面相对于所述主表面倾斜。
8.根据权利要求7所述的用于制造半导体器件的方法，其中，在形成所述端表面(20)的步骤中，在所述碳化硅层(2-5，32-35)中在其主表面处形成多个台面结构，所述主表面与所述碳化硅(2-5，32-35)层的面对所述衬底(1，31)的表面相反，所述多个台面结构中的每一个具有由所述端表面(20)构成的侧表面。
9.根据权利要求8所述的用于制造半导体器件的方法，其中，在形成所述端表面(20)的步骤中，所述台面结构中的每一个形成为具有为六边形平面形状的上表面。
10.根据权利要求9所述的用于制造半导体器件的方法，其中：
形成所述端表面(20)的步骤包括下述步骤：
在所述碳化硅层(2-5，32-35)的主表面上形成多个掩膜层(17)，所述多个掩膜层(17)中的每一个具有六边形平面形状，以及
使用所述掩膜层(17)作为掩膜形成所述台面结构，所述台面结构每个均具有为六边形平面形状的所述上表面。
11.根据权利要求9所述的用于制造半导体器件的方法，其中：
形成所述端表面(20)的步骤包括下述步骤：
在所述碳化硅层(2-5，32-35)的主表面上，形成多个掩膜层(17)，在所述多个掩膜层(17)之间插入有间隔，所述多个掩膜层(17)中的每一个具有六边形平面形状，
通过使用所述掩膜层(17)作为掩膜移除暴露在所述多个掩膜层(17)之间的所述碳化硅层(2-5，32-35)的一部分，来在所述碳化硅层(2-5，32-35)的主表面中形成凹陷(16)，以及
通过移除所述凹陷(16)的侧壁的一部分来形成所述台面结构，所述台面结构每个均具有为六边形平面形状的上表面。
12.根据权利要求8所述的用于制造半导体器件的方法，其中在形成所述端表面(20)的步骤中，通过采用氧气和氯气的混合气体作为反应气体并且采用不小于700℃且不超过1200℃的加热温度的热蚀刻，形成所述台面结构中的每一个的所述侧表面。
13.根据权利要求8所述的用于制造半导体器件的方法，其中在形成所述端表面(20)的步骤中，通过采用氧气和氯气的混合气体作为反应气体并且采用不小于700℃且不超过1200℃的加热温度的热蚀刻，形成所述台面结构中的每一个的所述侧表面以及位于所述多个台面结构之间并且与所述侧表面连续的所述碳化硅层(2-5，32-35)的表面部分。
14.根据权利要求7所述的用于制造半导体器件的方法，进一步包括下述步骤：
将导电杂质注入到所述碳化硅层(2-5，32-35)中；以及
执行用于活化由此注入的所述导电杂质的热处理，其中
在执行所述热处理的步骤中，所述碳化硅层(2-5，32-35)的表面暴露于用于热处理的气氛气体。
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