CN103988310A - 制造碳化硅半导体器件的方法 - Google Patents

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Abstract

在制造碳化硅半导体器件的方法中，通过向碳化硅层供应工艺气体同时加热所述碳化硅层来执行相对于碳化硅层的热蚀刻，所述工艺气体与碳化硅进行化学反应。通过热蚀刻在碳化硅层上形成碳膜(50)。碳化硅层被热处理，使得碳从碳膜(50)扩散进碳化硅层。

Description

制造碳化硅半导体器件的方法
技术领域
本发明涉及一种制造碳化硅半导体器件的方法，更特别地，涉及一种采用热处理来制造碳化硅半导体器件的方法。
背景技术
理想地，碳化硅单晶具有其中碳原子和硅原子以完美有序方式排列的晶体结构。实际上，在碳化硅层外延生长中不可避免地形成碳空位。作为一种晶体缺陷类型的碳空位会降低采用碳化硅层的碳化硅半导体器件的性能。因此，需要减少碳空位密度的方法。
根据日本专利公布No.2008-53667(专利文献1)，为了相对于SiC晶体层中存在的缺陷形成过量填隙碳原子源，通过将诸如碳原子、硅原子、氢原子和氦原子的原子离子注入表面层中，将填隙碳原子引入位于SiC晶体层的端面中的表面层。随后，由此引入表面层中的填隙碳原子扩散进位于已经被引入填隙碳原子的层下方的材料(体层)，并且填隙碳原子耦合至体层中的原子空位。
根据Liutauras Storasta1等人，“Reduction of traps and improvementof carrier lifetime in4H-SiC epilayers by ion implantation”，Appl.Phys.Lett.，卷90,062116(2007)(非专利文献1)，公开了4H-SiC中的Z1/2中心。而且，根据Liutauras Storasta1等人，“Enhanced annealing ofthe Z1/2defect in4H-SiC epilayers”，Appl.Phys.Lett.，卷103,013705(2008)(非专利文献2)，其公开了Z1/2与碳空位有关。
引证文献列表
专利文献
PTL1：日本专利公布No.2008-53667
非专利文献
NPL1：Liutauras Storasta1等人，“Reduction of traps andimprovement of carrier lifetime in4H-SiC epilayers by ion implantation”，Appl.Phys.Lett.，卷90,062116(2007)
NPL2：Liutauras Storasta1等人，“Enhanced annealing of the Z1/2defect in4H-SiC epilayers”，Appl.Phys.Lett.，卷103,013705(2008)
发明内容
技术问题
如果在减少碳空位的方法中采用离子注入方法，则碳化硅层将被物理损伤。
已经提出本发明以解决上述问题，并且其目的是通过减少碳化硅层中碳空位密度的同时避免对碳化硅层造成损伤而提供一种制造具有更高质量的碳化硅层的碳化硅半导体器件的方法。
问题的解决手段
本发明中的制造碳化硅半导体器件的方法包括以下步骤。通过为碳化硅层供应能与碳化硅化学反应的工艺气体，同时加热碳化硅层，来热蚀刻碳化硅层。通过这种热蚀刻在碳化硅层上形成碳膜。向碳化硅层提供热处理以将碳从碳膜扩散到碳化硅层中。
根据这种制造方法，从碳膜扩散进碳化硅的碳原子耦合至碳化硅层中的碳空位。因此，可以减小碳化硅层中的碳空位密度。因此，获得具有更高质量的碳化硅层的碳化硅半导体器件。
碳化硅半导体器件可以包括双极型半导体器件。在双极型半导体器件中，电子和空穴都用作载流子。随着碳化硅层中的碳空位密度如上所述地减小，能够较小频率地发生由于碳空位而造成的电子与空穴的复合。因此，可以提高双极型半导体器件的性能。
优选地，在比热蚀刻中加热碳化硅层的温度高的温度下执行对碳化硅层的热处理。以此方式，能更充分地扩散碳。因此，可以更充分地减少碳空位密度。
优选地，工艺气体包括包含氯原子的蚀刻气体。这能实现增强的工艺气体与碳的反应性。
优选地，工艺气体包括包含氧原子的氧化气体。因此，可以增强工艺气体与通过在碳化硅层上的热蚀刻而形成在碳化硅层表面上的碳膜的反应性。
优选地，工艺气体中的氧化气体的浓度在热蚀刻过程中降低。以此方式，使碳膜的蚀刻速率变小，由此更充分地形成碳膜。因此，碳可以被更充分地从碳膜供应至碳化硅。
优选地，在热处理之后，去除剩余碳膜。因此，去除了不需要的碳膜。
可以执行热蚀刻以在碳化硅层中形成沟槽。因此，通过热蚀刻，除碳膜之外还形成沟槽。而且，栅电极可以形成在沟槽中。以此方式，可以形成沟槽栅。
发明的有益效果
如上所述，根据本发明，可获得具有更高质量碳化硅层的碳化硅半导体器件。
附图说明
图1是示意性示出本发明第一实施例中的碳化硅半导体器件的构造的截面图。
图2是示意性示出制造图1的碳化硅半导体器件的方法的第一步的截面图。
图3是示意性示出制造图1的碳化硅半导体器件的方法的第二步的截面图。
图4是示意性示出制造图1的碳化硅半导体器件的方法的第三步的截面图。
图5是示意性示出制造图1的碳化硅半导体器件的方法的第四步的截面图。
图6是示意性示出制造图1的碳化硅半导体器件的方法的第五步的截面图。
图7是示意性示出制造图1的碳化硅半导体器件的方法的第六步的截面图。
图8是示意性示出制造图1的碳化硅半导体器件的方法的第七步的截面图。
图9是示意性示出制造图1的碳化硅半导体器件的方法的第八步的截面图。
图10是示意性示出制造图1的碳化硅半导体器件的方法的第九步的截面图。
图11是示意性示出制造图1的碳化硅半导体器件的方法的第十步的截面图。
图12是示意性示出图1的碳化硅半导体器件的变型的截面图。
图13是示意性示出图1的碳化硅半导体器件中提供的碳化硅层中设置的沟槽的一个示例性侧表面的局部截面图。
图14是示意性示出本发明第二实施例中的碳化硅半导体器件的构造的截面图。
图15是示意性示出制造图14的碳化硅半导体器件的方法的第一步的截面图。
图16是示意性示出制造图14的碳化硅半导体器件的方法的第二步的截面图。
图17是示意性示出制造图14的碳化硅半导体器件的方法的第三步的截面图。
图18是示意性示出制造图14的碳化硅半导体器件的方法的第四步的截面图。
图19是示意性示出制造图14的碳化硅半导体器件的方法的第五步的截面图。
图20是示意性示出制造图14的碳化硅半导体器件的方法的第六步的截面图。
图21是示意性示出制造图14的碳化硅半导体器件的方法的第七步的截面图。
图22是示意性示出制造图14的碳化硅半导体器件的方法的第八步的截面图。
图23是示意性示出制造图14的碳化硅半导体器件的方法的第九步的截面图。
图24是示意性示出图14的碳化硅半导体器件中设置的碳化硅层的一个示例性表面的局部截面图。
具体实施方式
下文参考附图说明本发明的实施例。应当注意在下述附图中，相同或相应的部分由相同的参考标记指定并不再赘述。关于本说明的晶体学表示来说，单独的晶面由()表示，并且组晶面由{}表示。而且，负指数应当是通过在数字上放置“-”(横杠)而被晶体学表示，但是在本说明书中，通过在数字前放置负号来表示。
(第一实施例)
如图1中所示，本实施例的碳化硅半导体器件是沟槽栅型IGBT90(绝缘栅双极晶体管)，其是双极型半导体器件的一个类型。IGBT90包括：具有p型导电性的衬底31；以及外延形成在衬底31的主表面(附图中的上表面)上的碳化硅层82。衬底31由具有六方晶形的碳化硅或具有立方晶形的碳化硅制成。相应地，外延形成在衬底31上的碳化硅层82也由具有六方晶形的碳化硅或具有立方晶形的碳化硅制成。而且，IGBT90还包括栅极绝缘膜8，栅电极9，层间绝缘膜10，发射极电极42，发射极布线层43，集电极电极44以及保护电极15。
碳化硅层82包括：具有p型导电性的缓冲层36；具有n型导电性的漂移层32；具有p型导电性的体区33；具有n型导电性的发射极区34；以及具有p型导电性的接触区35。缓冲层36设置在衬底31的一个主表面上。漂移层32设置在缓冲层36上。体区33中的每一个都设置在漂移层32上。发射极区34中的每一个都设置在体区33上。接触区35中的每一个都被发射极区34围绕。
碳化硅层82具有低于碳化硅的正常外延层的碳空位密度。相应地，碳化硅层82具有低Z1/2中心密度。具体地，碳化硅层82的Z1/2中心密度是1×1012cm-3或更小。
碳化硅层82具有沟槽6。沟槽6延伸穿过发射极区34和体区33以到达漂移层32。沟槽6具有相对于衬底31的主表面倾斜的侧壁20。换言之，侧壁20中的每一个都相对于碳化硅层82的主表面(附图中的上表面)倾斜。由此倾斜的侧壁围绕突起部(具有其上形成了发射极电极42的上表面的突起形部分)。在衬底31具有六方晶形的情况下，突起部例如具有六边形平面形状。同时，在衬底31具有立方晶形的情况下，突起部例如可以具有四边形平面形状。在碳化硅层82具有六方晶形的情况下，沟槽6的侧壁包括{0-33-8}面和{01-1-4}面中至少一种。而且，在碳化硅层82具有立方晶形的情况下，侧壁20包括{100}面。
栅极绝缘膜8设置在侧表面20和沟槽6的底面上。栅极绝缘膜8在发射极区34中的每一个的上表面上延伸。设置栅电极9以填充沟槽6内部，并且栅极绝缘膜8插入其间。层间绝缘膜10覆盖栅电极9以及栅极绝缘膜8在发射极区34的上表面上的部分。在层间绝缘膜10和栅极绝缘膜8彼此层叠设置的部分中，设置开口以暴露发射极区34的一部分以及p型的接触区35。设置发射极电极42以填充开口内部以便与p型的接触区35以及发射极区34接触。发射极布线层43与发射极电极42的上表面接触并在层间绝缘膜10上延伸。
集电极电极44设置在主表面的与其上设置缓冲层36相反的主表面上。保护电极15覆盖集电极电极44。
下文说明IGBT90的使用的要点。将电压施加在发射极布线层43和保护电极15之间，使得保护电极15相对于发射极布线层43具有正电势。根据施加至栅电极9的电势开关在发射极布线层43和保护电极15之间的电传导。具体地，当栅电极9被馈送有超过阈值的负电势时，反型层形成在体区33中的每一个中的、面对栅电极9并以栅极绝缘膜8插入其间的区域(沟道区)处。因此，发射极区34和漂移区32彼此电连接。因此，电子从各个发射极区34注入到漂移层32中。相应地，空穴被从衬底31通过缓冲层36供应至漂移层32。因此，在漂移层32中发生电导率调制，因此显著降低了在发射极电极42和集电极电极44之间的电阻。换言之，IGBT90进入导通状态。同时，当栅电极9没有被馈送有上述电势时，在沟道区中没有形成反型层，由此维持漂移层32和体区33之间的反偏置状态。因此，IGBT90处于截止状态。
下文说明制造IGBT90的方法。
如图2中所示，碳化硅层80形成在衬底31上。具体地，p型缓冲层36外延形成在p型的衬底31上。在缓冲层36上，外延形成n型的漂移层32。对于用于形成碳化硅层80的方法来说，例如可以采用化学气相沉积(CVD)方法。对于CVD方法中的原料气体来说，可以采用硅烷(SiH4)和丙烷(C3H8)的混合气体。对于原料气体的载气来说，例如可以采用氢气(H2)。对于提供p型导电性的杂质来说，例如可以采用铝(Al)。对于提供n型导电性的杂质来说，例如可以采用氮(N)或磷(P)。
如图3中所示，通过到漂移层32中的离子注入，形成p型的体区33和n型的发射区34。在用于形成体区33的离子注入中，例如可以注入铝(Al)等。在用于形成发射极区34的离子注入中，例如可以注入磷(P)等。
参考图4，在发射极区34上形成具有开口的掩膜层17。掩膜层17例如由氧化硅制成。随后，通过采用掩膜层17的蚀刻，在碳化硅层80中形成垂直沟槽16。对于蚀刻方法来说，例如可以采用离子研磨或反应离子蚀刻(RIE)。对于RIE来说，特别可以采用感应耦合等离子体(ICP)RIE。对于RIE中的反应气体来说，例如可以采用SF6或SF6和O2的混合气体。
随后，在碳化硅层80(图4)上执行热蚀刻以便扩展垂直沟槽16(图4)。通过为碳化硅层80供应能与碳化硅化学反应的工艺气体来执行热蚀刻，同时加热碳化硅层80。
工艺气体优选包括包含氯原子的蚀刻气体、CF4气体、CHF3气体以及SF6气体中的至少一种。更优选地，工艺气体包括包含氯原子的蚀刻气体。一种示例性可以使用的蚀刻气体是Cl2气体。优选地，工艺气体包括包含氧原子的氧化气体。对于氧化气体来说，例如可以采用O2气体、CO气体、NO气体或N2O。优选地，采用O2气体。在O2气体和Cl2气体的混合气体用作工艺气体的情况下，优选的是当供应混合气体时，O2的流量与Cl2的流量的比率至少暂时地不小于0.1且不大于2.0。更优选地，该比率不小于0.25。
应当注意工艺气体可以包含载气。示例性可使用的载气是N2气、Ar气或He气。
而且，热蚀刻中的热处理优选在不小于700℃且不大于1200℃的温度下执行。当热处理温度被设定为不小于700℃时，可以确保蚀刻SiC的速率约为70μm/hr。温度的下限更优选为800℃或更大，进一步优选900℃或更大。温度的上限更优选为1100℃或更小，进一步优选1000℃或更小。而且，当掩膜层17在这种情况下由诸如氧化硅、氮化硅、氧化铝、氮化铝或氮化镓的材料制成时，可以使得SiC对掩膜层17的材料的蚀刻选择性非常大，由此抑制SiC蚀刻过程中对掩膜层17的消耗。
在碳化硅层80的热蚀刻表面上，形成碳膜。这是因为与硅原子相比，碳原子不太可能被从其热蚀刻表面去除。碳膜中的碳原子的一部分由于热蚀刻中的热处理造成的扩散现象而扩散进碳化硅层80。由此扩散进碳化硅层80的碳原子中的一部分耦合至碳化硅层80中的碳空位，由此造成碳空位中的一部分消失。以此方式，降低了碳空位密度。
在工艺气体中的氧化气体的浓度低或为零的情况下，碳膜的蚀刻速率将是低的。因此，更可能形成厚碳膜。相反，在氧化气体的浓度高的情况下，不太可能形成厚碳膜。因此，可以抑制碳化硅的蚀刻速率由于碳膜的覆盖而降低。在氧化气体的浓度在热蚀刻过程中被设定为降低的情况下，可以在浓度被设定为降低的时间点之前实现碳化硅的高蚀刻速率，并且在该时间点之后更可能形成碳膜。在氧化气体的浓度此后被设定为再次提高的情况下，以高速率蚀刻充分形成的碳膜。这时，碳原子活性地(actively)扩散进碳化硅层80中。
参考图5，通过上述热蚀刻，形成具有侧壁20的沟槽6。在碳化硅层80具有六方晶形的情况下，沟槽6的侧壁20中的每一个都包括{0-33-8}面和{01-1-4}面中的至少一种。另一方面，在碳化硅层80具有立方晶形的情况下，侧壁20包括{100}面。在碳化硅层80具有六方晶形的情况下，侧壁20的面取向例如是{0-33-8}面。即，在上述条件下的蚀刻中，沟槽6的侧壁20自发地形成为与{0-33-8}面对应，该{0-33-8}面是允许最慢蚀刻速率的晶面。应当注意侧壁20的面取向可以是{01-1-4}面。同时，在碳化硅层80具有立方晶形的情况下，侧壁20的面取向可以是{100}面。优选地，对于{0-33-8}面来说，采用(0-33-8)面。对于{0-11-4}面来说，采用(0-11-4)面。
而且，通过上述碳空位中的一部分消失，碳化硅层80(图4)被改变成具有比碳化硅层80低的碳空位密度的碳化硅层81。而且，由于上述热蚀刻，在沟槽6的内表面上形成碳膜50。
在垂直沟槽16的侧壁中存在损伤层的情况下，可以通过上述热蚀刻去除损伤层。为了更确实地去除损伤层，垂直沟槽16的侧壁优选被热蚀刻至0.1μm或更大的深度。
随后，去除掩膜层17。为此，例如执行湿蚀刻。
如图6中所示，通过离子注入方法，形成接触区35。
随后，使碳化硅层81经受热处理。通过这种热处理，碳原子从碳膜50扩散进碳化硅层81。由此扩散的碳原子的一部分耦合至碳化硅层81中的碳空位，以致使碳空位中的一部分消失。以此方式，降低了碳空位密度。
优选地，在比热蚀刻中加热碳化硅层的温度高的温度下执行碳化硅层81的热处理。碳化硅层81的热处理优选在1300℃或更大的温度，更优选1500℃或更大的温度下执行。而且，热处理温度优选是1800℃或更小。例如，在约1700℃的温度下执行热处理。当热处理的温度充分高时，碳化硅层81中的杂质通过这种热处理而被进一步活化。例如执行热处理约30分钟。热处理的气氛优选是惰性气体气氛，诸如Ar气氛。
而且，如图7中所示，通过上述碳空位的消失，碳化硅层81(图6)被改变成具有比碳化硅层81低的碳空位密度的碳化硅层82。
而且，如图8中所示，去除上述热处理之后剩余的碳膜50(图7)。为此，例如执行蚀刻。
如图9中所示，栅极绝缘膜8形成为从沟槽6的内部延伸至发射极区34以及p型接触区35的上表面。为此，例如热氧化碳化硅层82。
如图10中所示，在沟槽6中形成栅电极9。例如可以通过在形成导体膜之后执行回蚀或CMP(化学机械抛光)来形成栅电极9。
参考图11，层间绝缘膜10形成为覆盖栅电极9的上表面以及在接触区35上暴露的栅极绝缘膜8的上表面。随后，开口形成为暴露接触区35和发射极区34的一部分。随后，在开口中的每一个中，发射极电极42形成为与发射极区34和接触区35中的每一个接触的欧姆电极。
而且，用作欧姆电极的集电极电极44形成在衬底31的背侧表面上(与形成了缓冲层36和漂移层32的一侧相反的表面)。
再次参考图1，发射极布线层43形成为与发射极电极42的上表面接触并在层间绝缘膜10的上表面上延伸，并且保护电极15形成为覆盖集电极电极44。以此方式，获得IGBT90。
下文说明本实施例的功能和效果。
根据本实施例中的制造IGBT90的方法，碳膜50(图5)在热蚀刻过程中被形成在碳化硅层80(图4)的热蚀刻表面上。而且，通过热蚀刻中的热处理，碳原子从碳膜50扩散至碳化硅层80(图4)并且耦合至碳化硅层80(图4)中的碳空位。因此，碳化硅层80被改变为具有更低碳空位密度的碳化硅层81(图5)。因此，获得具有更高质量的碳化硅层的IGBT90(图1)。通过这种热蚀刻，可以同时形成允许在其中设置栅电极9的沟槽6。
优选地，工艺气体包括包含氯原子的蚀刻气体。这实现工艺气体与碳化硅的增强的反应性。
优选地，工艺气体包括包含氧原子的氧化气体。因此，可以提高在工艺气体与通过在碳化硅层80上热蚀刻而形成在碳化硅层80的表面上的碳膜50的反应性。
优选地，工艺气体中的氧化气体的浓度在热蚀刻过程中下降。以此方式，使用于碳膜50的蚀刻速率小，由此能更充分地形成碳膜50。因此，碳可以从碳膜50更充分地供应到碳化硅中。更优选地，在氧化气体的浓度下降之后，提高氧化气体的浓度。因此，以高速率蚀刻被形成为足够厚的碳膜50。这时，碳原子活性地扩散进碳化硅层80。因此，可以进一步降低碳化硅层80中的碳空位密度。
而且，根据本实施例，通过热蚀刻之后执行的热处理，使碳原子从碳膜50扩散进碳化硅层81(图6)并且耦合至碳化硅层81中的碳空位。因此，碳化硅层81被改变为具有更低碳空位密度的碳化硅层82(图7)。因此，获得具有更高质量的碳化硅层的IGBT90(图1)。
而且，在比热蚀刻中加热碳化硅层的温度高的温度下执行热蚀刻之后的热处理。因此，与热蚀刻过程中相比，碳原子更活性地扩散，由此可以更充分地降低碳空位密度。而且，通过热蚀刻之后的热处理，可以活化杂质。而且，因为碳膜50在用于这种活化的热处理过程中用作盖膜，因此可以抑制沟槽6的侧壁20由于热处理而变得粗糙。
而且，作为本实施例的碳化硅半导体器件的IGBT90是双极型半导体器件。在双极型半导体器件中，电子和空穴都用作载流子。通过如上所述降低在碳化硅层中的碳空位密度，较小频率地发生由于存在碳空位而进行的电子和空穴的复合。因此，可以提高双极型半导体器件的性能。具体地，通过提高IGBT90中的电子和空穴的密度，可以降低导通电阻。
而且，根据本实施例，在热处理之后去除碳膜50。因此，可以去除不需要的碳膜。例如采用氧化反应能容易地去除碳膜50。
应当注意可以采用V形沟槽6v(图12)代替具有平坦底面的沟槽6(图1)。在这种情况下，可以使在平面图中观察时的沟槽的尺寸更小。因此，可以使IGBT的尺寸更小。
在本说明书中，表述“沟槽6的侧壁20包括{0-33-8}面”旨在指示包括侧壁基本上对应于{0-33-8}面的情况以及存在构成侧壁20的多个晶面并且该晶面中的一个晶面是{0-33-8}面的情况两者的概念。现在，如下说明后一情况。即，如图13中微观地所示，侧壁20对应于例如通过交替设置平面56a和平面56b构成的化学稳定晶面。平面56a具有{0-33-8}的面取向，但是连接至平面56a的平面56b具有不同于平面56a的面取向。这里，术语“微观地”是指“考虑微小到至少尺寸约为原子间距两倍大的程度”。优选地，平面56b具有{0-11-1}的面取向。更优选地，宏观地，将具有{0-33-8}的面取向的平面56a以及具有{0-11-1}的面取向的平面56b组合构成{0-11-2}面。这里，术语“宏观地”是指“考虑足够大的尺寸以致可以忽略原子间距的程度”。更优选地，在图13中所示的侧壁20中，平面56a的长度是在平面56a上的原子间距的两倍大，并且平面56b的长度是平面56b上的原子间距的两倍大。
在本说明书中，表述“沟槽6的侧壁20包括{0-11-4}面”旨在指示包括侧壁20基本上对应于{0-11-4}面的情况以及存在构成侧壁20的多个晶面并且该晶面中的一个晶面是{0-11-4}面的情况两者的概念。而且，在侧壁20包括{0-33-8}面的情况下，侧壁20更优选包括(0-33-8)面。而且，在侧壁20包括{0-11-4}面的情况下，侧壁20更优选包括(0-11-4)面。而且，在侧壁20包括{0-11-1}面的情况下，侧壁20更优选包括(0-11-1)面。
在本说明书中，表述“沟槽6的侧壁20包括{100}面”旨在指示包括侧壁20基本上对应于{100}面的情况以及存在构成侧壁20的多个晶面并且该晶面中的一个晶面是{100}面的情况两者的概念。
而且，可以省略本实施例中的垂直沟槽16(图4)的形成。在这种情况下，沟槽6可以仅通过热蚀刻形成。
(第二实施例)
如图14中所示，本实施例的碳化硅半导体器件是平面型IGBT190，其是双极型半导体器件的一种类型。IGBT190包括：具有p型导电性的衬底131；以及外延形成在衬底131的主表面(附图中的上表面)上的碳化硅层182。衬底131由具有六方晶形的碳化硅或具有立方晶形的碳化硅制成。相应地，外延形成在衬底131上的碳化硅层182也由具有六方晶形的碳化硅或具有立方晶形的碳化硅制成。而且，IGBT190进一步包括栅极绝缘膜108，栅电极109，层间绝缘膜110，发射极电极142，发射极布线层143，集电极电极144以及保护电极115。
碳化硅层182包括：具有p型导电性的缓冲层136；具有n型导电性的漂移层132；具有p型导电性的体区133；具有n型导电性的发射极区134；以及具有p型导电性的接触区135。缓冲层136被设置在衬底131的一个主表面上。漂移层132被设置在缓冲层136上。体区133中的每一个都被设置在漂移层132上。发射极区134中的每一个都被设置在体区133上。接触区135中的每一个都由发射极区134围绕。
碳化硅层182具有比碳化硅的正常外延层低的碳空位密度。相应地，碳化硅层182具有低Z1/2中心密度。具体地，碳化硅层182的Z1/2中心密度是1×1012cm-3或更小。
碳化硅层182具有面对栅极绝缘膜108的表面120。在碳化硅层182具有六方晶形的情况下，在碳化硅层182具有六方晶形的情况下，表面120包括{0-33-8}面和{01-1-4}面中的至少一种。而且，在碳化硅层182具有立方晶形的情况下，表面120包括{100}面。
栅极绝缘膜108被设置在碳化硅层182的一部分上并包括被设置在体区133上以便连接在发射极区134和漂移层132之间的部分。栅电极109被设置在栅极绝缘膜108上。层间绝缘膜110覆盖栅电极109以提供在栅电极109和发射极布线层143之间的绝缘。在层间绝缘膜110和栅极绝缘膜108彼此层叠设置的部分中，设置开口以暴露发射极区134的一部分以及p型接触区135。设置发射极电极142以填充开口内部，以便与p型接触区135以及发射极区134接触。发射极布线层143与发射极电极142的上表面接触并在层间绝缘膜110上延伸。
集电极电极144被设置在与其上设置缓冲层136的主表面相反的主表面上。保护电极115覆盖集电极电极144。
下文说明IGBT190的使用的要点。将电压施加在发射极布线层143和保护电极115之间，使得保护电极115相对于发射极布线层143具有正电势。根据施加至栅电极109的电势开关在发射极布线层143和保护电极115之间的电传导。具体地，当栅电极109被馈送有超过阈值的负电势时，反型层形成在体区33中的每一个中的、面对栅电极109并以栅极绝缘膜108插入其间的区域(沟道区)处。因此，发射极区134和漂移区132彼此电连接。因此，电子从发射极区134中的每一个注入漂移层132中。相应地，空穴被从衬底131通过缓冲层136供应至漂移层132。因此，在漂移层132中发生电导率调制，因此显著降低了在发射极电极142和集电极电极144之间的电阻。换言之，IGBT190进入导通状态。同时，当栅电极109没有被馈送有上述电势时，沟道层中没有形成反型层，由此维持漂移层132和体区133之间的反偏置状态。因此，IGBT190处于截止状态。
下文说明制造IGBT190的方法。
如图15中所示，碳化硅层180形成在衬底131上。具体地，p型缓冲层136外延形成在p型衬底131上。在缓冲层136上，外延形成n型的漂移层132。对于用于形成碳化硅层180的方法来说，例如可以采用化学气相沉积(CVD)方法。对于CVD方法中的原料气体来说，可采用硅烷(SiH4)和丙烷(C3H8)的混合气体。对于原料气体的载气来说，例如可以采用氢气(H2)。对于提供p型导电性的杂质来说，例如可以采用铝(Al)。对于提供n型导电性的杂质来说，例如可以采用氮(N)或磷(P)。
如图16中所示，通过到漂移层132中的离子注入，形成p型的体区133，n型的发射区134以及p型的接触区135。接触区135具有比体区133高的杂质浓度。在用于形成体区133和接触区135的离子注入中，例如可以注入铝(Al)等。在用于形成发射极区134的离子注入中，例如可以注入磷(P)等。
随后，热蚀刻碳化硅层180的表面(图16中的上表面)。通过为碳化硅层180供应能与碳化硅化学反应的工艺气体来执行热蚀刻，同时加热碳化硅层180。
优选地，工艺气体包括包含氯原子的蚀刻气体。一种示例性可使用的蚀刻气体是氯气。优选地，工艺气体包括包含氧原子的氧化气体。一种示例性可使用的氧化气体是氧气。在氧气和氯气的混合气体被用作工艺气体的情况下，优选的是当供应混合气体时，氧的流量对氯的流量的比率优选不小于0.1且不大于2.0。更优选地，该比率不小于0.25。
应当注意工艺气体可以包含载气。一种示例性可使用的载气是氮(N2)气、氩(Ar)气或氦(He)气。
而且，热蚀刻中的热处理优选在不小于700℃且不大于1200℃的温度下执行。当热处理温度被设定为不小于700℃时，可以确保蚀刻SiC的速率约为70μm/hr。温度的下限更优选为800℃或更大，进一步优选为900℃或更大。温度的上限更优选为1100℃或更小，进一步优选为1000℃或更小。
在碳化硅层180的热蚀刻表面上，形成碳膜。这是因为与硅原子相比，碳原子不太可能被从其热蚀刻表面去除。碳膜中的碳原子的一部分由于热蚀刻中的热处理造成的扩散现象而扩散进碳化硅层180。由此扩散进碳化硅层180的碳原子中的一部分耦合至碳化硅层180中的碳空位，由此造成碳空位中的一部分消失。以此方式，降低了碳空位密度。
在工艺气体中的氧化气体的浓度低或为零的情况下，碳膜的蚀刻速率将是低的。因此，更可能形成厚碳膜。相反，在氧化气体的浓度高的情况下，不太可能形成厚碳膜。因此，可以抑制碳化硅的蚀刻速率由于碳膜的覆盖而降低。在氧化气体的浓度在热蚀刻过程中被设定为降低的情况下，可以在浓度被设定为降低的时间点之前实现碳化硅的高蚀刻速率，并且在该时间点之后更可能形成碳膜。在氧化气体的浓度此后被设定为再次提高的情况下，以高速率蚀刻充分形成的碳膜。这时，碳原子活性地扩散进碳化硅层180中。
参考图17，通过上述热蚀刻，形成具有表面120的碳化硅层181。在碳化硅层180具有六方晶形的情况下，表面120包括{0-33-8}面和{01-1-4}面中的至少一种。另一方面，在碳化硅层180具有立方晶形的情况下，表面120包括{100}面。在碳化硅层180具有六方晶形的情况下，表面120的面取向例如是{0-33-8}面。即，在上述条件下的蚀刻中，表面120自发地形成为与{0-33-8}面对应，该{0-33-8}面是允许最慢蚀刻速率的晶面。应当注意表面120的面取向可以是{01-1-4}面。同时，在碳化硅层180具有立方晶形的情况下，表面120的面取向可以是{100}面。优选地，对于{0-33-8}面来说，采用(0-33-8)面。对于{0-11-4}面来说，采用(0-11-4)面。
而且，通过上述碳空位中的一部分消失，碳化硅层180(图16)被改变成具有比碳化硅层180低的碳空位密度的碳化硅层181。而且，由于上述热蚀刻，碳膜150形成在表面120上。
在碳化硅层180的表面中由于机械加工等存在损伤层的情况下，可以通过上述热蚀刻去除损伤层。为了更确实地去除损伤层，热蚀刻优选被执行至0.1μm或更大的深度。
随后，使碳化硅层181经受热处理。通过这种热处理，碳原子从碳膜150扩散进碳化硅层181。由此扩散的碳原子的一部分耦合至碳化硅层181中的碳空位，以致使碳空位中的一部分消失。以此方式，降低了碳空位密度。
优选地，在比在热蚀刻中加热碳化硅层的温度高的温度下执行碳化硅层181的热处理。优选地，热处理温度不小于1500℃，例如约1700℃。当热处理温度充分高时，碳化硅层181中的杂质通过这种热处理而被活化。例如执行热处理约30分钟。热处理的气氛优选是惰性气体气氛，例如Ar气氛。
如图18中所示，通过上述碳空位的消失，碳化硅层181(图17)被改变成具有比碳化硅层181低的碳空位密度的碳化硅层182。
而且，如图19中所示，去除上述热处理之后剩余的碳膜50(图18)。为此，例如执行蚀刻。
如图20中所示，栅极绝缘膜108形成在碳化硅层182上。为此，例如热氧化碳化硅层182。
如图21中所示，栅电极109形成在栅极绝缘膜108上。例如可以通过形成导体膜并图案化导体膜来形成栅电极109。
参考图22，层间绝缘膜110形成为覆盖栅电极109的上表面以及暴露的栅极绝缘膜108的上表面。随后，开口形成为暴露接触区135和发射极区134的一部分。
如图23中所示，在开口中的每一个中，发射极电极142形成为与发射极区134和接触区135中的每一个接触的欧姆电极。
而且，用作欧姆电极的集电极电极144形成在衬底131的背侧表面上(与形成了缓冲层136和漂移层132的一侧相反的表面)。
再次参考图14，发射极布线层143形成为与发射极电极142的上表面接触并在层间绝缘膜110的上表面上延伸，并且保护电极115形成为覆盖集电极电极144。以此方式，获得IGBT190。
下文说明本实施例的功能和效果。
根据本实施例中的制造IGBT190的方法，碳膜150(图17)在热蚀刻过程中形成在碳化硅层180(图16)的热蚀刻表面上。而且，通过热蚀刻中的热处理，碳原子从碳膜150扩散至碳化硅层180(图16)并且耦合至碳化硅层180(图16)中的碳空位。因此，碳化硅层180被改变为具有更低碳空位密度的碳化硅层181(图17)。因此，获得具有更高质量的碳化硅层的IGBT190(图14)。
优选地，工艺气体包括包含氯原子的蚀刻气体。这实现工艺气体与碳化硅的增强的反应性。
优选地，工艺气体包括包含氧原子的氧化气体。因此，可以提高在工艺气体与通过在碳化硅层180上热蚀刻而形成在碳化硅层180的表面上的碳膜150的反应性。
优选地，工艺气体中的氧化气体的浓度在热蚀刻过程中下降。以此方式，使用于碳膜150的蚀刻速率小，由此能更充分地形成碳膜150。因此，碳可以从碳膜150更充分地供应到碳化硅中。更优选地，在氧化气体的浓度下降之后，提高氧化气体的浓度。因此，以高速率蚀刻形成为足够厚的碳膜150。这时，碳原子活性地扩散进碳化硅层180。因此，可以进一步降低碳化硅层180中的碳空位密度。
而且，根据本实施例，通过热蚀刻之后执行的热处理，碳原子从碳膜150扩散进碳化硅层181(图17)并且耦合至碳化硅层181中的碳空位。因此，碳化硅层181被改变为具有更低碳空位密度的碳化硅层182(图18)。因此，获得具有更高质量的碳化硅层的IGBT190(图14)。
而且，在比热蚀刻中加热碳化硅层的温度高的温度下执行热蚀刻之后的热处理。因此，碳原子更活性地扩散，由此可以更充分地降低碳空位密度。同时，通过这种热处理，可以活化杂质。而且，因为碳膜150在用于这种活化的热处理过程中用于盖膜，因此可以抑制表面120(图17)由于热处理而变得粗糙。
而且，作为本实施例的碳化硅半导体器件的IGBT190是双极型半导体器件。在双极型半导体器件中，电子和空穴都用作载流子。通过如上所述降低在碳化硅层中的碳空位密度，较小频率地发生由于存在碳空位而进行的电子和空穴的复合。因此，可以提高双极型半导体器件的性能。具体地，通过提高IGBT190中的电子和空穴的密度，可以降低导通电阻。
而且，根据本实施例，在热处理之后去除碳膜150。因此，可以去除不需要的碳膜。例如采用氧化反应能容易地去除碳膜150。
在本说明书中，表述“表面120包括{0-33-8}面”旨在指示包括表面120基本上对应于{0-33-8}面的情况以及存在构成表面120的多个晶面并且该晶面中的一个晶面是{0-33-8}面的情况两者的概念。现在，如下说明后一情况。即，如图24中微观地所示，表面120对应于例如通过交替设置平面56a和平面56b构成的化学稳定晶面。平面56a具有{0-33-8}的面取向，但是连接至平面56a的平面56b具有不同于平面56a的面取向。这里，术语“微观地”是指“考虑微小到至少尺寸约为原子间距两倍大的程度”。优选地，平面56b具有{0-11-1}的面取向。更优选地，宏观地，具有{0-33-8}的面取向的平面56a以及具有{0-11-1}的面取向的平面56b组合构成{0-11-2}面。这里，术语“宏观地”是指“考虑足够大的尺寸以致可以忽略原子间距的程度”。更优选地，在图13中所示的表面120中，平面56a的长度是在平面56a上的原子间距的两倍大，并且平面56b的长度是平面56b上的原子间距的两倍大。
在本说明书中，表述“表面120包括{0-11-4}面”旨在指示包括表面120基本上对应于{0-11-4}面的情况以及存在构成表面120的多个晶面并且该晶面中的一个晶面是{0-11-4}面的情况两者的概念。而且，在表面120包括{0-33-8}面的情况下，表面120更优选包括(0-33-8)面。而且，在表面120包括{0-11-4}面的情况下，表面120更优选包括(0-11-4)面。而且，在表面120包括{0-11-1}面的情况下，表面120更优选包括(0-11-1)面。
在本说明书中，表述“表面120包括{100}面”旨在指示包括表面120基本上对应于{100}面的情况以及多个晶面构成表面120并且该晶面中的一个晶面是{100}面的情况两者的概念。
应当注意IGBT不限于n型，并且可以是p型。还应当注意，IGBT具有衬底31(图1)或衬底131(图14)，但是衬底可以在制造工艺中去除。而且，可以去除缓冲层36或136。而且，可以不使用缓冲层36或136。
而且，双极型半导体器件不限于IGBT，并且例如可以是PIN(正本征负)二极管或GTO(门极关断闸流管)。而且，碳化硅半导体器件不限于包括了双极型半导体器件的半导体器件，并且例如可以是包括了单极型半导体器件的半导体器件。一种示例性单极型半导体器件是MIS(金属绝缘体半导体)晶体管或肖特基势垒二极管。
而且，在各个上述实施例中，晶面取向是示例性的，并且可以采用其他面取向。
本文公开的实施例在任意方面都是说明性且非限制性的。本发明的范围由权利要求项限定，而不是由上述实施例限定，并且旨在包括处于等同于权利要求项的范围和意义内的任何变型。
参考标记列表
6,6v：沟槽；8,108:栅极绝缘膜；9,109:栅电极；10,110:层间绝缘膜；15,115:保护电极；16：垂直沟槽；17：掩膜层；20：侧壁；31,131:衬底；32,132:漂移层；33,133:体区；34,134:发射区；35,135:接触区；36,136:缓冲层；42,142:发射极电极；43,143:发射极布线层；44,144:集电极电极；50,150:碳膜；56a,56b:平面；80,81,82,180,181,182:碳化硅层；120：表面。

Claims (9)

1.一种制造碳化硅半导体器件的方法，包括以下步骤：
通过为碳化硅层供应能与碳化硅化学反应的工艺气体，同时加热所述碳化硅层，来热蚀刻所述碳化硅层，通过所述热蚀刻的步骤在所述碳化硅层上形成碳膜；以及
向所述碳化硅层提供热处理，以使碳从所述碳膜扩散到所述碳化硅层中。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，所述碳化硅半导体器件包括双极型半导体器件。
3.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中，在比所述热蚀刻的步骤中加热所述碳化硅层的温度高的温度下，执行向所述碳化硅层提供热处理的步骤。
4.根据权利要求1-3中的任何一项所述的制造碳化硅半导体器件的方法，其中，所述工艺气体包括包含氯原子的蚀刻气体。
5.根据权利要求1-4中的任何一项所述的制造碳化硅半导体器件的方法，其中，所述工艺气体包括包含氧原子的氧化气体。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，其中，所述热蚀刻的步骤包括降低所述工艺气体中的所述氧化气体的浓度的步骤。
7.根据权利要求1-6中的任何一项所述的制造碳化硅半导体器件的方法，进一步包括在所述提供热处理的步骤之后，去除剩余的所述碳膜的步骤。
8.根据权利要求1-7中的任何一项所述的制造碳化硅半导体器件的方法，其中，执行所述热蚀刻的步骤以在所述碳化硅层中形成沟槽。
9.根据权利要求8所述的制造碳化硅半导体器件的方法，进一步包括在所述沟槽中形成栅电极的步骤。
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