JP2008010819A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP2008010819A
JP2008010819A JP2007017322A JP2007017322A JP2008010819A JP 2008010819 A JP2008010819 A JP 2008010819A JP 2007017322 A JP2007017322 A JP 2007017322A JP 2007017322 A JP2007017322 A JP 2007017322A JP 2008010819 A JP2008010819 A JP 2008010819A
Authority
JP
Japan
Prior art keywords
film
forming
stop nitride
nitride film
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007017322A
Other languages
English (en)
Inventor
Whee Won Cho
揮 元 趙
Seung Hee Hong
承 希 洪
Suk Joong Kim
▲スク▼ 中 金
Cheol Mo Jeong
哲 謨 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2008010819A publication Critical patent/JP2008010819A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】ビットライン間のキャパシタンスを減らしてRCディレイを減らすことができる半導体素子の製造方法を提供する。
【解決手段】半導体基板上に層間絶縁膜とエッチング停止窒化膜を順次形成し、エッチング停止窒化膜と層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、コンタクトホールにコンタクトを形成する段階と、コンタクトを含む全面に酸化膜を形成する段階と、エッチング停止窒化膜をターゲットとして酸化膜をエッチングし、コンタクト及びこれに隣接したエッチング停止窒化膜を露出するトレンチを形成する段階と、トレンチ内にビットラインを形成する段階を含む。
【選択図】なし

Description

本発明は、半導体素子の製造方法に関するものであり、特に、ビットライン(bitline)間のキャパシタンス(capacitance)を減らしてRCディレイ(delay)を減少させるための半導体素子の製造方法に関するものである。
図１は、従来技術による半導体素子の製造工程の断面図である。
図１（ａ）を参照すれば、所定構造物(不図示)が形成された半導体基板(10)上に層間絶縁膜(11)を形成し、層間絶縁膜(11)に半導体基板(10)の所定部分を露出するコンタクトホールを形成した後、コンタクトホールに導電膜を埋め込んで下部コンタクト(12)を形成する。
その後、下部コンタクト(12)を含む全面にエッチング停止窒化膜(13)と酸化膜(14)を順次形成する。
図１（ｂ）を参照すれば、エッチング停止窒化膜(13)をストッパー(stopper)として酸化膜(14)をエッチングしてトレンチ(15)を形成し、オーバーエッチング(over etch)工程でトレンチ(15)の下部のエッチング停止窒化膜(13)を除去し、下部コンタクト(12)及びこれに隣接する層間絶縁膜(11)の所定部分を露出させる。この時、エッチング停止窒化膜(13)の下部の層間絶縁膜(11)が所定の厚さでエッチングされる。
図１（ｃ）を参照すれば、トレンチ(15)を含む全表面上にバリア金属膜(不図示)を形成し、トレンチ(15)が埋め込まれるように導電膜を形成した後、酸化膜(14)が露出されるように平坦化工程を実施してビットライン(16)を形成する。
従来技術では、ビットライン(16)間にエッチング停止窒化膜(13)の全体厚さが位置するが、窒化膜は酸化膜に比べて2倍に近い誘電率を有するため、ビットラインのキャパシタンスが増加する原因となり、これによりRCディレイ(delay)が大きくなる。
本発明は、ビットライン間のキャパシタンスを減らしてRCディレイを減らすことができる半導体素子の製造方法を提供することを目的とする。
本発明による半導体素子の製造方法は、半導体基板上に層間絶縁膜とエッチング停止窒化膜を順次形成し、前記エッチング停止窒化膜と前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、前記コンタクトホールにコンタクトを形成する段階と、前記コンタクトを含む全面に酸化膜を形成する段階と、前記エッチング停止窒化膜をターゲットとして前記酸化膜をエッチングし、前記コンタクト及びこれに隣接したエッチング停止窒化膜を露出するトレンチを形成する段階と、前記トレンチ内にビットラインを形成する段階と、を有することを特徴とする。
また、前記酸化膜をフルオロが添加された酸化膜で形成することを特徴とする。
本発明は次のような効果がある。
第１に、エッチング停止窒化膜を形成した後に下部コンタクトを形成し、トレンチエッチング時にエッチング停止窒化膜の一部のみをエッチングし、ビットライン間に存在する窒化膜の膜厚を減らすことができるため、ビットラインのキャパシタンスを下げることができ、RCディレイを減らすことができる。
第２に、トレンチが形成される酸化膜に低い誘電率を有するフルオロが添加された酸化膜を利用するため、ビットライン間のキャパシタンスを下げることができ、RCディレイを減らすことができる。
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は以下で開示される実施例に限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が以下に詳述する実施例により限定されるものではない。単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
図２は、本発明の実施例による半導体素子の製造工程（製造方法）の断面図である。
図２（ａ）を参照すれば、所定構造物が形成された半導体基板(20)上に層間絶縁膜(21)とエッチング停止窒化膜(22)を順次形成し、エッチング停止膜(22)及び層間絶縁膜(21)をエッチングして半導体基板(20)の所定部分を露出するコンタクトホールを形成した後、コンタクトホールに導電膜を埋め込んで下部コンタクト(23)を形成する。
次いで、下部コンタクト(23)を含む全面に酸化膜(24)を形成する。酸化膜(24)としては、一般的な酸化膜であれば、いずれも適用可能であるが、4.2程度の誘電率を有する一般酸化膜に比べて誘電率が3.7程度と低いフルオロ(Fluorine)が添加された酸化膜(即ち、フッ化酸化膜)を用いることが望ましい。
図２（ｂ）を参照すれば、エッチング停止窒化膜(22)をストッパー(stopper)で酸化膜(24)をエッチングし、下部コンタクト(23)及びこれに隣接するエッチング停止窒化膜(22)の所定部分を露出するトレンチ(25)を形成する。この時、エッチング停止窒化膜(22)も所定の厚さ(h)、例えば、10〜200Å程度エッチングされる。
トレンチ(25)エッチング工程がエッチング停止窒化膜(22)で止まるため、トレンチ(25)は一定の深さで形成される。
図２（ｃ）を参照すれば、トレンチ(25)を含む全表面上にバリア金属膜(不図示)を形成し、トレンチ(25)が埋め込まれるように導電膜を形成した後、酸化膜(24)が露出されるように平坦化工程を実施してビットライン(26)を形成する。
ビットライン(26)間には誘電率が小さい酸化膜(24)が大部分を占め、誘電率が大きいエッチング停止窒化膜(22)が占める比重は小さい。従って、同一の厚さのビットラインを構成する場合、ビットラインのキャパシタンスを10%程度減少させることができる。
従来技術の場合、ビットライン間に300Åの厚さのエッチング停止窒化膜と1200Åの厚さの酸化膜が存在するため、ビットライン間のキャパシタンス(Cb)は、300*窒化膜の誘電率(8)+1200*酸化膜の誘電率(4.2)であり、約7740の値を有する。反面、本発明の場合、ビットライン間に厚さh(図２（ｂ）参照)Åの窒化膜と1500-hÅの厚さの酸化膜が存在するため、ビットライン間のキャパシタンス(Cb)は、h*窒化膜の誘電率(8)+(1500-h)*酸化膜の誘電率(4.2)となる。従って、hが150Åの場合、ビットライン間のキャパシタンスは6870となるため、約7.7％の減少効果があり、hが100Åの場合、ビットライン間のキャパシタンスは6680となるため、約10.3％の減少効果がある。
また、酸化膜を誘電率が低いFSG(誘電率3.7)を用いれば、ビットラインのキャパシタンスをより効果的に減らすことができる。
従来の半導体素子の製造工程の断面図である。 本実施形態に係る半導体素子の製造工程の断面図である。
符号の説明
20…半導体基板
21…層間絶縁膜
22…エッチング停止窒化膜
23…下部コンタクト
24…酸化膜
25…トレンチ
26…ビットライン

Claims (4)

  1. 半導体基板上に層間絶縁膜とエッチング停止窒化膜を順次形成し、前記エッチング停止窒化膜と前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、
    前記コンタクトホールにコンタクトを形成する段階と、
    前記コンタクトを含む全面に酸化膜を形成する段階と、
    前記エッチング停止窒化膜をターゲットとして前記酸化膜をエッチングし、前記コンタクト及びこれに隣接したエッチング停止窒化膜を露出するトレンチを形成する段階と、
    前記トレンチ内にビットラインを形成する段階と、を有することを特徴とする半導体素子の製造方法。
  2. 前記酸化膜をフルオロが添加された酸化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記トレンチエッチング時に前記エッチング停止窒化膜が所定の厚さでエッチングされることを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記窒化膜のエッチングされる厚さは、10〜200Åであることを特徴とする請求項３に記載の半導体素子の製造方法。
JP2007017322A 2006-06-28 2007-01-29 半導体素子の製造方法 Pending JP2008010819A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060058712A KR100833425B1 (ko) 2006-06-28 2006-06-28 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
JP2008010819A true JP2008010819A (ja) 2008-01-17

Family

ID=38877247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007017322A Pending JP2008010819A (ja) 2006-06-28 2007-01-29 半導体素子の製造方法

Country Status (4)

Country Link
US (1) US20080003823A1 (ja)
JP (1) JP2008010819A (ja)
KR (1) KR100833425B1 (ja)
CN (1) CN101097887A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130139610A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
US6020269A (en) * 1998-12-02 2000-02-01 Advanced Micro Devices, Inc. Ultra-thin resist and nitride/oxide hard mask for metal etch
KR20000056181A (ko) 1999-02-13 2000-09-15 윤종용 반도체 장치의 비아 및 그 제조 방법
KR100716651B1 (ko) 2004-06-07 2007-05-09 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100637965B1 (ko) 2004-12-22 2006-10-23 동부일렉트로닉스 주식회사 Ｆｓｇ 절연막을 이용한 반도체 소자의 금속 배선 형성 방법
KR100632115B1 (ko) 2004-12-29 2006-10-04 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR100632653B1 (ko) * 2005-04-22 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법

Also Published As

Publication number Publication date
CN101097887A (zh) 2008-01-02
KR100833425B1 (ko) 2008-05-29
US20080003823A1 (en) 2008-01-03
KR20080000870A (ko) 2008-01-03

Similar Documents

Publication Publication Date Title
JP2005026659A (ja) フラッシュ素子のビットライン形成方法
JP2007150257A (ja) 半導体素子のストレージノードコンタクトプラグの形成方法
JP2007142421A (ja) 半導体素子及びこの製造方法
JP2005005669A (ja) 半導体素子の製造方法
JP2008016837A (ja) 半導体素子のコンタクトプラグの製造方法
JP2009071276A (ja) 半導体素子のコンタクトプラグ形成方法
JP2008166695A (ja) 半導体素子の製造方法
JP4791768B2 (ja) 半導体素子のストレージノードコンタクトの形成方法
US20060292775A1 (en) Method of manufacturing DRAM capable of avoiding bit line leakage
JP4638139B2 (ja) 半導体素子の金属配線形成方法
JP2006054251A (ja) 半導体装置の製造方法
JP2008277722A (ja) ビット線コンタクトプラグを形成する方法及びトランジスタ構造
JP2008010819A (ja) 半導体素子の製造方法
JP2005150681A (ja) 半導体素子の金属配線形成方法
KR20070050164A (ko) 캐패시터의 제조방법
JP2007005756A (ja) 半導体素子のコンタクト孔の形成方法
KR100784074B1 (ko) 반도체 소자의 비트 라인 형성 방법
KR100673238B1 (ko) 반도체 소자의 다마신 패턴 형성 방법
JP2007521630A (ja) 集積回路におけるコンタクトサイズをサイジングすることによって多層コンタクトを製造するための方法
KR100538634B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100853477B1 (ko) 반도체 소자 제조방법
KR100390996B1 (ko) 금속 배선 형성 방법
KR100607355B1 (ko) 반도체 소자의 다마신 패턴 형성 방법
KR100875659B1 (ko) 반도체 소자의 콘택 형성방법
JP2006351731A (ja) 半導体装置の製造方法