CN102956619A - 半导体器件 - Google Patents

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加藤浩一
工藤良太郎
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Abstract

本发明的实施例涉及半导体器件。在可靠性上改进一种半导体器件。在一个半导体芯片中形成用于切换的功率MOSFET以及面积比功率MOSFET更小的、用于感测功率MOSFET中流动的电流的感测MOSFET。在芯片装配部分之上装配并且在树脂中密封半导体芯片。金属板键合到用于输出功率MOSFET中流动的电流的第一源极焊盘和第二源极焊盘。用于感测功率MOSFET的源极电压的第三源极焊盘在未与金属板重叠的位置。在形成第三焊盘的源极接线与形成第一焊盘和第二焊盘的另一源极接线之间的耦合部分在与金属板重叠的位置。

Description

半导体器件
相关申请的交叉引用
于2011年8月26日提交的第2011-184430号日本专利申请的公开内容(包括说明书、附图和摘要)通过引用而整体结合于此。
技术领域
本发明涉及一种半导体器件，并且具体地涉及一种在应用于如下半导体器件时有效的技术，在该半导体器件中，在树脂中密封形成有切换晶体管的半导体芯片。
背景技术
近年来，为了实现电源电路等的小型化和高速响应，在电源电路中使用的功率MOSFET(金属氧化物半导体场效应晶体管)已变得寻常。
具体而言，台式个人计算机、笔记本型个人计算机、服务器、游戏机等的CPU(中央处理单元)、DSP(数字信号处理器)等往往电流更大并且操作频率更高。因而，为了允许功率MOSFET(该功率MOSFET形成用于控制CPU或者DSP的电源的非绝缘型DC-DC转换器)适应大电流和高操作频率，已经促进其技术发展。
作为电源电路的示例而广泛使用的DC-DC转换器具有如下配置，在该配置中，用于高侧开关的功率MOSFET和用于低侧开关的功率MOSFET相互串联耦合。用于高侧开关的功率MOSFET具有用于控制DC-DC转换器的切换功能，而用于低侧开关的功率MOSFET具有用于同步整流的切换功能。两个功率MOSFET在同步之时交替地接通/关断以由此实现电源电压的转换。
公开号为2002-314086的日本待审专利(专利文献1)公开了具有感测端子的MOSFET，其中在芯片的表面附近提供感测焊盘，并且在感测焊盘之下紧接布置感测部分作为感测端子。为了解决由于对键合接线的压缩键合的影响而在芯片中出现裂缝的问题，这一公开文献描述如下技术，在该技术中，与感测部分相邻提供其中未设置单元的平面区域并且在其之上提供感测焊盘电极。
公开号为2008-17620的日本待审专利(专利文献2)描述了一种与半导体器件有关的技术，在该技术中，在一个封装中装配第一半导体芯片、第二半导体芯片和第三半导体芯片。第一芯片是第一功率MOSFET、第二半导体芯片是第二功率MOSFET，并且第三半导体芯片包括用于驱动第一功率MOSFET和第二功率MOSFET的驱动电路。
[相关领域文献]
[专利文献]
[专利文献1]
公开号为2002-314086的日本待审专利
[专利文献2]
公开号为2008-17620的日本待审专利
发明内容
作为进行研究的结果，本发明人已经获得以下发现：
本发明人已经研究通过在一个半导体芯片中形成切换功率MOSFET和面积比功率MOSFET更小的、用于感测功率MOSFET中流动的电流的感测MOSFET、经由传导键合材料在芯片装配部分之上装配半导体芯片并且密封它们而获得的半导体器件。半导体器件借助感测MOSFET感测功率MOSFET中流动的电流，并且根据感测MOSFET中流动的电流控制功率MOSFET。例如，当基于感测MOSFET中流动的电流确定过量电流在功率MOSFET中流动时，强制地关断功率MOSFET以保护半导体器件和使用半导体器件的电子设备。
在半导体器件中，大电流流动，从而使得使用金属板作为如下传导耦合构件，该传导耦合构件键合到半导体芯片的键合焊盘。然而，当金属板键合到半导体芯片时，如果键合位置移置并且金属板键合的位置从一个制造的半导体器件变化到另一半导体器件，则功率MOSFET中流动的电流与感测MOSFET中流动的电流之间的比率从一个半导体器件变化到另一半导体器件。因而借助感测MOSFET感测功率MOSFET中流动的电流的精确性可能下降，这降低半导体器件的可靠性。
本发明的目的是提供一种可以提高半导体器件的可靠性的技术。
本发明的上述和其它目的以及新颖特征将从本说明书和附图中的陈述中变得清楚。
下文是在本申请中公开的本发明的一个有代表性的方面概括的简述。
根据一个代表性实施例的半导体器件是如下半导体器件，在该半导体器件中，半导体芯片键合到芯片装配部分的上上表面，并且密封于树脂中。半导体芯片形成有主MOSFET和面积比主MOSFET更小的、用于感测主MOSFET中流动的电流的感测MOSFET。导体板键合到用于输出主MOSFET中流动的电流的第一源极焊盘。用于感测主MOSFET的源极电压的第二源极焊盘在未与导体板重叠的位置，并且在形成第二源极焊盘的源极接线与形成第一源极焊盘的源极接线之间的耦合部分在与导体板重叠的位置。
根据另一代表性实施例的半导体器件是如下半导体器件，在该半导体器件中，第一半导体芯片和第二半导体芯片键合到第一芯片装配部分和第二芯片装配部分的相应上表面并且密封于树脂中。第一半导体芯片形成有主MOSFET和面积比主MOSFET更小的、用于感测主MOSFET中流动的电流的感测MOSFET。导体板键合到用于输出主MOSFET中流动的电流的第一源极焊盘。第二半导体芯片形成有用于控制主MOSFET和感测MOSFET的控制电路。第二半导体芯片的焊盘用接线耦合到导体板。
根据又一代表性实施例的半导体器件是如下半导体器件，在该半导体器件中，第一半导体芯片、第二半导体芯片和第三半导体芯片键合到第一芯片装配部分、第二芯片装配部分和第三芯片装配部分的相应上表面并且密封于树脂中。第一半导体芯片形成有主MOSFET和面积比主MOSFET更小的、用于感测主MOSFET中流动的电流的感测MOSFET。用于输出第一半导体芯片的主MOSFET中流动的电流的第一源极焊盘经由导体板电耦合到第三芯片装配部分。第三半导体芯片也形成有MOSFET。第二半导体芯片形成有用于控制第一半导体芯片的主MOSFET和感测MOSFET以及第三半导体芯片的MOSFET的控制电路。第二半导体芯片的焊盘用接线耦合到第三芯片装配部分。
下文是在本申请中公开的本发明的代表性的方面可实现的效果的简述。
根据每个代表性实施例，可以提高半导体器件的可靠性。
附图说明
图1是电路图，其示出了使用本发明的实施例的半导体器件的电子设备的示例；
图2是作为本发明的实施例的半导体器件的透视平面图；
图3是作为本发明的实施例的半导体器件的透视平面图；
图4是作为本发明的实施例的半导体器件的透视平面图；
图5是作为本发明的实施例的半导体器件的横截面图；
图6是作为本发明的实施例的半导体器件的横截面图；
图7是作为本发明的实施例的半导体器件的横截面图；
图8是示出了作为本发明的实施例的半导体器件的装配示例的主要部分平面图；
图9是图8的装配示例的侧视图；
图10是示出了在作为本发明的实施例的半导体器件中使用的半导体芯片的芯片布局的平面图；
图11是示出了在作为本发明的实施例的半导体器件中使用的半导体芯片的芯片布局的平面图；
图12是示出了在作为本发明的实施例的半导体器件中使用的半导体芯片的芯片布局的平面图；
图13是示出了在作为本发明的实施例的半导体器件中使用的半导体芯片的主要部分横截面图；
图14是示出了在作为本发明的实施例的半导体器件中使用的半导体芯片的主要部分横截面图；
图15是示出了在作为本发明的实施例的半导体器件中使用的半导体芯片的主要部分横截面图；
图16是示出了在作为本发明的实施例的半导体器件中使用的半导体芯片的主要部分横截面图；
图17是示出了本发明人研究的半导体芯片的芯片布局的平面图；
图18是示出了本发明人研究的半导体芯片的芯片布局的平面图；
图19是示出了本发明人研究的半导体芯片的芯片布局的平面图；
图20是示出了金属板键合到图17至图19的半导体芯片的状态的平面图；
图21是示出了金属板键合到图17至图19的半导体芯片的状态的平面图；
图22是示出了金属板键合到图17至图19的半导体芯片的状态的平面图；
图23是通过相互叠加图20至图22而获得的平面图；
图24是示出了理想电路配置的电路图，在该理想电路配置中未产生扩展电阻；
图25是示出了当产生扩展电阻时的电路配置的电路图；
图26是示出了金属板经由粘合层键合到管芯焊盘之上装配的半导体芯片的状态的示例图(横截面图)；
图27是示出了键合到半导体芯片的金属板以及源接线和焊盘布局的位置的平面图；
图28是示出了当功率MOSFET接通时的电流路径和当功率MOSFET关断时的电流路径的电路图；
图29是示出了使用本发明的实施例的第一修改的半导体器件的电子设备的电路图；
图30是本发明的实施例的第一修改的半导体器件的透视平面图；
图31是本发明的实施例的第一修改的半导体器件的透视平面图；
图32是本发明的实施例的第一修改的半导体器件的横截面图；
图33是本发明的实施例的第一修改的半导体器件的横截面图；
图34是本发明的实施例的第一修改的半导体器件的横截面图；
图35是本发明的实施例的第一修改的半导体器件的横截面图；
图36是示出了在本发明的实施例的第一修改的半导体器件中使用的半导体芯片的芯片布局的平面图；
图37是示出了在本发明的实施例的第一修改的半导体器件中使用的半导体芯片的芯片布局的平面图；
图38是示出了在本发明的实施例的第一修改的半导体器件中使用的半导体芯片的芯片布局的平面图；
图39是示出了使用本发明的实施例的第二修改的半导体器件的电子设备的电路图；
图40是本发明的实施例的第二修改的半导体器件的透视平面图；
图41是本发明的实施例的第二修改的半导体器件的透视平面图；
图42是本发明的实施例的第二修改的半导体器件的横截面图；
图43是本发明的实施例的第二修改的半导体器件的横截面图；
图44是本发明的实施例的第二修改的半导体器件的横截面图；
图45是本发明的实施例的第二修改的半导体器件的横截面图；
图46是示出了在本发明的实施例的第二修改的半导体器件中使用的半导体芯片的芯片布局的平面图；
图47是示出了在本发明的实施例的第二修改的半导体器件中使用的半导体芯片的芯片布局的平面图；
图48是示出了在本发明的实施例的第二修改的半导体器件中使用的半导体芯片的芯片布局的平面图；
图49是示出了使用本发明的实施例的第三修改的半导体器件的电子设备的电路图；
图50是本发明的实施例的第三修改的半导体器件的透视平面图；
图51是本发明的实施例的第三修改的半导体器件的透视平面图；
图52是本发明的实施例的第三修改的半导体器件的横截面图；
图53是本发明的实施例的第三修改的半导体器件的横截面图；
图54是本发明的实施例的第三修改的半导体器件的横截面图；
图55是本发明的实施例的第三修改的半导体器件的横截面图；
图56是本发明的实施例的第三修改的半导体器件的横截面图；
图57是示出了在本发明的实施例的第三修改的半导体器件中使用的半导体芯片的芯片布局的平面图；
图58是示出了在本发明的实施例的第三修改的半导体器件中使用的半导体芯片的芯片布局的平面图；
图59是示出了在本发明的实施例的第三修改的半导体器件中使用的半导体芯片的芯片布局的平面图；
图60是示出了使用本发明的实施例的第四修改的半导体器件的电子设备的电路图；
图61是本发明的实施例的第四修改的半导体器件的透视平面图；
图62是本发明的实施例的第四修改的半导体器件的透视平面图；
图63是本发明的实施例的第四修改的半导体器件的横截面图；
图64是本发明的实施例的第四修改的半导体器件的横截面图；
图65是本发明的实施例的第四修改的半导体器件的横截面图；
图66是本发明的实施例的第四修改的半导体器件的横截面图；
图67是示出了使用本发明的实施例的第五修改的半导体器件的电子设备的电路图；
图68是本发明的实施例的第五修改的半导体器件的透视平面图；
图69是本发明的实施例的第五修改的半导体器件的横截面图；
图70是本发明的实施例的第五修改的半导体器件的横截面图；
图71是示出了使用本发明的实施例的第六修改的半导体器件的电子设备的电路图；
图72是本发明的实施例的第六修改的半导体器件的透视平面图；
图73是本发明的实施例的第六修改的半导体器件的横截面图；
图74是本发明的实施例的第六修改的半导体器件的横截面图；
图75是示出了使用本发明的实施例的第七修改的半导体器件的电子设备的电路图；
图76是本发明的实施例的第七修改的半导体器件的透视平面图；
图77是本发明的实施例的第七修改的半导体器件的横截面图；
图78是本发明的实施例的第七修改的半导体器件的横截面图；
图79是本发明的实施例的第七修改的半导体器件的横截面图；
图80是本发明的另一实施例的半导体芯片的主要部分横截面图；
图81是本发明的另一实施例的半导体芯片的主要部分横截面图；
图82是示出了本发明的另一实施例的半导体芯片的芯片布局的平面图；
图83是示出了本发明的另一实施例的半导体芯片的芯片布局的平面图；
图84是示出了本发明的另一实施例的半导体芯片的芯片布局的平面图；
图85是使用图80至图84的半导体芯片的半导体器件的透视平面图；
图86是图85的半导体器件的横截面图；
图87是图85的半导体器件的横截面图；并且
图88是示出使用本发明的另一实施例的半导体器件的电子设备的示例的电路图。
具体实施方式
在以下实施例中的每个实施例中，如果出于便利而需要，则通过划分成多个章节或者实施例来描述实施例。然而，除非另有具体明确描述，则它们绝非互不相关，并且章节或者实施例之一是其它章节或者实施例的部分或者全部章节或者实施例的细节、补充说明等。当在以下实施例中涉及元件数等(包括其数目、数值、数量、范围等)时，除非另有具体明确描述或者除非它们在原理上明显限于具体数，则它们不限于具体数。元件数等可以不少于或者不多于具体数。将理解，在以下实施例中，其组成(包括元件、步骤等)除非另有具体明确描述或者除非组成在原理上视为明显不可或缺则未必不可或缺。类似地，如果在以下实施例中涉及组成等的形状、位置关系等，形状等除非另有具体明确描述或者除非可以在原理上认为它们明显不是这样则被假设为包括与之基本上近似或者相似的形状等。这关于前述数值和范围同样适用。
下文将参照附图描述本发明的实施例。注意，贯穿用于举例说明本发明的所有附图，具有相同功能的构件由相同标号标示，并且省略其重复描述。在以下实施例中，除非具体必需则将在原则上不重复相同或者相近部分的描述。
在实施例中使用的附图中，为了图示更清楚，即使在横截面中也可以省略影线，而为了图示更清楚，即使平面图也可以有影线。
在本发明中，场效应晶体管称为MOSFET(金属氧化物半导体场效应晶体管)或者简称为MOS，但是并非旨在于从栅极绝缘膜的示例排除非氧化物膜。上文描述的MOSFET不限于栅极绝缘膜由氧化物膜形成的情况，而是被假设为包括MISFET(金属绝缘体半导体场效应晶体管)(在MISFET中，栅极绝缘膜由在广义类别中理解的绝缘膜形成)。也就是说，在本说明书中，为了方便而使用术语“MOSFET”，但是MOSFET在本说明书中也用作旨在于甚至包括MISFET的术语。
(第一实施例)
<关于电路配置>
图1是示出了如下电子设备的示例的电路图，该电子设备使用本发明的实施例的半导体器件(半导体封装)SM1。这里示出了当使用半导体器件SM1来形成非绝缘型DC-DC转换器时的电路图。注意，在图1中，在半导体芯片CPC中形成由虚线包围的部分以形成控制电路CLC，在半导体芯片CPH中形成由点划线包围的部分，并且在半导体芯片CPL中形成由双点划线包围的部分。
图1中所示的非绝缘型DC-DC转换器用于电子设备(如比如台式个人计算机、笔记本型个人计算机、服务器或者游戏机)的电源电路等。
在图1中所示的非绝缘型DC-DC转换器中使用的半导体器件SM1具有两个功率MOSFET(金属氧化物半导体场效应晶体管(下文简称为功率MOS))QH1和QL1、用于感测功率MOSFET QH1中流动的电流的感测MOSFET(下文简称为感测MOS)QS1以及控制电路CLC。如后文将具体描述的那样，在半导体芯片(控制半导体芯片)CPC中形成控制电路CLC，在半导体芯片CHP(高侧半导体芯片)CPH中形成功率MOSFET QH1和感测MOSFET QS1，并且在半导体芯片(低侧半导体芯片)CPL中形成功率MOSFET QL1。在同一个封装中密封三个半导体芯片CPC、CPH和CPL以形成半导体器件SM1。
控制电路CLC具有各自作为驱动电路的两个驱动器电路(驱动电路)DR1和DR2。驱动器电路DR1和DR2对从半导体器件SM1以外(的控制电路)向控制电路CLC等供应的用于对在功率MOSFETQH1和QL1的栅极端子的相应电势进行控制的脉宽调制(PWM)信号做出响应。在另一形式中，也可以在控制电路CLC中提供用于生成脉宽调制(PWM)信号的电路。
驱动器电路DR1的输出电耦合到功率MOSFET QH1的栅极端子，而驱动器电路DR2的输出电耦合到功率MOSFET QL1的栅极端子。驱动器电路DR1可以被视为功率MOSFET QH1的驱动器电路(驱动电路)，而驱动器电路DR2可以被视为功率MOSFET QL1的驱动器电路(驱动电路)。
功率MOSFET QH1和QL1在输入电压供应端子(半导体器件SM1的外部耦合端子)TE1与参考电势供应端子(半导体器件SM1的外部耦合端子)TE2之间相互串联耦合。也就是说，功率MOSFETQH1具有它的在输入电压供应端子TE1与输出节点(半导体器件SM1的输出端子)N1之间串联耦合的源极-漏极路径，而功率MOSFET QL1具有它的在输出节点N1与参考电势供应端子TE2之间串联耦合的源极-漏极路径。注意，向输入电压供应端子TE1供应半导体器件SM1以外的电源(输入电源)的高电势侧电势(电源电势)VIN(该电势例如为12V)。向参考电势供应端子TE2供应比向输入电压供应端子TE1供应的输入电势(电势VIN)更低的参考电势(例如接地电势(0V))。在图1中，标记D1和S1分别表示功率MOSFET QH1的漏极和源极，而标记D2和S2分别表示功率MOSFET QL1的漏极和源极。输出节点N1耦合到输出端子(半导体器件SM1的外部耦合端子或者输出节点)TE4。负载LOD经由线圈(例如扼流线圈(chalk coil))L1耦合到输出端子TE4。也就是说，输出节点N1经由线圈L1耦合到负载LOD。
功率MOSFET(场效应晶体管或者功率晶体管)QH1是用于高侧开关(高电势侧或者第一操作电压(下文简称为高侧))的场效应晶体管，并且具有用于在前述线圈L1中存储能量的切换功能。也就是说，功率MOSFET QH1是切换晶体管(切换元件)。线圈L1是用于向非绝缘型DC-DC转换器的输出(即负载LOD的输入)供应功率的元件。
如后文将描述的那样，在半导体芯片(高侧半导体芯片)CPH中形成高侧功率MOSFET QH1。功率MOSFET QH1例如由n沟道场效应晶体管形成。这里，在半导体芯片CPH的厚度方向上形成场效应晶体管的沟道。在这一情况下，与如下场效应晶体管相比(在该场效应晶体管中沿着半导体芯片CPH的主表面(与半导体芯片CPH的厚度方向正交的表面)形成沟道)，可以增加每单位面积的沟道宽度以允许减少接通电阻。因而，有可能使元件小型化，并且减少封装比例。
另一方面，功率MOSFET(场效应晶体管或者功率晶体管)QL1是用于低侧开关(低电势侧或者第二操作电压(下文简称为低侧))的场效应晶体管，并且具有用于与从半导体器件SM1以外(的控制电路)供应的信号的频率同步减少晶体管的电阻并且执行整流的功能。也就是说，功率MOSFET QL1是如下整流器(同步整流器)晶体管，该晶体管在这里是非绝缘型DC-DC转换器的整流器晶体管。
如后文将描述的那样，在半导体芯片(低侧半导体芯片)CPL中形成低侧功率MOSFET QL1。功率MOSFET QL1例如由n沟道功率MOSFET形成，并且以与前述功率MOSFET QH1中相同的方式在半导体芯片CPL的厚度方向上形成其沟道。以下是使用如下功率MOSFET的原因，在该MOSFET中，在半导体芯片CPL的厚度方向上形成沟道。低侧功率MOSFET QL1的接通时间(施加电压的时间)比高侧功率MOSFET QH1的接通时间更长，并且在低侧功率MOSFET QL1中，因接通电阻所致的损耗似乎大于切换损耗。因此，与使用其中沿着半导体芯片CPL的主表面形成沟道的场效应晶体管的情况相比，使用其中在半导体芯片CPL的厚度方向上形成沟道的场效应晶体管允许增加每单位面积的沟道宽度。也就是说，通过形成如下场效应晶体管的低侧功率MOSFET QL1可以减少接通电阻，在该场效应晶体管中，在半导体芯片CPL的厚度方向上形成沟道。因此，即使非绝缘型DC-DC转换器中流动的电流增加，仍然可以提高电压转换效率。
注意，前述高侧功率MOSFET QH1可以被视为DC-DC转换器(该DC-DC转换器是非绝缘型DC-DC转换器)的高侧MOSFET(用于高侧的MOSFET)，而前述低侧功率MOSFET QL1可以被视为DC-DC转换器(该DC-DC转换器是非绝缘型DC-DC转换器)的低侧MOSFET(用于低侧的MOSFET)。
将功率MOSFET QH1的源极和功率MOSFET QL1的漏极耦合的接线具有用于向半导体器件SM1以外供应输出电源电势的前述输出节点N1。输出节点(即耦合到输出节点N1的输出端子TE4)经由输出接线(半导体器件SM1以外的接线)电耦合到线圈L1，并且经由输出接线(半导体器件SM1以外的接线)进一步电耦合到负载LOD。负载LOD的示例包括硬盘驱动HDD、ASIC(专用集成电路)、FPGA(现场可编程门阵列)、扩展卡(PCI卡)、存储器(比如DDR存储器、DRAM(动态RAM)或者闪存)和CPU(中央处理单元)。
此外，输出电容器Cout电耦合(插入)于输出接线(耦合线圈L1和负载LOD)与用于供应参考电势GND的端子之间。
另外，在半导体器件SM1以外提供的电容器CPT电耦合(插入)于功率MOSFET QH1的源极与驱动器电路DR1之间。具体而言，在半导体器件SM1以外提供的电容器CBT插入于半导体器件SM1的端子(外部耦合端子)TE5与其端子(外部耦合端子)TE6之间。半导体器件SM1的端子TE5电耦合到在半导体器件SM1以外提供的电容器CBT的一个电极。半导体器件SM1的端子TE6电耦合到电容器CBT的另一电极。
在图1的电路图中，向半导体器件的端子(外部耦合端子)TE7供应接地电势(0V)，而向半导体器件的端子(外部耦合端子)TE8供应操作/驱动电源。
在这样的非绝缘型DC-DC转换器中，通过交替地接通/关断功率MOSFET QH1和QL1同时又提供位于其间的同步来执行电源电压的转换。也就是说，当高侧功率MOSFET QH11接通时，电流从端子TE1经过功率MOSFET QH1流向输出节点N1(即输出端子TE4)。另一方面，当高侧功率MOSFET QH1关断时，电流由于线圈L1的反电动势电压而流动。通过当电流在流动时接通低侧功率MOSFET QL1，可以减少电压降。
通过感测MOSFET QS1感测(检测)功率MOSFET QH1中流动的电流，并且根据感测MOSFET QS1中流动的电流控制功率MOSFET QH1。例如，当基于感测MOSFET QS1中流动的电流确定(感测)过量电流正在功率MOSFET QH1中流动时，强制地关断功率MOSFET QH1以允许保护半导体器件SM1和使用半导体器件SM1的电子设备。
如后文将描述的那样，感测MOSFET(场效应晶体管)QS1与高侧功率MOSFET QH1一起形成于半导体芯片CPH中。感测MOSFET QS1被形成为与功率MOSFET QH1结合配置半导体芯片CPH中的电流镜电路。例如，感测MOSFET QS1具有与功率MOSFETQH1的尺寸的1/20000对应的尺寸。可以根据必需改变其间的尺寸比率，但是这里下文将在尺寸比1/20000的假设下给出描述。
感测MOSFET QS1具有与功率MOSFET QH1的漏极和栅极共同的漏极和栅极。也就是说，感测MOSFET QS1和功率MOSFET QH1具有它们的如下漏极，这些漏极相互电耦合以提供共同漏极。共同漏极耦合到端子TE1，从而向感测MOSFET QS1的漏极并且向功率MOSFET QH1的漏极供应相同电势。感测MOSFET QS1和功率MOSFET QH1也具有它们的如下栅极，这些栅极相互电耦合以提供共同栅极。共同栅极耦合到驱动器电路DR1，从而从驱动器电路DR1向感测MOSFET QS1的栅极并且向功率MOSFET QH1的栅极输入相同栅极信号(栅极电压)。因此，驱动器电路DR1可以被视为用于向功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的栅极供应栅极信号(栅极电压)的驱动电路(第一驱动电路)。前述驱动器DR2可以被视为用于向功率MOSFET QL1的栅极供应栅极信号(栅极电压)的驱动电路(第二驱动电路)。
另一方面，感测MOSFET QS1的源极与功率MOSFET QH1的源极不是共同的。功率MOSFET QH1的源极耦合到输出节点N1，而感测MOSFET QS1的源极经由晶体管TR1耦合到端子(半导体器件SM1的外部端子或者外部耦合端子)TE3。具体而言，感测MOSFET QS1的源极耦合到在后文描述的半导体芯片CPC中形成的晶体管TR1的源极，而晶体管TR1的漏极耦合到端子TE3。也有可能在功率MOSFET QH1的源极与感测MOSFET QS1的源极之间耦合保护二极管(未示出)。
功率MOSFET QH1的源极和感测MOSFET QS1的源极耦合到放大器电路AMP 1(该放大器电路形成于后文描述的半导体芯片CPC中)的两个输入节点，并且由放大器电路AMP1的输出节点驱动晶体管TR1的栅极。感测MOSFET QS1是用于检测(感测)功率MOSFET QH1中流动的电流Idh的元件。当感测MOSFET QS1和功率MOSFET QH1的源极电压相等时，在感测MOSFET QS1中，对应于电流Idh的预定比率(在这里为1/20000)的电流由于上文提到的电流镜配置而流动。也就是说，设置在功率MOSFET QH1与感测MOSFET QS1之间的尺寸比率使得当电流Idh在功率MOSFET QH1中流动时，感测MOSFET QS1中流动的电流Ise对应于电流Idh的1/20000(即满足Ise＝Idh/20000)。为了均衡感测MOSFET QS1和功率MOSFET QH1的源极电压并且高精确性地检测功率MOSFETQH1中的电流Idh，提供放大器电路AMP1和晶体管TR1。具体而言，放大器电路AMP1根据向放大器电路AMP1输入的感测MOSFETQS1的源极电压与功率MOSFET QH1的源极电压之差来驱动晶体管TR1。控制晶体管TR1使得其间之差变成零以由此控制感测MOSFETQS1中流动的电流。因此，控制感测MOSFET QS1的源极电压和功率MOSFET QH1的源极电压相等。
端子(半导体器件SM1的端子)TE3耦合到在半导体器件SM1以外提供的电阻器RST。电阻器RST是用于电流-电压转换的外部端子。具体而言，电阻器RST的一个端子耦合到端子TE3而另一端子耦合到接地电势(0V)。通过将电阻器RST耦合到端子TE3，可以将感测MOSFET QS1中流动的电流的值转换成在端子TE3的电压的值(随着感测MOSFET QS1中流动的电流Ise增加，在端子TE3的电压的值增加，并且具体而言，在端子TE3的电压的值与感测MOSFET QS1中流动的电流Ise的值基本上成比例)。
控制电路CLC中的比较器电路CMP1比较在端子TE3的电压与比较电压(例如1.5V)。当比较器电路CMP1检测到在端子TE3的电压的值大于比较电压(例如1.5V)时，控制电路CLC中的过电流保护电路OCP操作以控制驱动器电路DR1和DR2，并且将功率MOSFET QH1和QL1中的每个功率MOSFET带入关断状态(即向功率MOSFET QH1和QL1的相应栅极输入的栅极信号关断)。
也就是说，当确定(检测)在端子TE3的电压值大于比较电压(例如1.5V)时(即当感测MOSFET QS1中流动的电流Ise过分大时)，控制电路CLC关断(关断状态或者非导通状态)功率MOSFETQH1和QL1中的每个功率MOSFET。控制电路CLC借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流Idh(作为感测MOSFET QS1中流动的电流Ise)。当确定(检测)感测MOSFET QS1中流动的电流Ise过分大时，控制电路CLC关断功率MOSFET QH1和QL1中的每个功率MOSFET。以此方式，当过分大的电流在功率MOSFET QH1中流动时，可以强制地关断功率MOSFET QH1和QL1中的每个功率MOSFET。
具体而言，设置电阻器RST的电阻值使得当对应于功率MOSFET QH1的电流Idh的可允许上限值Ilm的1/20000的电流在感测MOSFET QS1中流动(即当满足Ise＝Ilm/20000时)时，在端子TE3的电压变成前述比较电压(例如1.5V)。因而，当不少于可允许上限值Ilm的电流在功率MOSFET QH1中流动时，不少于Ilm/20000的电流在感测MOSFET QS1中流动，并且在端子TE3的电压变成前述比较电压(例如1.5V)或者更多，从而控制电路CLC强制地关断功率MOSFET QH1和QL1中的每个功率MOSFET。这可以防止不少于可允许上限值Ilm的电流在功率MOSFET中流动并且提高半导体器件SM1和使用半导体器件SM1的电子设备的可靠性。
<关于半导体器件的结构>
图2至图4是本实施例的半导体器件SM1的透视平面图。图5至图7示出了如下平面图(俯视图)，在这些平面图(俯视图)中，经过密封部件(密封树脂部分)MR从半导体器件SM1的顶侧查看半导体器件SM1。图3是半导体器件在已经去除图2中所示金属板MP1和MP2以及键合接线WA的状态中(当在无金属板MP1和MP2以及键合接线WA的情形下查看时)的透视平面图。图4是半导体器件SM1在已经去除图3中所示半导体芯片CPC、CPH和CPL的状态中(当在无半导体芯片CPC、CPH和CPL的情形下查看时)的透视平面图。注意，图8是平面图，但是为了图示更清楚，管芯焊盘DP1、DP2和DP3、引线接线LB以及引线LD有斜影线。图5基本上对应于沿着图2的线A-A的横截面图。图6基本上对应于沿着图2的线B-B的横截面图。图7基本上对应于沿着图2的线C-C的横截面图。注意，标记X表示第一方向而标记Y表示与第一方向X正交的第二方向。
在本实施例中，如上文描述的那样，在一个半导体的(经封装的)封装体中集成了由控制电路CLC形成的半导体芯片CPC、由功率MOSFET QH1(该功率MOSFET作为用于高侧开关的场效应晶体管)形成的半导体芯片CPH和由功率MOSFET QL1(该功率MOSFET作为用于低侧开关的场效应晶体管)形成的半导体芯片CPL以提供一个半导体器件SM1。通过这样做，有可能实现电子设备(例如非绝缘型DC-DC转换器)的尺寸和厚度的减少，并且此外还减少布线寄生电感。因此，有可能提供更高操作频率和更高效率。注意，在半导体芯片CPH中也嵌入用于感测功率MOSFET QH1中流动的电流的感测MOSFET QS1。
本实施例的半导体器件SM1包括管芯焊盘(接片(tab)或者芯片装配部分)DP1、DP2和DP3、在管芯焊盘DP1、DP2和DP3的相应主表面(顶表面)之上装配的半导体芯片CPC、CPH和CPL、金属板(导体板)MP1和MP2、多个键合接线(下文简称为接线)WA、多个引线LD、引线接线(接线部分)LB以及如下密封部分(密封树脂部分)MR，在该密封部分中密封前述构件。
密封部分(密封树脂部分)MR包括树脂材料(如比如热固树脂材料)并且也可以包含填充物等。可以例如使用包含填充物等的环氧树脂来形成密封部分MR。除了基于环氧的树脂之外，例如也可以使用添加有填充物等的苯酚固化剂、硅树脂橡胶或者联苯热固树脂作为密封部分MR的材料。
本实施例的半导体器件SM1形成为QFN(四边扁平无引脚封装)表面装配型半导体封装。
密封部分MR具有上表面(顶表面)MRa、背表面(下表面或者底表面)MRb(作为与上表面MRa相对的主表面)，以及与上表面MRa和背表面MRb相交的侧表面(四个侧表面)。也就是说，密封部分MR的外观的形式是由上表面MRa、背表面MRb和侧表面限定的薄板。形成密封部分MR，从而使得其上表面MRa和背表面MRb的二维形状例如为矩形。也有可能截短(或者斜切)矩形(二维矩形)的拐角或者圆化矩形(二维矩形)的拐角。当密封部分MR的上表面MRa和背表面MRb被设计成具有矩形二维形状时，密封部分的与其厚度相交的二维形状(外形)为矩形(四边形)。
在密封部分MR的侧表面及其背表面(MRb)的外围，多个引线LD沿着密封部分MR的外围暴露。这里形成引线LD而未从密封部分MR明显向外突出，从而使得半导体器件SM1具有QFN配置。在密封部分MR的背表面MRb处，暴露各自例如具有大体上矩形二维形状的三个管芯焊盘(芯片装配部分)DP1、DP2和DP3的背表面(下表面)。在它们之中，暴露的管芯焊盘DP3的面积最大，而暴露的管芯焊盘DP2的面积为第二最大。
然而，半导体器件SM1的配置不限于QFN配置，而是可以加以各种改变。半导体器件SM1也可以具有另一扁平封装配置(如比如QFP(四边扁平封装)配置或者SOP(小轮廓封装)配置)。在半导体器件SM1具有QFP配置的情况下，多个引线LD在从密封部分MR的四侧(侧表面以及背表面的外围)明显向外突出的状态中暴露。在半导体器件SM1具有SOP配置的情况下，多个引线LD在从密封部分MR的两侧(侧表面以及背表面的外围)明显向外突出的状态中暴露。
焊盘DP1、DP2和DP3在其间保持预定间隔的分离状态中彼此相邻设置。管芯焊盘DP1、DP2和DP3被设置成具有它们的从半导体器件SM1的中心(密封部分MR)移置的相应中心。在它们之中，管芯焊盘DP3的总面积(二维尺寸)最大，管芯焊盘DP2的总面积(二维尺寸)为第二最大，而管芯焊盘DP1的总面积(二维尺寸)最小。设置管芯焊盘DP1、DP2和DP3使得其相应长边沿着彼此延伸。设置管芯焊盘DP1使得其边之一沿着管芯焊盘DP2的短边延伸而管芯焊盘DP1的与其前述一边相交的另一边沿着管芯焊盘DP3的长边延伸。管芯焊盘DP1是用于装配半导体芯片CPC的芯片装配部分(驱动器芯片装配部分或者控制芯片装配部分)。管芯焊盘DP2是用于装配半导体芯片CPH的芯片装配部分(高侧芯片装配部分)。管芯焊盘DP3是用于装配半导体芯片CPL的芯片装配部分(低侧芯片装配部分)。
管芯焊盘DP1、DP2和DP3中的每个管芯焊盘具有它的在密封部分MR中密封的至少一个部分。在本实施例中，管芯焊盘DP1、DP2和DP3中的每个管芯焊盘的背表面(下表面)的部分从密封部分MR的背表面MRb暴露。以此方式，可以主要从半导体芯片CPC、CPH和CPL的背表面(下表面)向半导体器件SM1以外释放在半导体芯片CPC、CPH和CPL的操作期间生成的热。管芯焊盘DP1、DP2和DP3形成为比在其之上装配的相应半导体芯片CPC、CPH和CPL的面积更大，以便能够具有改进的热释放性质。
管芯焊盘DP1、DP2和DP3、引线LD以及引线接线LB各自由导体形成并且优选地包括金属材料(比如铜(Cu)或者铜合金)。铜(Cu)和铜(Cu)合金中的每项在其优秀可工作性、高导热率和相对低价格方面优秀。因此优选铜(Cu)或者铜合金作为管芯焊盘DP1、DP2和DP3、引线LD以及引线接线LB中的每项的主要材料。如果管芯焊盘DP1、DP2和DP3、引线LD以及引线接线LB由相同材料(相同金属材料)形成，则可以使用相同引线框来制造半导体器件SM1，从而容易制造它。由于管芯焊盘DP1、DP2和DP3、引线LD以及引线接线LB各自由导体形成，所以它们中的每项也可以被视为导体部分。
在管芯焊盘DP1、DP2和DP3、引线LD以及引线接线LB的主表面(上表面)之中，在半导体芯片CPC、CPH和CPL接触的区域中、在接线WL接触的区域中以及在金属板MP1和MP2接触的区域中，也可以形成包括银(Ag)等的镀层(未示出)。这允许半导体芯片CPC、CPH和CPL、金属板MP1和MP2以及接线WA更可靠地耦合到管芯焊盘DP1、DP2和DP3、引线LD以及引线接线LB。
管芯焊盘DP1、DP2和DP3、引线接线LB以及引线LD的在其背表面(下表面)侧上的部分具有相对更小的总厚度(比其其它部分更薄)。这允许密封部分MR的密封材料(密封树脂材料)进入管芯焊盘DP1、DP2和DP3、引线接线LB以及引线LD的在其背表面侧上的更薄部分。因而，可以提高在管芯焊盘DP1、DP2和DP3、引线接线LB以及引线LD中的每项与密封部分MR之间的粘合性，并且管芯焊盘DP1、DP2和DP3、引线接线LB以及引线LD也更少可能脱离密封部分MR。因此，有可能减少或者防止管芯焊盘DP1、DP2和DP3、引线接线LB以及引线LD的剥落以及其中的变形缺陷。
也有可能在管芯焊盘DP1、DP2和DP3、引线接线LB以及引线LD的、在密封部分MR的背表面MRb处暴露的相应下表面之上形成镀层(未示出)(比如焊料镀层)。这允许在装配衬底(对应于后文描述的布线衬底21)等之上容易装配(焊接装配)半导体器件SM1。
在第一方向X上比在第二方向Y上更长的矩形二维形状中形成管芯焊盘(高侧芯片装配部分)DP2。在前述多个引线LD中包括的多个引线LD1沿着两侧一体地耦合到管芯焊盘DP2的彼此相交的两侧(沿着密封部分MR的外围的两侧)。也就是说，一体地形成管芯焊盘DP2和多个引线LD1。多个引线LD1(在一些情况下也有管芯焊盘DP2)充当前述端子TE1，从而向引线LD1(端子TE1)供应半导体器件SM1以外的电源(输入电源)的前述高电势侧电势(电源电势)VIN。
在管芯焊盘DP2的主表面(上表面)之上装配前述功率晶体管半导体芯片(半导体芯片)CPH，而其主表面(上表面)向上并且其背表面(下表面)面向管芯焊盘DP2。也就是说，半导体芯片CPH经由传导粘合层(键合材料)SD1(通过向上键合)装配于管芯焊盘DP2之上，并且键合(固定)到管芯焊盘DP2。半导体芯片CPH的主表面和背表面彼此相反。
半导体芯片CPH形成于比半导体芯片CPC更长的矩形二维形状中，并且被设置成使得半导体芯片CPH的长边沿着管芯焊盘DP2的纵向方向延伸。半导体芯片CPH的背表面(整个背表面)形成有背侧电极(电极)BE1。背侧电极BE1经由传导粘合层SD1键合到管芯焊盘DP2以与其电耦合。半导体芯片CPH的背侧电极BE1电耦合到在半导体芯片CPH中形成的前述高侧功率MOSFET QH1的漏极，并且也电耦合到前述感测MOSFET QS1的漏极。也就是说，半导体芯片CPH的背侧电极BE1充当前述高侧功率MOSFET QH1的漏极电极和前述感测MOSFET QS1的漏极电极中的每个漏极电极。粘合层SD1包括优选为焊料的传导键合材料(粘合材料)。然而，也可以使用膏型传导粘合材料(该粘合材料已经在固化状态中)(比如银膏)。
在半导体芯片CPH的主表面(顶表面或者上表面)之上设置栅极键合焊盘(下文简称为焊盘)PDHG以及源极键合焊盘(下文简称为焊盘)PDHS1a、PDHS1b、PDHS2、PDHS3和PDHS4。在它们之中，栅极焊盘PDHG以及源极焊盘PDHS2、PDHS3和PDHS4是待耦合到接线WA的电极(焊盘电极、电极焊盘或者键合焊盘)，而源极焊盘PDHS1a和PDHS1b是待耦合到金属板MP1的电极(焊盘电极、电极焊盘或者键合焊盘)。
半导体芯片CPH的栅极焊盘PDHG电耦合到在半导体芯片CPH中形成的前述高侧功率MOSFET QH1和前述感测MOSFET QS1的相应栅极电极。也就是说，半导体芯片CPH的栅极焊盘PDHG充当前述高侧功率MOSFET QH1的栅极焊盘(键合焊盘)和前述感测MOSFET QS1的栅极焊盘(键合焊盘)中的每个栅极焊盘(键合焊盘)。在半导体芯片CPH的纵向方向上与一端(与半导体芯片CPC相对的端部)更近地设置栅极焊盘PDHG。也就是说，在半导体芯片CPH的主表面之上并且沿着它的与半导体芯片CPC相对的一侧(更具体而言，在前述侧的中间附近)设置栅极焊盘PDHG。在栅极焊盘PDHG与半导体芯片CPC相向的状态中设置半导体芯片CPH。栅极焊盘PDHG经过一个或者多个接线WA电耦合到半导体芯片CPC的主表面之上的焊盘PDC1。也就是说，接线WA的一端键合到半导体芯片CPH的栅极焊盘PDHG，而其另一端键合到半导体芯片CPC的焊盘PDC1。接线WA各自由金属(如比如金(Au))的细接线形成。具体而言，半导体芯片CPH的栅极焊盘PDHG经由接线WA电耦合到半导体芯片CPC的焊盘PDC1，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述驱动器电路DR1(见上文描述的图1)。
半导体芯片CPH的源极焊盘PDHS1a、PDHS1b、PDHS2和PDHS3各自电耦合到在半导体芯片CPH中形成的前述高侧功率MOSFET QH1的源极。另一方面，半导体芯片CPH的源极焊盘PDHS4电耦合到在半导体芯片CPH中形成的前述感测MOSFET QS1的源极。也就是说，半导体芯片CPH的源极焊盘PDHS1a、PDHS1b、PDHS2和PDHS3对应于前述高侧功率MOSFET QH1的源极焊盘(键合焊盘)，而半导体芯片CPH的源极焊盘PDHS4对应于前述感测MOSFET QS1的源极焊盘(键合焊盘)。源极焊盘PDHS1a和PDHS1b形成为比前述栅极焊盘PDHG以及源极焊盘PDHS2、PDHS3和PDHS4更大。另一方面，在半导体芯片CPH的纵向方向上与一端(与半导体芯片CPC相对的端部部分)(前述栅极焊盘PDHG与该端更近地设置)更近地设置源极焊盘PDHS2、PDHS3和PDHS4。也就是说，在半导体芯片CPH的主表面之上并且沿着它的与半导体芯片CPC相对的一侧布置源极焊盘PDHS2、PDHS3和PDHS4。因而，在半导体芯片CPH的主表面之上并且沿着它的与半导体芯片CPC相对的一侧布置栅极焊盘PDHG以及源极焊盘PDHS2、PDHS3和PDHS4。源极焊盘PDHS1a、PDHS1b、PDHS2和PDHS3由半导体芯片CPH的最上层保护膜(与后文描述的保护膜12对应的绝缘膜)相互隔离。然而，如后文将描述的那样，源极焊盘PDHS1a、PDHS1b、PDHS2和PDHS3在保护膜(半导体芯片CPH的最上层保护膜)之下的层中一体地形成并且相互电耦合。
半导体芯片CPH的源极焊盘PDHS1a和PDHS1b(即前述高侧功率MOSFET QH1的源极)经由金属板(高侧金属板)MP1电耦合到管芯焊盘DP3。也就是说，金属板MP1经由传导粘合层(键合材料)SD2键合到半导体芯片CPH的源极焊盘PDHS1a和PDHS1b，并且还经由传导粘合层(键合材料)SD3键合到管芯焊盘DP3的上表面。粘合层SD2和SD3各自包括优选为焊料的传导键合材料(粘合材料)。然而，也可以使用膏型传导粘合材料(该粘合材料已经处于固化状态)(比如银膏)。通过使用金属板MP1，与其中半导体芯片CPH的源极焊盘PDHS1a和PDHS1b经由接线耦合到管芯焊盘DP3的情况相比，可以减少高侧功率MOSFET QH1的接通电阻。因此，有可能减少封装电阻并且减少导通损耗。
半导体芯片CPH的源极焊盘PDHS1a和PDHS1b是用于输出功率MOSFET QH1中流动的电流的焊盘(键合焊盘)。功率MOSFETQH1中流动的电流从焊盘PDHS1a和PDHS1b向半导体芯片CPH以外输出，流过金属板MP1和管芯焊盘DP3，并且从引线LD2(对应于前述端子TE4)之一向半导体器件SM1以外输出(向上文描述的图1的线圈L1输出)。
金属板MP1是包括导体的导体板。优选地，金属板MP1由具有高导电率和高导热率的金属(金属材料)(比如铜(Cu)、铜(Cu)合金、铝(Al)或者铝(Al)合金)形成。更优选地，金属板MP1由在其优秀可工作性、高导热率和相对低价格方面的铜(Cu)或者铜(Cu)合金形成。通过这样使用由价格比金更低的金属材料形成的金属板MP1而不是由金(Au)形成的接线，可以减少半导体器件SM1的成本。金属板MP1在第一方向X和第二方向Y上的尺度(宽度)各自大于每个接线WA的直径。
为了将金属板MP1键合(耦合)到半导体芯片CPH的源极焊盘PDHS1a和PDHS1b以及键合(耦合)到管芯焊盘DP3，也有可能通过压缩键合等将金属板MP1直接键合(耦合)到它们而未使用传导粘合层(键合材料)SD2和SD3。在此情况下，金属板MP1优选地由铝(Al)或者铝(Al)合金形成。然而，在使用焊料(即将焊料用于粘合层SD2和SD3)将金属板MP1键合(耦合)到半导体芯片CPH的源极焊盘PDHS1a和PDHS1b以及键合(耦合)到管芯焊盘DP3的情况下，金属板MP1的移置更可能出现。因此，如后文将描述的那样，增强应用本实施例的效果。在将焊料用于粘合层SD2和SD3的情况下，金属板MP1优选地由铜(Cu)或者铜(Cu)合金形成。
金属板MP1如下文所示一体地具有第一部分MP1a、第二部分MP1b和第三部分MP1c。
第一部分(芯片接触部分或者高侧芯片接触部分)MP1a经由待电耦合到源极焊盘PDHS1a和PDHS1b的传导粘合层SD2键合到源极焊盘PDHS1a和PDHS1b并且例如具有矩形形状。如图5的横截面图中所示，第一部分MP1a被形成为平坦以便沿着半导体芯片CPH的主表面延伸。
第二部分(装配部分接触部分或者芯片装配部分接触部分)MP1b经由待电耦合到管芯焊盘(DP3)(电耦合到其主表面)的传导粘合层SD3键合到管芯焊盘(DP3)(键合到其主表面)。如图5的横截面中所示，第二部分MP1b被形成为平坦以便沿着管芯焊盘DP3的主表面延伸。
第三部分(中间部分)MP1c接合(耦合)第一部分MP1a和第二部分MP1b。提供第三部分MP1c和第二部分MP1b沿着第二方向Y从第一部分MP1a的长边延伸以便将第一部分MP1a耦合到管芯焊盘DP3。如图5的横截面中所示，在半导体芯片CPH与管芯焊盘DP3之间，以从半导体芯片CPH的主表面进一步离开这样的方式在比第一部分MP1a和第二部分MP1b的高度更高的高度处提供第三部分MP1c。注意，这里提到的高度意味着从用作参考的管芯焊盘DP1、DP2和DP3的每个背表面到在密封部分MR的厚度方向(与半导体芯片CPH的主表面垂直相交的方向)上从该背表面离开的位置的距离。
半导体芯片CPH和半导体芯片CPL中的每个半导体芯片具有如下矩形二维形状，该形状具有一对长边和与该对长边相交的一对短边。半导体芯片CPH和半导体芯片CPL具有它们的彼此相对的相应长边。金属板MP1被设置成与半导体芯片CPH的、与半导体芯片CPL相对的长边相交。
金属板MP1被设置成覆盖半导体芯片CPH的主表面的如下部分，该部分充当热生成源。半导体芯片CPH夹入于金属板MP1与管芯焊盘DP2之间。因而，在半导体芯片CPH中生成的热可以不仅经过管芯焊盘DP2从半导体芯片CPH的背表面辐射，而且还经过金属板MP1从半导体芯片CPH的主表面辐射。因而，有可能提高在半导体芯片CPH中生成的热的热辐射性质。
半导体芯片CPH的源极焊盘PDHS2经过一个或者多个接线WA电耦合到在多个引线LD中包括的引线之一LD5而不耦合到管芯焊盘DP1、DP2和DP3。也就是说，接线WA的一端键合到半导体芯片CPH的源极焊盘PDHS2，而其另一端键合到引线LD5。经由一个或者多个接线WA来与半导体芯片CPH的焊盘PDHS2耦合的引线LD5充当前述端子TE5。具体而言，半导体芯片CPH的源极焊盘PDHS2经由接线WA电耦合到引线LD5，并且经过半导体器件SM1装配于其上的装配衬底(对应于后文描述的布线衬底21)的布线等进一步电耦合到半导体器件SM1以外的前述电容器CBT(见上文描述的图1)。
半导体芯片CPH的源极焊盘PDHS3经过一个或者多个接线WA电耦合到半导体芯片CPC的主表面之上的焊盘PDC2。也就是说，接线WA的一端键合到半导体芯片CPH的源极焊盘PDHS3，而其另一端键合到半导体芯片CPC的焊盘PDC2。具体而言，半导体芯片CPH的源极焊盘PDHS3经由一个或者多个接线WA电耦合到半导体芯片CPC的焊盘PDC2，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述放大器电路AMP1和前述驱动器电路DR1(见上文描述的图1)。半导体芯片CPH的源极焊盘PDHS3是用于检测功率MOSFET QH1的源极电压的焊盘(键合焊盘)。
半导体芯片CPH的源极焊盘PDHS4经过一个或者多个接线WA电耦合到半导体芯片CPC的主表面之上的焊盘PDC3。也就是说，接线WA的一端键合到半导体芯片CPH的源极焊盘PDHS4，而其另一端键合到半导体芯片CPC的焊盘PDC3。具体而言，半导体芯片CPH的源极焊盘PDHS4经由接线WA电耦合到半导体芯片CPC的焊盘PD3，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述放大器电路AMP1和前述晶体管TR1(见上文描述的图1)。
这里，焊盘PDC2和PDC3通过半导体芯片CPC的内部布线耦合到放大器电路AMP1。放大器电路AMP1根据焊盘PDC2的输入电压与焊盘PDC3的输入电压之差驱动晶体管TR1以控制感测MOSFET QS1中流动的电流使得焊盘PDC2的输入电压与焊盘PDC3的输入电压相同(相等)。因此，由放大器电路AMP1和晶体管TR1形成的电路可以被视为用于控制感测MOSFET QS1中流动的电流的电路(第一电路)，从而焊盘PDC2的电压(输入电压)与焊盘PDC3的电压(输入电压)相同。该电路耦合到半导体芯片CPC中的焊盘PDC2和PDC3。由于焊盘PDHS3通过接线WA之一耦合到焊盘PDC2而焊盘PDHS4通过另一接线WA耦合到焊盘PDC3，所以半导体芯片CPH的焊盘PDHS3的输出电压对应于焊盘PDC2的输入电压，而半导体芯片CPH的焊盘PDHS4的输出电压对应于焊盘PDC3的输入电压。
在第一方向X上比在第二方向Y上更长的矩形二维形状中形成管芯焊盘(低侧芯片装配部分)DP3。在前述多个引线LD中包括的多个引线LD2一体地耦合到管芯焊盘DP3。也就是说，一体地形成管芯焊盘DP3和多个引线LD2。多个引线LD2(在一些情况下也有管芯焊盘DP3)充当前述端子(输出端子)TE4。
在管芯焊盘DP3的主表面(上表面)之上装配前述功率晶体管半导体芯片CPL，而其主表面(顶表面或者上表面)向上并且其背表面(下表面)面向管芯焊盘DP3。也就是说，半导体芯片CPL经由传导粘合层SD1(通过向上键合)装配于管芯焊盘DP3之上，并且键合(固定)到管芯焊盘DP3。半导体芯片CPL的主表面和背表面彼此相对。
半导体芯片CPL形成于矩形二维形状中，并且被设置成使得半导体芯片CPL的长边沿着管芯焊盘DP3的纵向方向延伸。半导体芯片CPL的平面面积大于前述半导体芯片CPH和CPC中的每个半导体芯片的平面面积。由于低侧功率MOSFET QL1的接通时间比高侧功率MOSFET QH1的接通时间更长，所以需要减少功率MOSFETQL1的接通电阻以低于功率MOSFET QH1的接通电阻。因而，半导体芯片CPL被形成为具有比半导体芯片CPH的外部尺寸(面积)更大的外部尺寸(面积)。半导体芯片CPL的背表面(整个背表面)形成有背侧电极(电极)BE2。背侧电极BE2经由传导粘合层SD1键合到管芯焊盘DP3以与其电耦合。半导体芯片CPL的背侧电极BE2电耦合到在半导体芯片CPL中形成的前述低侧功率MOSFETQL1的漏极。也就是说，半导体芯片CPL的背侧电极BE2对应于前述低侧功率MOSFET QL1的漏极电极。
在半导体芯片CPL的主表面(顶表面或者上表面)之上设置栅极键合焊盘(下文简称为焊盘)PDLG以及源极键合焊盘(下文简称为焊盘)PDLS1、PDLS2、PDLS3和PDLS4。在它们之中，栅极焊盘PDLG和源极焊盘PDLS4是待耦合到接线WA的电极(焊盘电极或者电极焊盘)，而源极焊盘PDLS1、PDLS2和PDLS3是待耦合到金属板MP2的电极(焊盘电极或者电极焊盘)。
半导体芯片CPL的栅极焊盘PDLG电耦合到在半导体芯片CPL中形成的前述低侧功率MOSFET QL1的栅极电极。也就是说，半导体芯片CPL的栅极焊盘PDLG对应于前述低侧功率MOSFETQL1的栅极焊盘(键合焊盘)。在半导体芯片CPL的纵向方向上与一端更近的拐角部分附近设置栅极焊盘PDLG。在前述栅极焊盘PDLG面向前述半导体芯片CPC的状态中设置半导体芯片CPL。栅极焊盘PDLG经过一个或者多个接线WA电耦合到前述半导体芯片CPC的主表面之上的焊盘PDC4。也就是说，接线WA的一端键合到半导体芯片CPL的栅极焊盘PDLG，而其另一端键合到半导体芯片CPC的焊盘PDC4。具体而言，半导体芯片CPL的栅极焊盘PDLG经由接线WA电耦合到半导体芯片CPC的焊盘PDC4，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述驱动器电路DR2(见上文描述的图1)。
半导体芯片CPL的源极焊盘PDLS1、PDLS2、PDLS3和PDLS4各自电耦合到在半导体芯片CPL中形成的前述低侧功率MOSFETQL1的源极。也就是说，半导体芯片CPL的源极焊盘PDLS1、PDLS2、PDLS3和PDLS4对应于前述低侧功率MOSFET QL1的源极焊盘(键合焊盘)。源极焊盘PDLS1、PDLS2和PDLS3比前述栅极焊盘PDLG和源极焊盘PDLS4更大地形成为例如沿着半导体芯片CPL的纵向方向(第一方向x)延伸的矩形形状。另一方面，在半导体芯片CPL的纵向方向上与一端更近的拐角部分附近(前述栅极焊盘PDLG设置于该拐角部分附近)设置源极焊盘PDLS4。源极焊盘PDLS1、PDLS2、PDLS3和PDLS4由半导体芯片CPL的最上层保护膜(与后文描述的保护膜12对应的绝缘膜)相互隔离。然而，源极焊盘PDLS1、PDLS2、PDLS3和PDLS4在保护膜(半导体芯片CPL的最上层保护膜)之下的层中一体地形成并且相互电耦合。
源极焊盘PDLS1、PDLS2和PDLS3(即前述低侧功率MOSFETQL1的源极)经由金属板(低侧金属板)MP2电耦合到引线接线LB。因而，与其中源极焊盘PDLS1、PDLS2和PDLS3经由接线电耦合到引线接线LB的情况相比，可以减少低侧功率MOSFET QL1的接通电阻。因此，有可能减少封装电阻和传导损耗。
金属板MP2是包括导体的导体板。优选地，金属板MP1由与前述金属板MP1的材料相同的材料形成，并且优选地由具有高导电率和高导热率的金属(金属材料)(比如铜(Cu)、铜(Cu)合金、铝(Al)或者铝(Al)合金)形成。与前述金属板MP1相似，金属板MP2也更优选地由在其优秀可工作性、高导热率和相对低价格方面的铜(Cu)或者铜(Cu)合金形成。通过这样使用由价格比金更低的金属材料形成的金属板MP2而不是由金(Au)形成的接线，可以减少半导体器件SM1的成本。金属板MP2在第一方向X和第二方向Y上的尺度(宽度)各自大于每个接线WA的直径。此外，金属板MP2的平面面积大于金属板MP1的平面面积。
注意，为了将金属板MP2键合(耦合)到半导体芯片CPL的源极焊盘PDLS1、PDLS2和PDLS3以及键合(耦合)到引线接线LB，也有可能通过压缩键合等将金属板MP2直接键合(耦合)到它们，而不使用传导粘合层(键合材料)SD2和SD3。在这一情形下，金属板MP2优选地由铝(Al)或铝(Al)合金形成。另一方面，在使用焊料(即将焊料用于粘合层SD2和SD3)将金属板MP2键合(耦合)到半导体芯片CPL的源极焊盘PDLS1、PDLS2和PDLS3以及键合(耦合)到引线接线LB的情况下，金属板MP2优选地由铜(Cu)或者铜(Cu)合金形成。
金属板MP2如下文所示一体地具有第一部分MP2a、第二部分MP2b和第三部分MP2c。
第一部分(芯片接触部分或者低侧芯片接触部分)MP2a经由待电耦合到源极焊盘PDLS1、PDLS2和PDLS3中的每个源极焊盘的传导粘合层SD2键合到源极焊盘PDLS1、PDLS2和PDLS3中的每个源极焊盘，并且例如具有矩形形状。如图5和图6的横截面中所示，第一部分MP2a被形成为平坦以便沿着半导体芯片CPL的主表面延伸。
第二部分(引线接触部分)MP2b经由待电耦合到引线接线LB的传导粘合层SD3键合到引线接线LB。第二部分MP2b与引线接线LB的部分二维重叠。如图5和图6的横截面中所示，第二部分MP2b被形成为平坦以便沿着引线接线LB的主表面延伸。
第三部分(中间部分)MP2c接合(耦合)第一部分MP2a和第二部分MP2b。
可以提供一对第三部分MP2c和第二部分MP2b或者多对第三部分MP2c和第二部分MP2b。在图2的情况下，提供一对第三部分MP2c和第二部分MP2b以沿着第一方向X从第一部分MP2a的短边延伸以便将第一部分MP2a耦合到引线接线LB，并且提供三对第三部分MP2c和第二部分MP2b以沿着第二方向Y从第一部分MP2a的长边延伸以便将第一部分MP2a耦合到引线接线LB。如图5和图6的横截面中所示，在半导体芯片CPL与引线接线LB之间，以从半导体芯片CPL的主表面进一步离开这样的方式在比第一部分MP2a和第二部分MP2b的高度更高的高度提供第三部分MP2c。
金属板MP2被设置成覆盖半导体芯片CPL的主表面的如下部分，该部分充当热生成源。半导体芯片CPL夹入于金属板MP2与管芯焊盘PD3之间。因而，在半导体芯片CPL中生成的热不仅经过管芯焊盘DP3从半导体芯片CPL的背表面辐射，还经过金属板MP2从半导体芯片CPL的主表面辐射。因而，有可能提高在半导体芯片CPL中生成的热的热辐射性质。
半导体芯片CPL的源极焊盘PDLS4经过一个或者多个接线WA电耦合到半导体芯片CPC的主表面之上的焊盘PDC5。也就是说，接线WA的一端键合到半导体芯片CPL的源极焊盘PDLS4，而其另一端键合到半导体芯片CPC的焊盘PDC5。具体而言，半导体芯片CPL的源极焊盘PDLS4经由接线WA电耦合到半导体芯片CPC的焊盘PDC5，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述驱动器电路DR2(见上文描述的图1)。
在管芯焊盘DP3的拐角部分之一附近并且在与管芯焊盘DP3隔开并且相邻的状态中设置引线接线LB。引线接线LB的二维形状是在沿着管芯焊盘DP3的彼此相交的短边和长边(而管芯焊盘DP3的拐角部分之一设置于其间)延伸的二维L形图案中。这可以缩短主要电路的电流路径，并且因此减少电感。
在前述多个引线LD中包括的多个引线LD3一体地耦合到引线接线LB。也就是说，一体地形成引线接线LB和多个引线LD3。多个引线LD3充当前述端子TE2，从而使得向引线LD3(端子TE2)供应前述参考电势GND。因此，引线接线LB和一体地耦合到引线接线LB的多个引线LD3可以被视为用于供应接地电势的接地端子。
通过这样将多个引线LD3共同耦合到引线接线LB，可以将体积增加为高于分开提供多个引线LD3的情况。因而，可以减少布线电阻，并且可以加强参考电势GND。在这样的配置中，给予对以下事实的考虑：低侧功率MOSFET QL1的源极侧接通电阻的增加极大影响切换损耗增加。也就是说，通过提供如上文描述的配置，有可能减少功率MOSFET QL1的源极侧接通电阻，并且因此减少功率MOSFET QL1的导通损耗。另外，由于可以加强参考电势GND，所以可以提高操作稳定性。
在大体上矩形二维形状中形成前述管芯焊盘(控制芯片装配部分)DP1。在前述多个引线LD中包括的多个引线LD4一体地耦合到管芯焊盘DP1。也就是说，一体地形成管芯焊盘DP1和多个引线LD4。在管芯焊盘DP1的主表面(上表面)之上，装配由前述控制电路CLC形成的半导体芯片CPC，而其主表面(顶表面或者上表面)向上并且其背表面(下表面)面向管芯焊盘DP1。半导体芯片CPC经由粘合层SD4(通过向上键合)装配于管芯焊盘DP1之上，并且键合(固定)到管芯焊盘DP1。粘合层SD4可以传导或者绝缘。此外，在矩形二维形状中形成半导体芯片CPC。在半导体芯片CPC的主表面之上形成的焊盘之中，在半导体芯片CPC的主表面之上设置由接线WA耦合到半导体芯片CPH(功率MOSFET QH1和感测MOSFET QS1)的焊盘PDC1、PDC2和PDC3以便更接近它的与半导体芯片CPH相邻的一侧。另一方面，在半导体芯片CPC的主表面之上设置用接线WA耦合到半导体芯片CPL(功率MOSFET QL1)的焊盘PDC4和PDC5以便更接近它的与半导体芯片CPL相邻的一侧。这可以进一步缩短接线WA的长度，并且因此进一步减少布线路径中出现的寄生电感。
在半导体芯片CPC的主表面之上设置的多个焊盘PD不仅包括前述焊盘DPC1至PDC5，而且还包括用于向相应驱动器电路DR1和DR2输入信号或者从相应驱动器电路DR1和DR2输出信号的焊盘、用于供应参考电势GND的焊盘等。这些焊盘(PD)经过多个接线WA电耦合到在多个引线LD中包括的引线LD5，而不耦合到管芯焊盘DP1、DP2和DP3。在半导体芯片CPC的主表面之上设置的多个焊盘PD也可以包括经过接线WA电耦合到前述引线LD4的焊盘。在多个引线LD之中，未耦合到管芯焊盘DP1、DP2和DP3的引线LD5包括充当前述端子TE3的引线，并且该引线也经过接线WA电耦合到半导体芯片CPC的焊盘(焊盘PD中的电耦合到前述晶体管TR的漏极的焊盘)。
<关于半导体器件SM1的装配的示例>
图8是示出了半导体器件SM1的装配的示例的主要部分平面图。图9是通过从由箭头20所示方向查看图8而获得的侧视图。
布线衬底(装配衬底)21例如包括印刷布线衬底，并且具有在其主表面之上装配的半导体器件SM1、封装PF和PG，以及芯片部件CA、CB和CC。注意，在图8中，穿过半导体器件SM1示出了接线22a至22d以清晰可见。图8是平面图，但是为了图示更清楚，布线衬底21的接线22a、22b、22c、22d和22e有影线。
封装PF形成有用于控制半导体器件SM1的半导体芯片CPC的控制电路(控制电路CLC)。封装PG形成有前述负载LOD。芯片部件CA形成有前述线圈L1。芯片部件CB形成有输入电容器。芯片部件CC形成有前述输出电容器Cout。
经过布线衬底21的接线22a向半导体器件SM1的引线LD1和管芯焊盘DP2供应输入电源的电势(电源电势)VIN。经过布线衬底21的接线22b向半导体器件SM1的引线LD3供应接地电势GND。
封装PF的引线(端子)23经过布线衬底21的接线22c电耦合到半导体器件SM1的引线LD5。作为输出端子(各自对应于前述输出节点N1)的引线LD2和半导体器件SM1的管芯焊盘DP3各自经过布线衬底21的接线22d电耦合到芯片部件CA(线圈L1)的一端。芯片部件CA(线圈L1)的另一端电耦合到布线衬底21的接线22e。
封装PG(负载LOD)的输入引线(端子)电耦合到接线22e。用于封装PG(负载LOD)的参考电势的引线(端子)电耦合到前述接线22b。在接线22b与22e之间，电耦合前述芯片部件CC(输出电容器Cout)。
在布线衬底21之上焊料装配半导体器件SM1。也就是说，在半导体器件SM1的背表面(下表面)暴露的引线LD以及管芯焊盘DP2和DP3经由待电耦合到布线衬底21的接线22a至22d的焊料键合到接线22a至22d。
<关于半导体芯片CPH的配置>
接着，将给出对形成有前述功率MOSFET QH1和感测MOSFET QS1的半导体芯片CPH的配置的描述。
图10至图12是示出了半导体芯片CPH的芯片布局的平面图。图13至图16是半导体芯片CPH的主要部分横截面图。在它们之中，图10对应于半导体芯片CPH的俯视图。图10是平面图，但是为了更容易理解，键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3和PDHS4)有影线。在图11中，影线示出了半导体芯片CPH中的主MOSFET区域RG1和感测MOSFET区域RG2，而虚线示出了键合焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3和PDHS4的位置。在图12中，影线区域和粗线示出了半导体芯片CPH中的金属接线(栅极接线10G以及源极接线10S1、10S2和10S3)的布局，而虚线示出了键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3和PDHS4)的位置。注意，图10和图11中的虚线所示键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3和PDHS4)的位置对应于图10中的影线所示区域。在图13中，标记RG1表示的部分(范围)对应于主MOSFET区域RG1的主要部分横截面图。图14基本上对应于沿着图10的线D-D的横截面图。在图14中，标记RG2表示的部分(范围)对应于感测MOSFET区域RG2的主要部分横截面图。图15基本上对应于沿着图10的线E-E的横截面图。图16基本上对应于沿着图10的线F-F的横截面图。注意，下文将参照图10至图16给出对半导体芯片CPH的配置的描述，但是除了在半导体芯片CPL中未提供感测MOSFET区域RG2以及源极接线10S2和10S3之外，相同描述基本上也可以适用于半导体芯片CPL的配置。
在形成半导体芯片CPH的半导体衬底(下文简称为衬底)1的主表面之上形成前述功率MOSFET QH1。如图13至图16中所示，衬底1具有包括n+型单晶硅的衬底主体(半导体衬底或者半导体晶片)1a(例如已经向该衬底主体中引入砷(As)等)和例如包括n-型单晶硅并且在衬底主体1a的主表面之上形成的外延层(半导体层)1b。因而，衬底1是所谓的外延晶片。在外延层1b的主表面中，形成例如包括氧化硅等的场绝缘膜(隔离区域)2。场绝缘膜2由绝缘体(比如氧化硅膜)形成，并且可以作为用于界定(限定)有源区域的隔离区域来工作。
在主MOSFET区域RG1中，在场绝缘膜2和位于其下面的层中的p型阱PWL包围的有源区域中，形成多个单位(unit)晶体管单元，这些单位晶体管单元形成功率MOSFET QH1。功率MOSFETQH1由在主MOSFET区域RG1中提供的并且相互并联耦合的多个单位晶体管单元形成。在感测MOSFET区域RG2中，在场绝缘膜2和位于其下面的层中的p型阱PWL包围的有源区域中，形成多个单位晶体管单元，这些单位晶体管单元形成感测MOSFET QS1。感测MOSFET QS1由在感测MOSFET区域RG2中提供的并且相互并联耦合的多个单位晶体管单元形成。在主MOSFET区域RG1中形成的个别单位晶体管单元和在感测MOSFET区域RG2中形成的个别单位晶体管单元具有基本上相同结构(配置)。然而，主MOSFET区域RG1在面积上不同于感测MOSFET区域RG2，并且主MOSFET区域RG1的面积大于感测MOSFET区域RG2的面积。换言之，感测MOSFET区域RG2的面积小于主MOSFET区域RG1的面积。因而，功率MOSFET QH1中的耦合单位晶体管单元的数目不同于感测MOSFET QS1中的耦合单位晶体管单元的数目。形成感测MOSFETQS1并且相互并联耦合的单位晶体管单元的数目小于形成功率MOSFET QH1并且相互并联耦合的单位晶体管单元的数目。因而，只要感测MOSFET QS1中的源极电势与功率MOSFET QH1中的源极电势相同，比功率MOSFET QH1中流动的电流更小的电流就在感测MOSFET QS1中流动。主MOSFET区域RG1和感测MOSFET区域RG2的每个单位晶体管单元例如由具有沟槽栅极结构的n沟道MOSFET形成。
前述衬底主体1a和外延层1b具有每个单位晶体管单元的漏极区域的功能。在衬底1(半导体芯片CPH)的背表面(整个背表面)之上，形成用于漏极的背侧电极(背侧漏极电极或者漏极电极)BE1。通过从衬底1的背表面按照升序相继堆叠例如钛(Ti)层、镍(Ni)层和金(Au)层来形成背侧电极BE1。在前述半导体器件SM1中，半导体芯片CPH的背侧电极BE1经由待电耦合到前述管芯焊盘DP2的前述粘合层SD1键合到管芯焊盘DP2。
在主MOSFET区域RG1和感测MOSFET区域RG2中，在外延层1b中形成的p型半导体区域3具有每个前述单位晶体管单元的沟道形成区域的功能。此外，在p型半导体区域3之上形成的n+型半导体区域4具有每个前述单位晶体管单元的源极区域的功能。因而，半导体区域4是用于源极的半导体区域。
在主MOSFET区域RG1和感测MOSFET区域RG2中，在衬底1中形成沟槽5以在其厚度方向上从衬底1的主表面延伸。形成沟槽5以经过n+型半导体区域4和p型半导体区域3从n+型半导体区域4的上表面延伸并且在外延层1b中在位于其下面的层中终止。在沟槽5的底表面和侧表面之上，形成各自包括氧化硅等的栅极绝缘膜6。在沟槽5中，经由前述栅极绝缘膜6嵌入栅极电极7。栅极电极7各自包括已经向其中例如引入n型杂质(例如磷)的多晶硅膜。每个栅极电极7具有每个前述单位晶体管单元的栅极电极的功能。
此外，在场绝缘膜2的部分之上，形成在与栅极电极7的层相同的层中的、各自包括传导膜的用于栅极提取的布线部分7a。栅极电极7和用于栅极提取的布线部分7a被一体地形成并且相互电耦合。用于栅极提取的每个布线部分7a经过在绝缘膜8中形成的接触孔(开口或者通孔)9a电耦合到栅极接线10G，该绝缘膜8覆盖用于栅极提取的布线部分7a。
栅极接线10G经过用于栅极提取的布线部分7a电耦合到在主MOSFET区域RG1中形成的多个栅极电极7，并且也经过用于栅极提取的布线部分7a电耦合到在感测MOSFET区域RG2中形成的多个栅极电极7。因而，栅极接线10G电耦合到主MOSFET区域RG1中的栅极电极7(即用于前述功率MOSFET QH1的栅极电极7)并且电耦合到感测MOSFET区域RG2中的栅极电极7(即用于前述感测MOSFET QS1的栅极电极7)。图12示出了栅极接线10G沿着半导体芯片CPH的主表面的外围延伸的情况。栅极接线10G是如下接线(用于栅极的接线)，该接线将栅极焊盘PDHG电耦合到主MOSFET区域RG1中形成的用于功率MOSFET QH1的栅极电极7并且电耦合到感测MOSFET区域RG2中形成的用于感测MOSFETQS1的栅极电极7，并且该接线形成于与源极接线10S1、10S2和10S3的层相同的层中。也就是说，在相同层中形成栅极接线10G以及源极接线10S1、10S2和10S3。
另一方面，源极接线10S1经过在主MOSFET区域RG1中的绝缘膜8中形成的接触孔(开口或者通孔)9b电耦合到主MOSFET区域RG1中形成的n+型源极半导体区域4。源极接线10S1也电耦合到在p型半导体区域3的上部分中的并且在主MOSFET区域RG1中的n+型半导体区域4的彼此相邻的部分之间形成的p+型半导体区域11。经过p+型半导体区域11，源极接线10S1电耦合到主MOSFET区域RG1中的用于沟道形成的p型半导体区域3。源极接线10S1形成于在平面图中与主MOSFET区域RG1基本上重叠(匹配)的区域中。注意，当使用措辞“在平面图中”时，它意味着在与半导体芯片CPH的主表面平行的平面中查看某物。措辞“在平面图中”也可以表达为“当在两个维度中查看时”。
源极接线10S2经过在感测MOSFET区域RG2中的绝缘膜8中形成的接触孔(开口或者通孔)9b电耦合到感测MOSFET区域RG2中形成的n+型源极半导体区域4。源极接线10S2电耦合到感测MOSFET区域RG2中的p型半导体区域3的上部分中以及n+型源极半导体区域4的彼此相邻的部分之间形成的p+型半导体区域11。经过p+型半导体区域11，源极接线10S2电耦合到感测MOSFET区域RG2中的用于沟道形成的p型半导体区域3。源极接线10S2形成于在平面图中与感测MOSFET区域RG2基本上重叠(匹配)的区域中。
源极接线10S3在场绝缘膜(隔离区域)2之上延伸，并且单位晶体管单元未形成于源极接线10S3之下。因而，没有接触孔9b形成于在两个维度中(在平面图中)与源极接线10S3重叠的位置(即在源极接线10S3之下)。源极接线10S3未经过源极接线10S3之下的接触孔9b耦合到n+型源极半导体区域4。也就是说，在平面图中，提供主MOSFET区域RG1以便避开源极接线10S3(即以免与源极接线10S3重叠)。然而，由于源极接线10S3的一端耦合到源极接线10S1并且一体地形成源极接线10S3和10S1，所以源极接线10S3电耦合到源极接线10S1。因此，接下来源极接线10S3经过源极接线10S1和在两个维度中(在平面图中)在与源极接线10S1重叠的位置的接触孔9b电耦合到存储器MOSFET区域RG1中形成的n+型源极半导体区域4。
通过在形成有接触孔9a和9b的绝缘膜8之上形成导体膜10以便填充接触孔9a和9b并且图案化导体膜10来形成栅极接线10G以及源极接线10S1、10S2和10S3。也就是说，栅极接线10G以及源极接线10S1、10S2和10S3各自由图案化的导体膜10形成。也有可能将图案化的导体膜10视为接线。导体膜10包括金属膜并且优选地包括铝膜或者铝合金膜。因而，栅极接线10G以及源极接线10S1、10S2和10S3各自在相同层中由导体膜10形成，但是相互隔离。注意，栅极接线10G未耦合到源极接线10S1、10S2和10S3，并且源极接线10S2未耦合到栅极接线10G以及源极接线10S1和10S3，而源极接线10S3具有它的耦合到源极接线10S1的一端(源极接线10S3的一端)。
导体膜10(包括栅极接线10G以及源极接线10S1、10S2和10S3)由包括聚酰亚胺树脂等的保护膜(绝缘膜)12覆盖。也就是说，在绝缘膜8之上，形成保护膜12以便覆盖导体膜10(包括栅极接线10G以及源极接线10S1、10S2和10S3)。保护膜12是半导体芯片CPH的最上层膜(绝缘膜)。在保护膜12中，形成多个开口13，并且从每个开口13暴露导体膜10的部分。从开口13暴露的导体膜10充当焊盘电极(键合焊盘)。前述焊盘PDHG、PDHS1、PDHS2、PDHS3和PDHS4各自由从开口13暴露的导体膜10形成。
也就是说，从开口13暴露的栅极接线10G形成前述功率MOSFET QH1和感测MOSFET QS1的栅极焊盘(焊盘电极)PDHG。从开口13暴露的源极接线10S1也形成前述功率MOSFET QH1的源极焊盘(焊盘电极)PDHS1a、PDHS1b和PDHS2。也就是说，源极焊盘PDHS1a和PDHS1b各自由主MOSFET区域RG1中形成的源极接线10S1形成。从开口13暴露的源极接线10S2也形成前述感测MOSFET QS1的源极焊盘(焊盘电极)PDHS4。也就是说，源极焊盘PDHS4由源极接线10S2形成。从开口13暴露的源极接线10S3也形成前述功率MOSFET QH1的源极焊盘(焊盘电极)PDHS3。也就是说，源极焊盘PDHS3由源极接线10S3形成。
如上文描述的那样，前述功率MOSFET QH1的源极焊盘PDHS1a、PDHS1b和PDHS2由最上层保护膜12分离，但是经过源极接线10S1相互电耦合。前述功率MOSFET QH1的源极焊盘PDHS3也通过最上层保护膜12从前述功率MOSFET QH1的源极焊盘PDHS1a、PDHS1b和PDHS2分离，但是经过源极接线10S3和10S1电耦合到焊盘PDHS1a、PDHS1b和PDHS2。另一方面，源极接线10S2从源极接线10S1和10S3分离，从而感测MOSFET QS1的源极焊盘PDHS4从功率MOSFET QH1的源极焊盘PDHS1a、PDHS1b、PDHS2和PDHS3去电耦合，而不与其短路。
在焊盘PDHS1a、PDHS1b、PDHS2、PDHS3、PDHS4和PDHG中的每个焊盘的表面之上(即在导体膜10的在开口13的底部部分暴露的每个部分之上)，也可以通过镀敷方法等形成金属层14。金属层14例如包括按照升序相继形成的铜(Cu)膜、镍(Ni)膜和金(Au)膜的层叠膜、按照升序相继形成的钛(Ti)膜、镍(Ni)膜和金(Au)膜的层叠膜等。通过形成金属层14，有可能抑制或者防止导体膜10的铝表面被氧化。
在半导体器件SM1中，如从上文描述的图2至图7也可见，金属板MP1键合到在半导体芯片CPH的多个焊盘电极中包括的焊盘PDHS1a和PDHS1b。接线WA耦合到其它焊盘电极(这些焊盘电极这里是PDHS2、PDHS3、PDHS4和PDHG)。
在具有这样的配置的半导体芯片CPH中，前述功率MOSFETQH1和感测MOSFET QS1的单位晶体管单元的操作电流在漏极外延层1b与n+型源极半导体区域4之间并且沿着栅极电极7的侧表面(即沟槽5的侧表面)在衬底1的厚度方向上流动。也就是说，沿着半导体芯片CPH的厚度方向形成沟道。
因此，在半导体芯片CPH中，形成各自具有沟槽-栅极结构的竖直MOSFET，并且前述功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET由沟槽-栅极MISFET形成。这里，竖直MOSFET对应于如下MOSFET，在该MOSFET中，在源极与漏极之间的电流在半导体衬底(衬底1)的厚度方向(与半导体衬底的主表面大体上垂直的方向)上流动。
至此，已经给出对如前述功率MOSFET QH1和感测MOSFETQS1那样形成n沟道沟槽-栅极MISFET的情况的描述。在另一形式中，也有可能反转n型和p型传导性类型并且形成p沟道沟槽-栅极MISFET作为功率MOSFET QH1和感测MOSFET QS1。然而，在其中形成p沟道沟槽-栅极MISFET作为功率MOSFET QH1和感测MOSFET QS1的情况下，优选不应用图1的电路，而是应用如下电路配置，在该电路配置中，在后文描述的图88的电路图中，功率MOSFET QH1和感测MOSFET QS1的相应漏极侧耦合到输出节点N1(即如下电路配置，在该电路配置中，在图88的电路图中，反转功率MOSFET QH1和感测MOSFET QS1的相应源极侧和漏极侧)。
半导体芯片CPL的结构(横截面结构)与半导体芯片CPH的结构(横截面结构)基本上相同。在半导体芯片CPL中，在与前述衬底相同的衬底中形成各自具有沟槽-栅极结构的竖直MOSFET。半导体芯片CPL中形成的每个单位晶体管单元的配置与半导体芯片CPH中的每个单位晶体管单元的配置基本上相同。
然而，在半导体芯片CPL中，未形成感测MOSFET QS1，但是在基本上整个半导体芯片CPL中形成多个单位晶体管单元，这些单位晶体管单元形成功率MOSFET QL1。多个单位晶体管单元相互并联耦合以形成功率MOSFET QL1。在半导体芯片CPL中，未形成感测MOSFET QS1，从而未形成前述源极接线1OS2和前述源极接线10S3。在半导体芯片CPL的情况下，从半导体芯片CPL的前述最上层保护膜12的开口13暴露的栅极接线10G形成前述功率MOSFETQL1的栅极焊盘(焊盘电极)PDLG，并且从开口13暴露的源极接线10S1形成前述焊盘PDLS1、PDLS2、PDLS3和PDLS4。
<关于待解决的问题>
在半导体芯片CPH中，不仅形成功率MOSFET QH1，而且形成用于感测功率MOSFET QH1中流动的电流的感测MOSFET QS1。通过经由传导键合材料(粘合层SD1)将半导体芯片CPH键合到作为芯片装配部分的传导管芯焊盘DP2的上表面、将金属板MP1键合到半导体芯片CPH、将接线WA与其耦合、并且在树脂中密封它们，来形成半导体器件SM1。
然而，本发明人已经发现，当金属板MP1的移置出现于这样的半导体器件中时，借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性可能下降。下文将参照图17至图23描述这一点。
图17至图23是本发明人发现的问题的示例图。在它们之中，图17至图19是各自示出了本发明人研究的半导体芯片CPH101的芯片布局的平面图。图20至图22是各自示出了金属板MP1键合(耦合)到半导体芯片CPH101(耦合到其焊盘PDHS1a和PDHS1b)的状态的平面图，并且图23是通过相互叠加图20至图22而获得的平面图。注意，图17对应于上文描述的图10，图18对应于上文描述的图11，而图19对应于上文描述的图12。
图17至图23的半导体芯片CPH101与前述半导体芯片CPH不同在于未在其中提供源极接线10S3。在图17至图23的半导体芯片CPH101中，没有前述源极接线10S3的等效物。在前述半导体芯片CPH中通过也向形成前述源极接线10S3的区域中并且向在前述源极接线10S3和10S1之间的间隙区域中延伸(形成)源极接线10S1而获得的配置对应于图17至图23的半导体芯片CPH101。在前述半导体芯片CPH中，前述焊盘PDHS3由从前述开口13暴露的源极接线10S3形成。对照而言，在图17至图23的半导体芯片CPH101中，焊盘PDHS3(焊盘PDHS103与其对应)由从前述开口13暴露的源极接线10S1形成。在半导体芯片CPH101中，与前述焊盘PDHS3对应的焊盘由标记PDHS103表示并且被称为焊盘PDHS103。
在使用半导体芯片CPH101来制造前述半导体器件SM1的等效物的情况下，以与在使用前述半导体芯片CPH的情况下相同的方式，将金属板MP1键合到半导体芯片CPH101的焊盘PDHS1a和PDHS1b。这时，金属板MP1键合的位置的移置可能出现。如果基于图21的金属板MP1的位置在图20、图21和图22之间进行比较，则图20中的金属板MP1已经向附图的左侧移位，而图22中的金属板MP1已经向附图的右侧移位。图23是通过相互叠加图20至图22而获得的平面图。在图23中，图20中的金属板MP1的位置由虚线示出，图21中的金属板MP1的位置由点划线示出，而图22中的金属板MP1的位置由双点划线示出。
当金属板MP1的这样的移位出现并且金属板MP1键合的位置从一个制造的半导体器件到另一制造的半导体器件变化时，借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性可能下降，下文将描述这一点。
如图20至图22中示意地所示，在半导体芯片CPH101中，在焊盘PDHS103与金属板MP1之间，源接线10S1提供电耦合，从而在焊盘PDHS103与金属板MP1之间，产生(插入)由源极接线10S1形成的电阻分量(扩展电阻)RV1。图20至图22使用示出了电阻的电路符号来示意地示出了电阻分量RV1。如图20至图23中所示，当金属板MP1键合的位置波动(变化)时，电阻分量RV1也波动(变化)。图24是示出了如下理想电路配置的电路图，在该电路配置中未产生如下扩展电阻(电阻分量RV1)，该扩展电阻是提取的上文描述和示意地示出的图1的电路的部分(在图24和图25中省略上文描述的图1的晶体管TR1的图示)。图25是示出了当产生扩展电阻(电阻分量RV1)时的电路配置的电路图，该电路图示意地示出了在图24的电路中产生电阻分量RV1的情况。图26示出了金属板MP1经由粘合层SD2键合到半导体芯片CPH101(该半导体芯片经由粘合层SD1装配于(或者键合到)管芯焊盘DP2的上表面之上)的状态，该电路图示意地示出了竖直晶体管TR2和前述电阻分量RV1，该竖直晶体管TR2形成半导体芯片CPH101中形成的功率MOSFET QH1。功率MOSFET QH1由相互并联耦合的多个竖直晶体管TR2形成。注意，金属板MP1经由粘合层SD2键合到半导体芯片CPH101的焊盘PDHS1a和PDHS1b，但是在图26中，为了图示更简单而省略焊盘PDHS1a和PDHS1b的图示。如果未产生电阻分量RV1，则获得如图24中所示电路。另一方面，如果如图20至图22和图26中所示产生电阻分量RV1，则获得如图25中所示电路。
放大器电路AMP1控制焊盘PDHS4的电压(输出电压)和焊盘PDHS103的电压(输出电压)以使得它们相同。在图25的电路图中，位置P1基本上对应于金属板MP1，并且假设在位置P1的电压(电势)为V1(电压V1)。如果电阻分量RV1为小，则由于电阻分量RV1所致的电压降数量为小，从而焊盘PDHS103的输出电压与在位置P1的电压V1基本上相同。然而，当电阻分量RV1增加时，由于电阻分量RV1所致的电压降数量增加，从而焊盘PDHS103的输出电压变得大于在位置P1的电压V1。也就是说，在焊盘PDHS103的输出电压与在位置P1的电压V1之差根据电阻分量RV1的量值而变化。前述差值往往随着电阻分量RV1更大而更大。
因而，如果假设在向功率MOSFET QH1和感测MOSFET QS1的共同漏极输入的前述电势VIN与在位置P1的电压V1之间的电势差相同，则随着电阻分量RV1增加，在电势VIN与焊盘PDHS103的输出电压之间的电势差减少。由于放大器AMP1控制焊盘PDHS4的电压和焊盘PDHS103的电压以使得它们相同，因此随着电阻分量RV1增加，在电势VIN与焊盘PDHS的输出电压之间的电势差减少。在电势VIN与焊盘PDHS4的输出电压之间的电势差减少造成感测MOSFET QS1中流动的电流减少。因此，如果假设在向功率MOSFETQH1和感测MOSFET QS1的共同漏极输入的前述电势VIN与在电势P1的电压V1之间的电势差相同，则随着电阻分量RV1增加，感测MOSFET QS1中流动的电流不合需要地减少。原先，在功率MOSFETQH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比应当由在各自形成于半导体芯片CPH101中的主MOSFET区域RG1与感测MOSFET RG2之间的面积比限定。然而，由于电阻分量RV1，所以电流比变化，下文将进一步描述这一点。
在图17至图19中所示前述半导体芯片CPH和半导体芯片CPH101中的每个半导体芯片中，存在主MOSFET区域RG1(该区域作为形成功率MOSFET QH1的MOSFET的形成区域)和感测MOSFET区域RG2(该区域作为形成感测MOSFET QS1的MOSFET的形成区域)。主MOSFET区域RG1和感测MOSFET区域RG2在面积上极大不同(主MOSFET区域RG1的面积大于感测MOSFET区域RG2的面积)。设置在半导体芯片CPH和CPH101中的每个半导体芯片中的主MOSFET区域RG1与感测MOSFET区域RG2之间的面积比以便实现在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的预定比值。
如上文描述的那样，随着电阻分量RV1增加，感测MOSFETQS1中流动的电流减少。因而，当电阻分量RV1变化(波动)时，在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之比变化(波动)。例如，假设当金属板MP1在上文描述的图21的位置时，功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之比为20000∶1。在上文描述的图20的情况下，电阻分量RV1变得大于在上文描述的图21的情况，以减少感测MOSFETQS1中流动的电流。因而，功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之比变得将达到大于20000∶1(例如22000∶1)。另一方面，在上文描述的图22的情况下，电阻分量RV1变得小于在上文描述的图21的情况，以增加感测MOSFET QS1中流动的电流。因而，功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之比变得将达到小于20000∶1(例如18000∶1)。
因而，即使当设计半导体芯片CPH101以使得感测MOSFETQS1中流动的电流原先为功率MOSFET QH1中流动的电流的1/20000时，由于金属板MP1的移置(前述电阻分量RV1的变化)，因此感测MOSFET QS1中流动的电流从功率MOSFET QH1中流动的电流的1/20000偏移。因而，即使将借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流，其精确性仍然下降，并且功率MOSFET QH1中实际流动的电流被感测为比实际流动的电流更低或者更高的电流。
因此，当将借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流是否已经超过给定限制值时，如果金属板MP1的移置尚未出现，则可以借助感测MOSFET QS1执行精确感测。然而，如果金属板MP1的移置已经出现，则不能借助感测MOSFET QS1恰当执行感测，并且可能错过功率MOSFET QH1中流动的电流已经超过给定限制值的瞬间。例如，在感测MOSFET QS1中流动的电流(该电流在金属板MP1的移置尚未出现时是功率MOSFET QH1中流动的电流的1/20000)由于金属板MP1的移置而变成功率MOSFET QH1中流动的电流的1/22000的情况下，当功率MOSFET QH1中流动的电流不再具有限制值并且超过限制值的1.1倍时，感测MOSFET QS1感测超过限制值的值。为了防止这一点，防止金属板MP1的移置是有效的，但是难以完全防止金属板MP1的移置。
因而，在本实施例中，采用其中在半导体芯片CPH中提供前述源极接线10S3的布局以提供如下结构，在该结构中，即使当金属板MP1的移置出现时，功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流纸币也不太可能变化。
注意，在金属板MP1的移置很可能出现时，参照上文描述的图17至图26描述的由于金属板MP1的移置而产生的待解决问题特别明显地出现。当用于键合金属板MP1的键合材料(即前述粘合层SD2)是焊料时，金属板MP1的移置特别可能出现。因此，本实施例在用于将金属板MP1键合到半导体芯片CPH的键合材料(即前述粘合层SD2)为焊料时特别有效。然而，即使当使用除了焊料之外的传导键合材料(例如，膏型传导键合材料(比如银膏))作为用于将金属板MP1键合到半导体芯片CPH的键合材料(即前述粘合层SD2)时，当将金属板MP1压缩键合到半导体芯片CPH而未使用键合材料时或者在相似情况下，金属板MP1的移置可能出现。因此，如果本实施例应用于此，则它是有效的。
<关于半导体芯片CPH的主表面中的布局>
下文将参照上文描述的图10至图12给出对包括源极接线10S3的半导体芯片CPH的主表面中的布局的主要特征的具体描述。
半导体芯片CPH不仅形成有功率MOSFET QH1，而且形成有用于感测功率MOSFET QH1中流动的电流的感测MOSFET QS1。在本实施例中，还如从图10和图11可见，在半导体芯片CPH的主表面之上，在相同二维位置(竖直重叠位置)布置感测MOSFET QS1的源极焊盘PDHS4和感测MOSFET区域RG2(形成感测MOSFETQS1的MOSFET形成于该区域)。这可以减少源极接线10S2的面积，并且因此在减少半导体芯片CPH的面积时有利。这里，焊盘PDHS4是电耦合到感测MOSFET QS1的源极的焊盘电极(键合焊盘)，并且感测MOSFET区域RG2是如下区域，形成感测MOSFETQS1的MOSFET(即用于感测MOSFET QS1的相互并联耦合的多个单位晶体管单元)形成于该区域。
在本实施例中，在半导体芯片CPH的主表面中，源极接线10S1在主MOSFET区域RG1之上被提供并且经过接触孔9b(在与主MOSFET区域RG1和源极接线10S1二维重叠的位置形成这些接触孔)电耦合到用于主MOSFET区域RG1中的功率MOSFET QH1的MOSFET的源极(每个源极对应于前述n+型半导体区域4)。通过从前述开口13暴露源极接线10S1的部分，形成前述焊盘PDHS1a、PDHS1b和PDHS2。这里，焊盘PDHS1a、PDHS1b、PDHS2和PDHS3是电耦合到功率MOSFET QH1的源极的焊盘电极(键合焊盘)，并且主MOSFET区域RG1是如下区域，形成功率MOSFET QH1的MOSFET(即用于功率MOSFET QH1的相互并联耦合的多个单位晶体管单元)形成于该区域。
在本实施例中，在半导体芯片CPH的主表面中，从源极接线10S1分开地提供源极接线10S3。通过从前述开口13暴露源极接线10S3的部分，形成前述焊盘PDHS3。源极接线10S3具有它的如下一端(源极接线10S3的与耦合部分15对应的一端)，该一端耦合到源极接线10S1，并且源极接线10S3从在源极接线10S3与10S1之间的耦合部分15向形成焊盘PDHS3的区域延伸。源极接线10S3除了在耦合部分15之外从源极接线10S1间隔开。也就是说，除了在耦合部分15之外，在源极接线10S3与10S1之间插入未形成源极接线10S1和10S3的区域(狭缝(slit)16)。换言之，源极接线10S1和源极接线10S3被一体地形成，但是由在源极接线10S1与源极接线10S3(仅在耦合部分15耦合)之间的狭缝16分开。由于源极接线10S3在耦合部分15耦合到源极接线10S1，所以源极接线10S3和10S1相互电耦合。因此，焊盘PDHS3经过源极接线10S3电耦合到源极接线10S1。
源极接线10S3被形成为未在主MOSFET区域RG1中、但是在场绝缘膜2之上延伸，并且在源极接线10S3之下未形成前述单位晶体管单元。也就是说，在除了主MOSFET区域RG1和感测MOSFET区域RG2之外的区域(在平面图中未与主MOSFET区域RG1和感测MOSFET区域RG2重叠、具体在场绝缘膜2之上的区域)中形成源极接线10S3。因此，在源极接线10S3之下未形成前述接触孔9b，并且源极接线10S3未经过源极接线10S3之下的接触孔9b耦合到用于主MOSFET区域RG1中的功率MOSFET QH1的MOSFET的源极(每个源极对应于前述n+型半导体区域4)。焊盘PDHS3经由在场绝缘膜2之上延伸的源极接线10S3在耦合部分15耦合(电耦合)到源极接线10S1，并且遍及整个主MOSFET区域RG1形成源极接线10S1。因而，焊盘PDHS3经过源极接线10S3、耦合到源极接线10S3的源极接线10S1和在源极接线10S1之下的接触孔9b电耦合到用于主MOSFET区域RG1中的功率MOSFET QH1的MOSFET的源极(每个源极对应于前述n+型半导体区域4)。
在本实施例中，在平面图中，源极接线10S3的一部分与金属板MP1重叠，并且在源极接线10S3与10S1之间的耦合部分15位于与金属板MP1重叠的位置。也就是说，金属板MP1键合(粘合键合)到半导体芯片CPH的焊盘PDHS1a和PDHS1b，并且在源极接线10S3与10S1之间的耦合部分15位于金属板MP1之下。从另一观点来看，在平面图中，狭缝16的部分与金属板MP1重叠，并且狭缝16的端部(与耦合部分15相邻)在与金属板MP1重叠的位置。如果在源极接线10S3与10S1之间的耦合部分15位于半导体芯片CPH的主表面的中心附近，则可以容易实现这一点。在源极接线10S3与10S1之间的耦合部分15出于固定(未变化)从金属板MP1到焊盘PDHS3的电阻的目的而位于在平面图中与金属板MP1重叠的位置，将参照图27描述这一点。图27是本实施例的示例图并且对应于上文描述的图23。图27示出了键合到半导体芯片CPH的金属板MP1并且对应于上文描述的图23。图27示出了键合到半导体芯片CPH的金属板MP1的位置、源极接线10S1和10S3的布局以及焊盘PDHS1a、PDHS1b、PDHS2、PDHS3、PDHS4和PDHG的布局。
在使用半导体芯片CPH来制造前述半导体器件SM1的等效物的情况下，金属板MP1键合到半导体芯片CPH的焊盘PDHS1a和PDHS1b。这时，如上述图20至图22中所示键合金属板MP1的位置的移置可能出现。在图27中，上文描述的图21中的金属板MP1的位置由虚线示出，金属板MP1在金属板MP1已经如上文描述的图20中那样向附图的左侧移位时的位置由点划线示出，而金属板MP1在金属板MP1已经如上文描述的图22中那样向附图的右侧移位时的位置由双点划线示出。即使当金属板MP1的这类移置出现并且键合金属板MP1的位置从一个制造的半导体器件到另一制造的半导体器件变化时，在本实施例中仍然有可能抑制或者防止借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性下降，下文将描述这一点。
在本实施例中，如果假设从键合到半导体芯片CPH的金属板MP1到焊盘PDHS3的电阻为电阻RV2，则RV2是从在金属板MP1与焊盘PDHS1a和PDHS1b中的每个焊盘之间的耦合部分(键合部分)到耦合部分15的电阻分量RV3与源极接线10S3的电阻分量RV4之和(总和)。注意，在图27中，电阻分量RV3由示出了电阻的电路符号示意地示出。
这里，即使当金属板MP1的移置出现时，源极接线10S3的电阻分量RV4仍然恒定。也就是说，在图27中，无论金属板MP1的位置是否为点划线的位置(与上文描述的图20对应的位置)、虚线的位置(与上文描述的图21对应的位置)或者双点划线的位置(与上文描述的图22对应的位置)，源极接线10S3的电阻分量RV4都恒定。这是因为源极接线10S3的电阻分量RV4由源极接线10S3的形状和尺寸确定，而耦合金属板MP1的位置与之无关。
因此，即使当金属板MP1的移置出现时，如果可以保持电阻分量RV3恒定，则仍然有可能保持从金属板MP1到焊盘PDHS3的电阻RV2恒定。因而，在本实施例中，为了允许即使当金属板MP1的移置出现时仍然保持电阻分量RV2恒定，在源极接线10S3与10S1之间的耦合部分15位于在平面图中与金属板MP1重叠的位置。也就是说，即使当制造多个半导体器件SM1并且金属板MP1键合到半导体芯片CPH的位置在多个半导体芯片SM1中变化时，在源极接线10S3与10S1之间的耦合部分15仍然位于任何半导体芯片SM1中的与金属板MP1重叠的位置。可以通过使在源极接线10S3与10S1之间的耦合部分15位于半导体芯片CPH的主表面的中心附近来容易实现这一点，因为金属板MP1的二维尺寸大于每个接线WA的二维尺寸，并且即使当金属板MP1的移置出现时，半导体芯片CPH的主表面的中心附近仍然在平面图中不可避免地与金属板MP1重叠。
只要在源极接线10S3与10S1之间的耦合部分15在平面图中位于与金属板MP1重叠的位置(例如，在图27中的金属板MP1的三个位置中的每个位置)，从在金属板MP1与焊盘PDHS1a和PDHS1b中的每个焊盘之间的耦合部分(键合部分)到耦合部分15的电阻分量RV3无论在半导体芯片CPH中键合金属板MP1的位置如何都基本上固定(基本上恒定)。因此，在本实施例中，通过与源极接线10S1分开地提供源极接线10S3并且使在源极接线10S3与10S1之间的耦合部分15位于在平面图中与金属板MP1重叠的位置，即使当金属板MP1的移置出现时，电阻分量RV2仍然未变化，而是基本上恒定。因而，即使当金属板MP1的移置出现时，也可以保持从金属板MP1到焊盘PDHS3的电阻RV2基本上恒定而未变化。
更优选地，在半导体芯片CPH的主表面之上提供金属板MP1键合到的至少两个焊盘(这些焊盘在这里为焊盘PDHS1a和PDHS1b)，并且在焊盘之间(这里在焊盘PDHS1a与PDHS1b之间)提供耦合部分15。因而，即使当键合金属板MP1的位置变化时，前述电阻分量RV3(并且也有前述电阻RV2)仍然容易固定(容易保持恒定)。
如上文参照图17至图26描述的那样，当前述电阻分量RV1由于金属板MP1的移置而变化时，在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率不合需要地变化。对照而言，在本实施例中，即使当金属板MP1的移置出现时(即：即使当在半导体芯片CPH中键合金属板MP1的位置变化时)，从金属板MP1到焊盘PDHS3的电阻RV2也未变化(未波动)并且可以保持基本上恒定。因此，有可能抑制或者防止在功率MOSFETQH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率变化。
也就是说，在本实施例中，如果假设在向功率MOSFET QH1和感测MOSFET QS1的共同漏极输入的前述电势VIN与在前述电势P1的电压V1之间的电势差相同，则即使当金属板MP1的移置出现时，从金属板MP1到焊盘PDHS3的电阻RV2仍然基本上恒定。因此，无论键合金属板MP1的位置如何，都可以将焊盘PDHS3的输出电压设置成基本上相同的值。放大器电路AMP1控制焊盘PDHS4的电压和焊盘PDHS3的电压以使得它们相同。然而，由于焊盘PDHS3的输出电压未受键合金属板MP1的位置影响，所以感测MOSFET QS1中流动的电流的量值不再受键合金属板MP1的位置影响。因而，即使当金属板MP1的移置出现时(即，即使当在半导体芯片CPH中键合金属板MP1的位置变化时)，在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率仍然基本上相同。这允许提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性。因此，有可能提高半导体器件SM1的可靠性。
根据本发明人进行的验证实验，当在半导体芯片CPH中键合金属板MP1的位置变化时，可以通过应用本实施例将在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率(该电流比率已经从预定电流比率变化约±15％)减少至在范围±5％内的波动(变化)。
此外，如果在源极接线10S3与10S1之间的耦合部分15位于在平面图中与金属板MP1重叠的位置，则虽然未在半导体芯片CPH的中心附近，但是从金属板MP1到焊盘PDHS3的电阻RV2更不易受到金属板MP1的移置的影响。因而，有可能使在功率MOSFET QH1中流动的电流与感测MOSFET QS中流动的电流之间的电流比率更不易受到金属板MP1的移置的影响。因此，有可能提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性。
然而，如果在源极接线10S3与10S1之间的耦合部分15位于半导体芯片CPH的主表面的中心附近，则即使当金属板MP1的移置极大时，在源极接线10S3与10S1之间的耦合部分15仍然可以位于在平面图中与金属板MP1重叠的位置。这可以使从金属板MP1到焊盘PDHS3的电阻RV2最不易受到金属板MP1的移置的影响。因此，在源极接线10S3与10S1之间的耦合部分15更优选地位于半导体芯片CPH的主表面的中心附近。以这一方式，有可能可靠地防止在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比受到金属板MP1的移置所影响，并且更明确地提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性。
另外，由于焊盘PDHS3是待耦合到接线WA的焊盘，所以在金属板MP1未覆盖的位置(在平面图中未与金属板MP1重叠的位置)设置焊盘PDHS3。另一方面，在平面图中与金属板MP1重叠的位置设置耦合部分15。因而，源极接线10S3延伸以便耦合在未与金属板MP1重叠的位置的焊盘PDHS3和在与金属板MP1重叠的位置的耦合部分15。这里，在焊盘PDHS3与耦合部分15之间的源极接线10S3的宽度(与半导体芯片CPH的主表面平行并且与源极接线10S3的延伸方向垂直的宽度)优选地小于焊盘PDHS3的宽度(该宽度在焊盘PDHS3是以方形的形式时为焊盘PDHS3的方形的一边的长度、在焊盘PDHS3是以矩形的形式时为焊盘PDHS3的短边之一的长度或者在焊盘PDHS3是以圆形的形式时为焊盘PDHS3的直径)。这使得易于保证用于主MOSFET区域RG1的面积尺寸。
优选地沿着半导体芯片CPH的主表面的横侧(与半导体芯片CPC相对的横侧)设置焊盘PDHS3。这使得易于用接线WA提供在半导体芯片CPH的焊盘PDHS3与半导体芯片CPC的焊盘PDC之间的耦合。因此，更优选地沿着半导体芯片CPH的主表面的横侧(与半导体芯片CPC相对的横侧)布置半导体芯片CPH的待耦合到接线WA的焊盘PDHS2、PDHG、PDHS3和PDHS4。这允许易于将接线WA耦合到焊盘PDHS2、PDHG、PDHS3和PDHS4。
在本实施例中，已经描述在平面图中相互重叠的位置设置焊盘PDHS4和感测MOSFET区域RG2的情况。然而，在另一形式中，也可以在平面图中的不同位置(未相互重叠的位置)设置焊盘PDHS4和感测MOSFET区域RG2。在这一情况下，可以从形成焊盘PDHS4的区域向形成感测MOSFET区域RG2的区域适当延伸源极接线10S2。当在平面图中的不同位置(未相互重叠的位置)设置焊盘PDHS4和感测MOSFET区域RG2时，优选的是在半导体芯片CPH的主表面中从焊盘PDHS4向内设置感测MOSFET区域RG2(即比感测MOSFET区域RG2与半导体芯片CPH的主表面的外围部分更近地设置焊盘PDHS4)。通过这样向内设置感测MOSFET区域RG2，即使由于热应力而在前述粘合层SD1中出现裂缝，裂缝仍然更少可能在感测MOSFET区域RG2之下延伸。因而，感测MOSFET QS1中流动的电流更少可能受裂缝影响，并且有可能抑制或者防止借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性因裂缝而下降。也通过向外设置焊盘PDHS4(在半导体芯片CPH的主表面的外围部分附近)，有可能有助于将传导构件(比如接线WA)耦合到感测MOSFET QS1的源极焊盘PDHS4。注意，在确定两个位置中的哪个位置位于半导体芯片CPH的主表面中向内时，在与半导体芯片CPH的主表面的外围相距更大距离(间隔)的位置被视为向内位置。
图28是与上文描述的图1的电路图相同的电路图，在该电路图中，当功率MOSFET QH1接通时的电流路径和当功率MOSFETQH1关断时的电流路径由箭头示意地示出。
如从图28可见，当功率MOSFET QH1关断时的电流路径IOF是从功率MOSFET QH1的栅极延伸经过驱动器电路DR1以到达功率MOSFET QH1的源极的路径。在前述半导体器件SM1的情况下，电流路径IOF穿过将焊盘PDHS3和功率MOSFET QH1耦合的接线(即源极接线10S3和10S1)。通过提供源极接线10S3，源极接线10S3的电阻分量RV4增加至大于源极接线10S1的电阻。因而，具有相对大的电阻分量RV4的电流路径IOF变成具有高布线电阻的路径以可能减少在功率MOSFET QH1关断时的切换速度并且增加关断损耗。因此，前述半导体器件SM1优选地应用于如下使用，该使用涉及到相对少地需要担心关断损耗(比如功率MOSFET QH1的小数目的切换或者长的接通时段)。另一方面，对于认为关断损耗重要的使用，优选地应用以下修改。下文将给出对本实施例的各种修改的描述。
<关于第一修改>
将描述本实施例的第一修改。假设下文将第一修改的半导体器件SM1称为半导体器件SM1a，而将在第一修改的半导体器件SM1(即半导体器件SM1a)中使用的半导体芯片CPH称为半导体芯片CPHa。
图29是示出了使用第一修改的半导体器件(半导体封装)SM1a的电子设备(该电子设备在这里是非绝缘型DC-DC转换器)的示例的电路图，并且对应于上文描述的图1。图30和图31是第一修改的半导体器件SM1a的透视平面图。图32至图35是半导体器件SM1a的横截面图(侧视横截面图)。图30对应于上文描述的图2并且示出了如下平面图(俯视图)，在该平面图(俯视图)中经过密封部分MR从半导体器件SM1a的顶侧查看半导体器件SM1a。图31对应于上文描述的图3，并且是半导体器件SM1a在已经去除图30中所示金属板MP1和MP2以及键合接线WA的状态中(当无金属板MP1和MP2以及键合接线WA时查看时)的透视平面图。在已经去除半导体芯片CPC、CPHa和CPL的状态中(当在无半导体芯片CPC、CPHa和CPL时查看半导体器件SM1a时)的图31的透视平面图与上文描述的图4的透视平面图相同。图32对应于上文描述的图5，并且基本上对应于沿着图30的线A-A的横截面图。图33对应于上文描述的图6并且基本上对应于沿着图30的线B-B的横截面图。图34基本上对应于沿着图30的线C1-C1的横截面图。图35基本上对应于沿着图30的线C2-C2的横截面图。图36至图38是各自示出了半导体芯片CPHa的芯片布局的平面图并且分别对应于上文描述的图10至图12。在它们之中，图36是与半导体芯片CPHa的俯视图对应的平面图，但是为了更易于理解，键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3a、PDHS3b和PDHS4)有影线。图37通过影线示出了半导体芯片CPHa中的主MOSFET区域RG1和感测MOSFET区域RG2，而通过虚线示出了键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3a、PDHS3b和PDHS4)的位置。在图38中，半导体芯片CPHa中的金属接线(栅极接线10G以及源极接线10S1、10S2和10S3)的布局由影线区域和粗线示出，而键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3a、PDHS3b和PDHS4)的位置由虚线示出。
至于在第一修改的半导体器件SM1a与上文描述的图2至图7的半导体器件SM1之间的共同点，基本上省略其描述。下文将给出对在第一修改的半导体器件SM1a与上文描述的图2至图7的半导体器件SM1之间的不同点的描述。
在半导体器件SM1a中使用的半导体芯片CPHa具有半导体芯片CPHa的主表面之上的源极焊盘PDHS3a和PDHS3b而不是前述源极焊盘PDHS3。半导体芯片CPC具有半导体芯片CPC的主表面之上的焊盘PDC2a和PDC2b而不是前述焊盘PDC2。与前述焊盘PDHS3相似，焊盘PDHS3a和PDHS3b电耦合到半导体芯片CPHa中形成的前述功率MOSFET QH1的源极。因而，半导体芯片CPHa的源极焊盘PDHS3a和PDHS3b对应于前述高侧功率MOSFET QH1的源极焊盘(键合焊盘)。也与前述焊盘PDHS3相似，焊盘PDHS3a和PDHS3b是待耦合到接线WA的电极(焊盘电极、电极焊盘或者键合焊盘)。
也如图30和图34中所示，半导体芯片CPHa的焊盘PDHS3a经过一个或者多个接线WA电耦合到半导体芯片CPC的主表面之上的焊盘PDC2a。也就是说，接线WA的一端键合到半导体芯片CPHa的焊盘PDHS3a，而接线WA的另一端键合到半导体器件CPC的焊盘PDC2a。具体而言，半导体芯片CPHa的源极焊盘PDHS3a经由接线WA电耦合到半导体芯片CPC的焊盘PDC2a，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述放大器电路AMP1(见上文描述的图29)。半导体芯片CPHa的源极焊盘PDHS3a用于检测功率MOSFET QH1的源极电压。另一方面，也如图30和图33中所示，半导体芯片CPHa的焊盘PDHS3b经过一个或者多个接线WA电耦合到半导体芯片CPC的主表面之上的焊盘PDC2b。也就是说，接线WA的一端键合到半导体芯片CPHa的焊盘PDHS3b，而接线WA的另一端键合到半导体芯片CPC的焊盘PDC2b。具体而言，半导体芯片CPHa的源极焊盘PDHS3b经由接线WA电耦合到半导体芯片CPC的焊盘PDC2b，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述驱动器电路DR1(见上文描述的图29)。
也如从图29可见，在半导体芯片CPC中，焊盘PDC2a经过内部布线(半导体芯片CPC的内部布线)电耦合到放大器电路AMP1，但是未用内部布线耦合到驱动器电路DR1。另一方面，在半导体芯片CPC中，焊盘PDC2b经过内部布线电耦合到驱动器电路DR1，但是未用内部布线耦合到放大器电路AMP1。也就是说，在半导体芯片CPC中，提供在焊盘PDC2a与放大器电路AMP1之间的耦合的内部布线和提供在焊盘PDC2b与驱动器电路DR1之间的耦合的内部布线被分开地提供(无共同部分)。因此，可以认为在半导体芯片CPC中，焊盘PDC2b(用内部布线)耦合到驱动器电路DR1。也可以认为在半导体芯片CPC中，焊盘PDC2a和PDC3未(用内部布线)耦合到驱动器电路DR1。
因此，半导体芯片CPHa的焊盘PDHS3a经由接线WA耦合到半导体芯片CPC的焊盘PDC2a。因此，半导体芯片CPHa的焊盘PDHS3a经由接线WA、焊盘PDC2a和半导体芯片CPC的内部布线(与提供在焊盘PDC2b与驱动器电路DR1之间的耦合的内部布线不同的内部布线)电耦合到放大器电路AMP1。另一方面，半导体芯片CPHa的焊盘PDHS3b经由接线WA耦合到半导体芯片CPC的焊盘PDC2b。因此，半导体芯片CPHa的焊盘PDHS3b经由接线WA、焊盘PDC2b和半导体芯片CPC的内部布线(与提供在焊盘PDC2a与放大器电路AMP1之间的耦合的内部布线不同的内部布线)电耦合到驱动器电路DR1。
这里，焊盘PDC2a和PDC3用半导体芯片CPC中的内部布线耦合到放大器电路AMP1。放大器电路AMP1根据焊盘PDC2a的输入电压与焊盘PDC3a的输入电压之差驱动晶体管TR1，并且控制感测MOSFET QS1中流动的电流以使得它们相同(相等)。因而，由放大器电路AMP1和晶体管TR1形成的电路可以被视为如下电路(第一电路)，该电路控制感测MOSFET QS1中流动的电流以使得焊盘PDC2a的电压(输入电压)和焊盘PDC3a的电压(输入电压)相同。电路耦合到半导体芯片CPC中的焊盘PDC2a和PDC3。由于焊盘PDC3a和PDC2a用接线WA之一相互耦合而焊盘PDHS4和PDC3用另一接线WA相互耦合，所以半导体芯片CPHa的焊盘PDHS3a的输出电压对应于焊盘PDC2a的输入电压，而半导体芯片CPHa的焊盘PDHS4的输出电压对应于焊盘PDC3的输入电压。
在上文描述的图10的半导体芯片CPH中，在半导体芯片CPH的主表面之上并且沿着横侧(与半导体芯片CPC相对的横侧)，布置焊盘PDHS2、PDHG、PDHS3和PDHS4。然而，如从图36可见，在半导体芯片CPHa的主表面之上并且沿着横侧(与半导体芯片CPC相对的横侧)，布置焊盘PDHS2、PDHS3a、PDHG、PDHS3b和PDHS4。具体而言，在上文描述的图10的半导体芯片CPH中，在半导体芯片CPH的主表面之上并且沿着横侧，在中间设置焊盘PDHG，与一个端部更近地设置焊盘PDHS2，与另一端部更近地设置焊盘PDHS4，并且在焊盘PDHG与PDHS4之间设置焊盘PDHS3。在图36的半导体芯片CPHa中，在半导体芯片CPHa的主表面之上并且沿着横侧，在中间设置焊盘PDHG，与一个端部更近地设置焊盘PDHS2，与另一端部更近地设置焊盘PDHS4，在焊盘PDHG与PDHS2之间设置焊盘PDHS3a，并且在焊盘PDHG与PDHS2之间设置焊盘PDHS3b。也就是说，图36的半导体芯片CPHa在焊盘PDHS1a、PDHS1b、PDHS2、PDHS4和PDHG方面与上文描述的图10的半导体芯片CPH基本上相同。然而，在图36的半导体芯片CPHa中，在图10的半导体芯片CPH中的焊盘PDHS3的位置设置焊盘PDHS3b而不是焊盘PDHS3，并且在焊盘PDHG与PDHS2之间设置焊盘PDHS3a。
也如从图36至图38可见，半导体芯片CPHa中的源极接线10S1、10S2和10S3以及栅极接线10G的布局与上文描述的图10至图12的前述半导体芯片CPH中的源极接线10S1、10S2和10S3以及栅极接线10G的布局相似，但是在源极接线10S1和10S3方面与之不同。
在上文描述的图10至图12的前述半导体芯片CPH中，从前述开口13暴露的源极接线10S3形成焊盘PDHS3。然而，在图36至图38的半导体芯片CPHa中，从前述开口13暴露的源极接线10S3形成焊盘PDHS3a。在上文描述的图10至图12的前述半导体芯片CPH中，源极接线10S3从耦合部分15向在焊盘PDHG与PDHS4之间的焊盘PDHS3延伸。然而，在图36至图38的半导体芯片CPHa中，源极接线10S3从耦合部分15向在焊盘PDHG与PDHS2之间的焊盘PDHS3a延伸。另外，在源极接线10S3方面，上文描述的图10至图12的前述半导体芯片CPH和图36至图38的半导体芯片CPHa基本上相同。因而，关于前述半导体芯片CPH和使用半导体芯片CPH的前述半导体器件SM1给出的源极接线10S3的描述(包括例如耦合部分15的位置、在源极接线10S1与10S3之间的狭缝16等的描述)也适用于半导体芯片CPHa和使用CPHa的半导体器件SM1a。因此，这里省略其重复描述。
在图36至图38的半导体芯片CPHa中，焊盘PDHS3a由从前述开口13暴露的源极接线10S1形成。也就是说，从前述开口13暴露源极接线10S1的在主MOSFET区域RG1之上延伸的部分，以形成焊盘PDHS1a和PDHS1b。然而，向形成焊盘PDHS3b的区域(在焊盘PDHG与PDHS4之间的区域)延伸源极接线10S1，并且在此从前述开口13暴露源极接线10S1以形成焊盘PDHS3b。
在源极接线10S1与10S3之间插入狭缝16。源极接线10S3在耦合部分15耦合到源极接线10S1，并且从此(从耦合部分15)向场绝缘膜(隔离区域)2之上的焊盘PDHS3a延伸，而又具有比焊盘PDHS3a的宽度更小的接线宽度。因而，源极接线10S3的前述电阻部件RV4具有相当大的值。另一方面，焊盘PDHS3b由源极接线10S1形成。形成焊盘PDHS3b的源极接线10S1(源极接线10S1的充当焊盘PDHS3b的部分)和形成焊盘PDHS1a的源极接线10S1(源极接线10S1的充当焊盘PDHS1a的部分)没有形成于其间的狭缝，并且连续连接，而又具有与焊盘PDHS3b的宽度大约相等或者更大的接线宽度。在焊盘PDHS3b与PDHS1a之间的源极接线10S1的长度短于在耦合部分15与焊盘PDHS3a之间的源极接线10S3的长度。因此，当金属板MP1键合到焊盘PDHS1a和PDHS1b时，可以将从金属板MP1到焊盘PDHS3b的电阻减少至小于从金属板MP1到焊盘PDHS3b的电阻。
半导体芯片CPHa的配置在别的方面与前述半导体芯片CPH的配置基本上相同，从而省略其重复描述。半导体器件SM1a的配置也在别的方面与前述半导体器件SM1的配置基本上相同，从而这里省略其重复描述。
此外，在第一修改的半导体器件SM1a中，可以获得与在前述半导体器件SM1中获得的效果相同的效果。简言之，通过使用源极接线10S3，即使当金属板MP1的移置出现时(即：即使当在半导体芯片CPH中键合金属板MP1的位置变化时)，从金属板MP1到焊盘PDHS3a的电阻也未波动(变化)，而是可以保持基本上恒定。因此，有可能抑制或者防止在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率变化。因而，有可能提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性并且提高半导体器件SM1a的可靠性。此外，在第一修改的半导体器件SM1a中，也有可能进一步获得如下文所示效果。
也就是说，已经参照上文提到的图28描述的那样，当功率MOSFET QH1关断时，电流路径IOF经过驱动器电路DR1从功率MOSFET QH1的栅极延伸以到达功率MOSFET QH1的源极。在第一修改的半导体器件SM1a的情况下，当功率MOSFET QH1关断时，电流路径穿过源极接线10S1，但是未穿过源极接线10S3。这是因为在第一修改的半导体器件SM1a中，将前述焊盘PDHS3划分成焊盘PDHS3a和PDHS3b，并且焊盘PDHS3a耦合到放大器电路AMP1，但是未耦合到驱动器电路DR1，而焊盘PDHS3b耦合到驱动器电路DR1，但是未耦合到放大器电路AMP1。因而，焊盘PDHS3a和耦合到焊盘PDHS3a的源极接线10S3并不充当在功率MOSFET QH1关断时的电流路径。也就是说，当功率MOSFET QH1关断时，从驱动器电路DR1流向功率MOSFET QH1的源极的电流在经过焊盘PDC2b、接线WA(提供在焊盘PDC2b与PDHS3b之间的耦合的接线WA)和焊盘PDHS3b的路径中流动，而不在经过焊盘PDC2a、接线WA(提供在焊盘PDC2a与PDHS3a之间的耦合的接线WA)和焊盘PDHS3a的路径中流动。源极接线10S3具有比源极接线10S1的电阻更高的电阻，并且由于具有更高电阻的源极接线10S3并不充当在功率MOSFET QH1关断时的电流路径，所以电流路径的布线电阻(电阻分量)当功率MOSFET QH1关断时可以减少。这允许增加在功率MOSFET QH1关断时的切换速度以及减少关断损耗。因此，有可能提高半导体器件SM1a的性能。
在前述半导体器件SM1和第一修改的半导体器件SM1a中，半导体芯片CHP和CPHa中的每个半导体芯片具有源极接线10S3，以允许即使当金属板MP1的移置出现时仍然保持从金属板MP1到焊盘PDHS3和PDHS3a中的每个焊盘的电阻基本上恒定，并且由此提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性。接着，将给出对未使用源极接线10S3的修改的描述。
<关于第二修改>
将描述本实施例的第二修改。假设下文将第二修改的半导体器件SM1称为半导体器件SM1b，而将在第二修改的半导体器件SM1(即半导体器件SM1b)中使用的半导体芯片CPH称为半导体芯片CPHb。
图39是示出了使用第二修改的半导体器件(半导体封装)SM1b的电子设备(该电子设备这里是非绝缘型DC-DC转换器)的示例的电路图，并且对应于上文描述的图1和图29。图40和图41是第二修改的半导体器件SM1b的透视平面图。图42至图45是半导体器件SM1b的横截面图(侧视横截面图)。图40对应于上文描述的图2并且示出了如下平面图(俯视图)，在该平面图(俯视图)中经过密封部分MR从半导体器件SM1b的顶侧查看半导体器件SM1b。图41对应于上文描述的图3，并且是半导体器件SM1b在已经去除图40中所示金属板MP1和MP2以及键合接线WA的状态中(当在无金属板MP1和MP2以及键合接线WA的情形下查看时)的透视平面图。在已经去除半导体芯片CPC、CPHb和CPL的状态中(当在无半导体芯片CPC、CPHb和CPL的情形下查看半导体器件SM1b时)的图41的透视平面图与上文描述的图4的透视平面图相同。图42对应于上文描述的图5，并且基本上对应于沿着图40的线A-A的横截面图。图43对应于上文描述的图6，并且基本上对应于沿着图40的线B-B的横截面图。图44基本上对应于沿着图40的线C3-C3的横截面图。图45基本上对应于沿着图40的线C4-C4的横截面图。图46至图48是各自示出了半导体芯片CPHb的芯片布局的平面图，并且分别对应于上文描述的图10至图12。在它们之中，图46是与半导体芯片CPHb的俯视图对应的平面图，但是为了更易于理解，键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3c和PDHS4)有影线。图47通过影线示出了半导体芯片CPHb中的主MOSFET区域RG1和感测MOSFET区域RG2，而通过虚线示出了键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3c和PDHS4)的位置。在图48中，半导体芯片CPHb中的金属接线(栅极接线10G以及源极接线10S1和10S2)的布局由影线区域和粗线示出，而键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3c和PDHS4)的位置由虚线示出。
至于在第二修改的半导体器件SM1b与上文描述的图2至图7的半导体器件SM1之间的共同点，基本上省略其描述。下文将给出对在第二修改的半导体器件SM1b与上文描述的图2至图7的半导体器件SM1之间的不同点的描述。
在半导体器件SM1b中使用的半导体芯片CPHb具有半导体芯片CPHb的主表面之上的源极焊盘PDHS3c，而非前述源极焊盘PDHS3。半导体芯片CPC具有半导体芯片CPC的主表面之上的焊盘PDC2a和PDC2b，而非前述焊盘PDC2。焊盘PDC2a和PDC2b与前述第一修改中的焊盘PDC2a和PDC2b相同。在第二修改的半导体器件SM1b中使用的半导体芯片CPC与在前述第一修改的半导体器件SM1a中使用的半导体芯片CPC相同。
也就是说，也如从图39可见，在半导体器件SM1b中使用的半导体芯片CPC中，焊盘PDC2a经过内部布线(半导体芯片CPC的内部布线)电耦合到放大器电路AMP1，但是未用内部布线耦合到驱动器电路DR1。另一方面，在半导体芯片CPC中，焊盘PDC2b经过内部布线电耦合到驱动器电路DR1，但是未用内部布线耦合到放大器电路AMP1。也就是说，在半导体芯片CPC中，提供在焊盘PDC2a与放大器电路AMP1之间的耦合的内部布线和提供在焊盘PDC2b与驱动器电路DR1之间的耦合的内部布线被分开地提供(无共同部分)。
与前述焊盘PDHS3相似，焊盘PDHS3c电耦合到在半导体芯片CPHb中形成的前述功率MOSFET QH1的源极。因此，半导体芯片CPHb的源极焊盘PDHS3c对应于前述高侧功率MOSFET QH1的源极焊盘(键合焊盘)。与前述焊盘PDHS3相似，焊盘PDHS3c是待耦合到接线WA的电极(焊盘电极、电极焊盘或者键合焊盘)。
也如图40和图45中所示，半导体芯片CPHb的焊盘PDHS3c经由一个或者多个接线WA电耦合到半导体芯片CPC的主表面之上的焊盘PDC2b。也就是说，接线WA的一端键合到半导体芯片CPHb的焊盘PDHS3c，而接线WA的另一端键合到半导体芯片CPC的焊盘PDC2b。具体而言，半导体芯片CPHb的源极焊盘PDHS3c经由接线WA电耦合到半导体芯片CPC的焊盘PDC2b，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述驱动器电路DR1(见上文描述的图39)。
也如图40和图44中所示，半导体芯片CPC的主表面之上的焊盘PDC2a经由一个或者多个接线WA电耦合到金属板MP1。也就是说，接线WA的一端键合到半导体芯片CPC的焊盘PDC2a，而接线WA的另一端键合到金属板MP1(键合到其第一部分MP1a的上表面)。具体而言，金属板MP1经由接线WA电耦合到半导体芯片CPC的焊盘PDC2a，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述放大器电路AMP1(见上文描述的图39)。注意，在金属板MP1的上表面之上并且在接线WA发生接触的(接线WA耦合到的)区域中，也可以形成包括银(Ag)等的镀层(未示出)。这允许接线WA更可靠地耦合到金属板MP1。
因此，半导体芯片CPHb的焊盘PDHS3c经由接线WA耦合到焊盘PDC2b。因此，半导体芯片CPHb的焊盘PDHS3c经由接线WA、焊盘PDC2b和半导体芯片CPC的内部布线(与提供在焊盘PDC2a与放大器电路AMP1之间的耦合的内部布线不同的内部布线)电耦合到驱动器电路DR1。另一方面，金属板MP1经由接线WA耦合到半导体芯片CPC的焊盘PDC2a。因此，金属板MP1经由接线WA、焊盘PDC2a和半导体芯片CPC的内部布线(与提供在焊盘PDC2b与驱动器电路DR1之间的耦合的内部布线不同的内部布线)电耦合到放大器电路AMP1。
半导体芯片CPHb与上文描述的图17至图19的半导体芯片CPH101相同。前述半导体芯片CPH101中的前述焊盘PDHS103对应于半导体芯片CPHb中的焊盘PDHS3c。前述半导体芯片CPH101中的前述源极接线10S101对应于半导体芯片CPHb中的源极接线10S1。因此，与在前述半导体芯片CPH和CPHa中不同，前述源极接线10S3和前述狭缝16未存在于半导体芯片CPHb中，并且从前述开口13暴露的源极接线10S1形成焊盘PDHS3c。半导体芯片CPHb与前述半导体芯片CPHa相同在于焊盘PDHS3c由从前述开口13暴露的源极接线10S1形成，这与前述半导体芯片CPHa中的焊盘PDHS3b相似。因而，在源极接线10S1与焊盘PDHS3c之间的关系与在前述半导体芯片CPHa中的源极接线10S1和焊盘PDHS3b之间的关系基本上相同。因此，焊盘PDHS3c由源极接线10S1形成，并且形成焊盘PDHS3c的源极接线10S1(源极接线10S1的充当焊盘PDHS3c的部分)和形成焊盘PDHS1a的源极接线10S1(源极接线10S1的充当焊盘PDHS1a的部分)没有形成于其间的狭缝，并且连续连接，而又具有与焊盘PDHS3c的宽度大约相等或者更大的接线宽度。因而，当金属板MP1键合到焊盘PDHS1a和PDHS1b时，可以减少从金属板MP1到焊盘PDHS3c的电阻。
半导体芯片CPHb的配置在别的方面与前述半导体芯片CPH的配置基本上相同，从而这里省略其重复描述。半导体器件SM1b的配置也在别的方面与前述半导体器件SM1的配置基本上相同，从而这里省略其重复描述。
在第二修改的半导体器件SM1b中，金属板MP1经由接线WA耦合到半导体芯片CPC的焊盘PDC2b以由此经过接线WA、焊盘PDC2b和半导体芯片CPC的内部布线电耦合到驱动器电路DR1。因而，即使当金属板MP1的移置出现时(即，即使当在半导体芯片CPHb中键合金属板MP1的位置变化时)，从金属板MP1到半导体芯片CPC的焊盘PDC2a的电阻基本上由接线WA的电阻确定，并且可以保持基本上恒定而基本上未变化(波动)。因此，有可能抑制或者防止在功率MOSFET QH1中流动的电流与感测MOSFET QS1中的电流之间的电流比率由于金属板MP1的移置(即在半导体芯片CPHb中键合金属板MP1的位置的变化)而变化。
也就是说，在第二修改中，如果假设在向功率MOSFET QH1和感测MOSFET QS1的共同漏极输入的前述电势VIN与在前述位置P1的电压V1之间的电势差相同，则即使当金属板MP1的移置出现时，从金属板MP1到半导体芯片CPC的焊盘PDC2a的电阻也基本上恒定。因此，无论键合金属板MP1的位置如何都可以将半导体芯片CPC的焊盘PDC2a的输入电压设置成基本上相同值。放大器电路AMP1控制半导体芯片CPC的焊盘PDC2a的电压(输入电压)和焊盘PDC3的电压(输入电压)以使得它们相同。然而，由于半导体芯片CPC的焊盘PDC2a的电压(输入电压)未受金属板MP1键合到半导体芯片CPHb的位置影响，因此感测功率MOSFET QS1中流动的电流的量值不再受金属板MP1键合到半导体芯片CPHb的位置影响。因此，即使当金属板MP1的移置出现时(即，即使当在半导体芯片CPHb中键合金属板MP1的位置波动时)，在功率MOSFETQH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率也基本上相同。因而，有可能提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性。这允许提高半导体器件SM1b的可靠性。
此外，在第二修改的半导体器件SM1b中，当功率MOSFETQH1关断时，电流路径经过焊盘PDC2b、接线WA(提供在焊盘PDC2b与PDHS3b之间的耦合的接线WA)和焊盘PDHS3b延伸。也就是说，当功率MOSFET QH1关断时，从驱动器电路DR1流向功率MOSFET QH1的源极的电流在经过焊盘PDC2b、接线WA(提供在焊盘PDC2b与PDHS3b之间的耦合的接线WA)和焊盘PDHS3b的路径中流动，而不经过焊盘PDC2a、接线WA(提供在焊盘PDC2a与金属板MP1之间的耦合的接线WA)和金属板MP1的路径中流动。这允许当功率MOSFET QH1关断时减少布线电阻(电阻分量)，并且因此允许当功率MOSFET QH1关断时增加切换速度以及减少关断损耗。因而，有可能提高半导体器件SM1b的性能。
接着，将给出对第二修改的半导体器件SM1b的修改的描述。
<关于第三修改>
将描述本实施例的第三修改。假设下文将第三修改的半导体器件SM1称为半导体器件SM1c，而将在第三修改的半导体器件SM1(即半导体器件SM1c)中使用的半导体芯片CPH称为半导体芯片CPHc。
图49是示出了使用第三修改的半导体器件(半导体封装)SM1c的电子设备(该电子设备在这里是非绝缘型DC-DC转换器)的示例的电路图，并且其对应于上文描述的图1、图29和图39。图50和图51是第三修改的半导体器件SM1c的透视平面图。图52至图56是半导体器件SM1c的横截面图(侧视横截面图)。图50对应于上文描述的图2并且示出了如下平面图(俯视图)，在该平面图(俯视图)中经过密封部分MR从半导体器件SM1c的顶侧查看半导体器件SM1c。图51对应于上文描述的图3并且是半导体器件SM1c在已经去除图50中所示金属板MP1和MP2以及键合接线WA的状态中(当在无金属板MP1和MP2以及键合接线WA的情形下查看时)的透视平面图。在已经去除半导体芯片CPC、CPHc和CPL的状态中(当在无半导体芯片CPC、CPHc和CPL的情形下查看半导体器件SM1c时)的图51的透视平面图与上文描述的图4的透视平面图相同。图52基本上对应于沿着图50的线A-A的横截面图。图53对应于上文描述的图6，并且基本上对应于沿着图50的线B-B的横截面图。图54基本上对应于沿着图50的线C5-C5的横截面图。图55基本上对应于沿着图50的线C6-C6的横截面图。图56基本上对应于沿着图50的线C7-C7的横截面图。图57至图59是各自示出了半导体芯片CPHc的芯片布局的平面图，并且分别对应于上文描述的图10至图12。在它们之中，图57是与半导体芯片CPHc的俯视图对应的平面图，但是为了更易于理解，键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3c和PDHS4)有影线。图58通过影线示出了半导体芯片CPHc中的主MOSFET区域RG1和感测MOSFET区域RG2，而通过虚线示出了键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3c和PDHS4)的位置。在图59中，半导体芯片CPHc中的金属接线(栅极接线10G以及源极接线10S1和10S2)的布局由影线区域和粗线示出，而键合焊盘(焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3c和PDHS4)的位置由虚线示出。
第三修改的半导体器件SM1c是前述第二修改的半导体器件SM1b的修改。因此，关于在第三修改的半导体器件SM1c与前述第二修改的半导体器件SM1b之间的共同点，基本上省略其描述。下文将给出对在第三修改的半导体器件SM1c与第二修改的半导体器件SM1b之间的不同点的描述。
如图57和图58中所示，在半导体器件SM1c中使用的半导体芯片CPHc中，在半导体芯片CPHc的主表面的中心附近设置焊盘PDHS4。由于焊盘PDHS4由从前述开口13暴露的源极接线10S2形成，所以也在半导体芯片CPHc的主表面的中心附近设置源极接线10S2，并且在源极接线10S2之下设置感测MOSFET区域RG2。换言之，在半导体芯片CPHc的主表面的中心附近设置感测MOSFET区域RG2，并且在其之上形成源极接线10S2和焊盘PDHS4。由于在半导体芯片CPHc的主表面的中心附近设置感测MOSFET区域RG2，所以感测MOSFET区域RG2在平面图中由主MOSFET区域RG1包围的状态中。在半导体芯片CPHc的主表面中，焊盘PDHS4在平面图中与感测MOSFET区域RG2重叠，并且也在平面图中由焊盘PDHS1a和PDHS1b包围的状态中。由于在半导体芯片CPHc的主表面的中心附近设置感测MOSFET区域RG2，所以也可以认为在半导体芯片CPHc的主表面中，从栅极焊盘PDHG向内设置焊盘PDHS4。
在半导体芯片CPHc的主表面中，不仅在外围部分中而且在平面图中在焊盘PDHS1a与PDHS1b之间，栅极接线(用于栅极的接线)10G延伸(具体在第一方向X上延伸)。在栅极接线10G中，在平面图中在源极焊盘PDHS1a与PDHS1b之间延伸的部分具有标记10G1并且被称为栅极接线10G1。栅极接线10G1耦合到前述布线部分(用于栅极提取(gate extraction)的布线部分)7a、经由布线部分7a电耦合到主MOSFET区域RG1中形成的多个栅极电极7，并且也经由布线部分7a电耦合到感测MOSFET区域RG2中形成的多个栅极电极7。
在半导体器件SM1c中，如也从图50至图54可见，在金属板MP1中形成开口(孔或者通孔)OP。在暴露半导体芯片CPHc的焊盘PDHS4的位置并且在暴露焊盘PDHS4的形状中形成开口OP。半导体芯片CPHc的焊盘PDHS4用经过金属板MP1的开口OP延伸的接线WA耦合到半导体芯片CPC的焊盘PDC3。
当制造半导体器件SM1c时，在接线键合步骤之前，执行将金属板MP1键合到半导体芯片CPHc和管芯焊盘DP3并且将金属板MP2键合到半导体芯片CPL和引线接线LB。这时，将金属板MP1键合到半导体芯片CPHc的焊盘PDHS1a和PDHS1b以便在平面图中从金属板MP1的开口OP暴露半导体芯片CPHc的焊盘PDHS4。随后，执行接线键合步骤。这时，用接线WA将半导体芯片CPHc的从金属板MP1的开口OP暴露的焊盘PDHS4键合到半导体芯片CPC的焊盘PDC3。也就是说，接线WA的一端耦合到半导体芯片CPHc的从金属板MP1的开口OP暴露的焊盘PDHS4，而接线WA的另一端耦合到半导体芯片CPC的焊盘PDC3。
因此，如下接线WA经过在金属板MP1中提供的开口OP延伸，该接线WA的一端耦合到半导体芯片CPHc的焊盘PDHS4，而其另一端耦合到半导体芯片CPC的焊盘PDC3。
半导体芯片CPHc和半导体器件SM1c的配置与前述第二修改的半导体芯片CPHb和半导体器件SM1b的配置基本上相同，从而这里省略其重复描述。因而，也在半导体器件SM1中，半导体芯片CPHc的焊盘PDHS3c经过一个或者多个接线WA电耦合到半导体芯片CPC的主表面之上的焊盘PDC2b，而半导体芯片CPC的焊盘PDC2a经过一个或者多个接线WA电耦合到金属板PM1。
在第三修改的半导体器件SM1c中，可以获得与前述第二修改的半导体器件SM1b中获得的效果基本上相同的效果。
另外，在第三修改的半导体器件SM1c中，在半导体芯片CPHc的主表面的中心附近设置感测MOSFET区域RG2。因而，即使裂缝由于热应力而在前述粘合层SD1中出现，裂缝仍然较少可能在感测MOSFET区域RG2之下延伸。因而，感测MOSFET QS1中流动的电流较少可能受裂缝影响。因此，有可能抑制或者防止借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性因裂缝而下降。此外，还在平面图中与半导体芯片CPHc的主表面的中心附近设置的感测MOSFET区域RG2重叠的位置设置焊盘PDHS4，以允许将感测MOSFET区域RG2和焊盘PDHS4耦合的源极接线10S2的面积减少。这使得易于保证用于主MOSFET区域RG1的面积大小。另外，即使当使用这样的半导体芯片CPHc时，金属板MP1仍然未中断接线WA到焊盘PDHS4的耦合，以允许制造半导体器件SM1c。此外，由于可以可靠地防止耦合到焊盘PDHS4的接线WA发生与金属板MP1的接触，所以可以进一步提高半导体器件SM1c的可靠性。
在第二修改的半导体器件SM1b和第三修改的半导体器件SM1c中的每个半导体器件中，半导体芯片CPC的焊盘PDC2a用接线WA耦合到金属板MP1。对照而言，在下文描述的修改中，半导体芯片CPC的焊盘PDC2a用接线WA耦合到管芯焊盘DP3。
<关于第四修改>
将描述本实施例的第四修改。假设下文将第四修改的半导体器件SM1称为半导体器件SM1d。在第四修改的半导体器件SM1(即半导体器件SM1d)中使用的半导体芯片CPH与在前述第二修改的半导体器件SM1b中使用的前述半导体芯片CPHb相同。因此，这里也将半导体芯片CPH称为半导体芯片CPHb。
图60是示出了使用第四修改的半导体器件(半导体封装)SM1d的电子设备(该电子设备在这里是非绝缘型DC-DC转换器)的示例的电路图，并且对应于上文描述的图1、图29、图39和图49。图61和图62是第四修改的半导体器件SM1d的透视平面图。图63至图66是半导体器件SM1d的横截面图(侧视横截面图)。图61对应于上文描述的图2并且示出了如下平面图(俯视图)，在该平面图(俯视图)中经过密封部分MR从半导体器件SM1d的顶侧查看半导体器件SM1d。图62对应于上文描述的图3，并且是半导体器件SM1d在已经去除图61中所示金属板MP1和MP2以及键合接线WA的状态中(当在无金属板MP1和MP2以及键合接线WA的情形下查看时)的透视平面图。在已经去除半导体芯片CPC、CPHb和CPL的状态中(当在无半导体芯片CPC、CPHb和CPL的情形下查看半导体器件SM1d时)的图62的透视平面图与上文描述的图4的透视平面图相同。图63对应于上文描述的图5，并且基本上对应于沿着图61的线A-A的横截面图。图64对应于上文描述的图6，并且基本上对应于沿着图61的线B-B的横截面图。图65基本上对应于沿着图61的线C8-C8的横截面图。图66基本上对应于沿着图61的线C9-C9的横截面图。
第四修改的半导体器件SM1d是前述第二修改的半导体器件SM1b的另一修改。因此，关于在第四修改的半导体器件SM1d与前述第二修改的半导体器件SM1b之间的共同点，基本上省略其描述。下文将给出对在第四修改的半导体器件SM1d与第二修改的半导体器件SM1b之间的不同点的描述。
在前述第二修改的半导体器件SM1b中，半导体芯片CPC的主表面之上的焊盘PDC2a经过一个或者多个接线WA电耦合到金属板MP1。
对照而言，在第四修改的半导体器件SM1d中，也如图61和图66中所示，半导体芯片CPC的主表面之上的焊盘PDC2a经过一个或者多个接线WA电耦合到管芯焊盘DP3。也就是说，接线WA的一端键合到半导体芯片CPC的管芯焊盘PDC2a，而接线WA的另一端键合到管芯焊盘DP3(键合到其上表面)。具体而言，管芯焊盘DP3经由接线WA电耦合到半导体芯片CPC的焊盘PDC2a，并且经过半导体芯片CPC的内部布线进一步电耦合到半导体芯片CPC中的前述放大器电路AMP1(见上文描述的图39)。注意，在管芯焊盘DP3的上表面之上并且在接线WA发生接触的(接线WA键合到的)区域中，也可以形成包括银(Ag)等的镀层(未示出)。这允许接线WA更可靠地耦合到管芯焊盘DP3。
金属板MP1经由传导粘合层SD3电耦合到管芯焊盘DP3，并且管芯焊盘DP3经由接线WA耦合到半导体芯片CPC的焊盘PDC2a。因此，金属板MP1经过粘合层SD3(将金属板MP1键合到管芯焊盘DP3的粘合层SD3)、管芯焊盘DP3、接线WA、焊盘PDC2a和半导体芯片CPC的内部布线(与提供在焊盘PDC2b与驱动器电路DR1之间的耦合的内部布线不同的内部布线)电耦合到放大器电路AMP1。另一方面，半导体芯片CPHb的焊盘PDHS3c经由接线WA耦合到焊盘PDC2b。因此，半导体芯片CPHb的焊盘PDHS3c经过接线WA、焊盘PDC2b和半导体芯片CPC的内部布线(与提供在焊盘PDC2a与放大器电路AMP1之间的耦合的内部布线不同的内部布线)电耦合到驱动器电路DR1。
半导体器件SMP1d的配置在别的方面与前述第二修改的半导体器件SM1b的配置基本上相同，从而这里省略其重复描述。
在第四修改的半导体器件SM1d中，金属板MP1用传导粘合层SD3耦合到管芯焊盘DP3，以经由接线WA将管芯焊盘DP3耦合到半导体芯片CPC的焊盘PDC2b。以此方式，金属板MP1经过粘合层SD3、接线WA、焊盘PDC2b和半导体芯片CPC的内部布线电耦合到驱动器电路DR1。从在半导体芯片CPHb(其焊盘PDHS1a和PDHS1b)与金属板MP1之间的键合部分到半导体芯片CPC的焊盘PDC2a的电阻基本上由金属板MP1、粘合层SD3、管芯焊盘和接线WA的电阻确定。然而，金属板MP1的厚度充分大于前述导体膜10的厚度，而金属板MP1的电阻小于源极接线10S1中产生的扩展电阻(前述电阻分量RV1)。因而，即使当金属板MP1的移置出现时(即，即使当在半导体芯片CPHb中键合金属板MP1的位置变化时)，从在半导体芯片CPHb(其焊盘PDHS1a和PDHS1b)与金属板MP1之间的键合部分到半导体芯片CPC的焊盘PDC2a的电阻几乎未变化(几乎未波动)，而是可以保持基本上恒定。这可以抑制或者防止在功率MOSFET QH1中流动的电流和感测MOSFET QS1中流动的电流之间的电流比率由于金属板MP1的移置(即在半导体芯片CPHb中键合金属板MP1的位置的变化)而变化。因此，有可能提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性，并且提高半导体器件SM1d的可靠性。
此外，在第四修改的半导体器件SM1d中，当功率MOSFETQH1关断时的电流路径经过焊盘PDC2b、接线WA(提供在焊盘PDC2b与PDHS3b之间的耦合的接线WA)和焊盘PDHS3b延伸。也就是说，当功率MOSFET QH1关断时从驱动器电路DR1流向功率MOSFET QH1的源极的电流在经过焊盘PDC2b、接线WA(提供在焊盘PDC2b与PDHS3b之间的耦合的接线WA)和焊盘PDHS3b的路径中流动，而未在经过焊盘PDC2b、接线WA(提供在焊盘PDC2a与管芯焊盘DP3之间的耦合的接线WA)、管芯焊盘DP3和金属板MP1的路径中流动。这允许当功率MOSFET QH1关断时布线电阻(电阻分量)减少，并且因此允许增加当功率MOSFET QH1关断时的切换速度以及减少关断损耗。因而，有可能提高半导体器件SM1d的性能。
与将金属板MP1耦合到半导体芯片CPC的焊盘PDC2a的接线WA的高度(回路高度或者最上部分的高度)相比，可以将管芯焊盘DP3耦合到半导体芯片CPC的焊盘PDC2a的接线WA的高度(回路高度或者最上部分的高度)设置为更低。因而，在第四修改的半导体器件SM1d中，半导体芯片CPC的焊盘PDC2a用接线WA所耦合到的目标对象不是金属板MP1而是管芯焊盘DP3。这可以减少与半导体芯片CPC的焊盘PDC2a耦合的接线WA的高度，并且减少半导体器件SM1d的厚度。因此，在减少半导体器件的厚度方面，第四修改的半导体器件SM1d比前述第二修改的半导体器件SM1b更有利。
在前述第二修改的情况下，即使当金属板MP1的移置出现时(即，即使当在半导体芯片CPHb中键合金属板MP1的位置变化时)，从金属板MP1到半导体芯片CPC的焊盘PDC2a的电阻基本上由接线WA的电阻确定。对照而言，在第四修改中，直至半导体芯片CPC的焊盘PDC2a的电阻基本上由金属板MP1、粘合层SD3、管芯焊盘和接线WA的电阻确定。因此，第四修改具有可能引起电阻变化的更大数目的因素。因而，在前述第二修改的情况下，与第四修改相比，可以更可靠地抑制或者防止在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率由于金属板MP1的移置(即在半导体芯片CPHb中键合金属板MP1的位置的变化)而变化。因此，第二修改具有允许进一步提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性并且允许进一步提高半导体器件SM1b的可靠性的优点。
此外，类似地，在前述第一修改的情况下，即使当金属板MP1的移置出现时(即，即使当在半导体芯片CPHa中键合金属板MP1的位置变化时)，从金属板MP1到半导体芯片CPC的焊盘PDC2a的电阻基本上由接线WA的电阻确定。对照而言，在第四修改中，直至半导体芯片CPC的焊盘PDC2a的电阻基本上由金属板MP1、粘合层SD3、管芯焊盘和接线WA的电阻确定。因此，第四修改具有可能引起电阻变化的更大数目的因素。因而，在前述第一修改的情况下，与第四修改相比，可以更可靠地抑制或者防止在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率由于金属板MP1的移置(即在半导体芯片CPHa中键合金属板MP1的位置的变化)而变化。因此，第一修改具有允许进一步提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性并且允许进一步提高半导体器件SM1a的可靠性的优点。
将给出当在半导体器件(半导体封装)以外设置半导体芯片CPC时的修改的描述。
<关于第五修改>
将描述本实施例的第五修改。假设下文将第五修改的半导体器件SM1称为半导体器件SM1e。
图67是示出了使用第五修改的半导体器件(半导体封装)SM1e的电子设备(该电子设备在这里是非绝缘型DC-DC转换器)的示例的电路图，并且对应于上文描述的图1和图29。图68是第五修改的半导体器件SM1e的透视平面图。图69和图70是半导体器件SM1e的横截面图(侧视横截面图)。图68对应于上文描述的图2，并且示出了如下平面图(俯视图)，在该平面图(俯视图)中经过密封部分MR从半导体器件SM1e的顶侧查看半导体器件SM1e。图69基本上对应于沿着图68的线E1-E1的横截面图。图70基本上对应于沿着图68的线E2-E2的横截面图。
第五修改的半导体器件SM1e是前述第一修改的半导体器件SM1a的修改。图67至图70的半导体器件SM1e与前述第一修改的半导体器件SM1a，不同在于半导体器件SM1e无半导体芯片CPC和用于装配半导体芯片CPC的管芯焊盘DP1。
在图68至图70的半导体器件SM1e中，对应于未在其中提供半导体芯片CPC的事实，半导体芯片CPHa的栅极焊盘PDHG经过一个或者多个接线WA电耦合到引线LD5a，并且半导体芯片CPHa的源极焊盘PDHS3a经过一个或者多个接线WA电耦合到引线LD5b。另一方面，半导体芯片CPHa的源极焊盘PDHS4经过一个或者多个接线WA电耦合到引线LD5c，并且半导体芯片CPL的栅极焊盘PDLG经过一个或者多个接线电耦合到引线LD5d。引线LD5a、LD5b、LD5c和LD5d是多个引线LD中的未耦合到管芯焊盘DP2和DP3的引线LD，并且引线LD5a、LD5b、LD5c和LD5d也未相互耦合。
在图68至图70的半导体器件SM1e中，也可以使用前述半导体芯片CPH而不是半导体芯片CPHa。在这一情况下，在图68至图79中，焊盘PDHS3a替换为前述焊盘PDHS3，并且半导体芯片CPH的源极焊盘PDHS3经过一个或者多个接线WA电耦合到引线LD5b。
在图68至图70的半导体器件SM1e中，使用前述第一修改的半导体芯片CPHa的等效物或者前述半导体芯片CPH的等效物，但是未提供前述焊盘PDHS2和PDHS3b。这是因为，可以使用耦合到管芯焊盘DP3的引线LD2而不是前述焊盘PDHS2和PDHS3b。此外，在图68至图70中，半导体芯片CPL未形成有前述焊盘PDLS3和PDLS4。在半导体芯片CPL中提供前述焊盘PDLS3的情况下，焊盘PDLS3经由粘合层SD2键合到金属板MP2的第一部分MP2d。
半导体器件SM1e的配置在别的方面与前述第一修改的半导体器件SM1a的配置基本上相同，从而这里省略其描述。
在半导体器件SM1e中未嵌入半导体芯片CPC，并且通过封装半导体芯片CPC而获得的半导体器件SMCPC与半导体器件SM1e一起装配于例如前述布线衬底21之上。前述布线衬底21之上装配的半导体器件SMCPC(半导体芯片CPC)经过前述布线衬底21的布线电耦合到半导体器件SM1e的引线LD，从而使得获得如上文描述的图67的电路图中所示配置。
具体而言，与功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的栅极(栅极焊盘PDHG)电耦合的引线LD5a耦合到半导体器件SMCPC(半导体芯片CPC)的驱动器电路DR1。此外，电耦合到功率MOSFET QH1的源极(源极焊盘PDHS3a)的引线LD5b耦合到半导体器件SMCPC(半导体芯片CPC)的放大器电路AMP1，而电耦合到感测MOSFET QS1的源极(源极焊盘PDHS4)的引线LD5c耦合到半导体芯片CPC的放大器电路AMP1。此外，电耦合到功率MOSFET QL1的栅极(栅极焊盘PDLG)的引线LD5d耦合到半导体器件SMCPC(半导体芯片CPC)的驱动器电路DR1。此外，电耦合到功率MOSFET QH1的源极(源极焊盘PDHS1a和PDHS1b)的引线LD2耦合到半导体器件SMCPC(半导体芯片CPC)的驱动器电路DR1、线圈L1和电容器CBT。此外，电耦合到功率MOSFETQH1和感测MOSFET QS1中的每个MOSFET的漏极(漏极背侧电极BE1)电耦合的引线LD1耦合到高侧电势(电源电势)VIN。此外，耦合到功率MOSFET QL1的源极(源极焊盘PDLS1和PDLS2)的引线LD3耦合到接地电势。
因而，在半导体器件SM1e中嵌入的半导体芯片CPHa和CPL中形成的功率MOSFET QH1和QL1以及感测MOSFET QS1由半导体器件SM1e以外的半导体芯片CPC(或者通过封装半导体芯片CPC而获得的半导体器件SMCPC)控制。
此外，在半导体器件SM1e中，以与前述半导体器件SM1和SM1a中相同的方式使用半导体芯片CPHa(CPH)中的前述源极接线10S3。因此，即使当金属板MP1的移置出现时(即，即使当在半导体芯片CPHa中键合金属板MP1的位置变化时)，从金属板MP1到焊盘PDHS3a的电阻未变化(波动)，而是可以保持基本上恒定。这可以抑制或者防止在功率MOSFET QH1中流动的电流与感测MOFET QS1中流动的电流之间的电流比率变化。因此，有可能提高通过借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性，并且提高半导体器件SM1e或者使用半导体器件SM1e的电子设备的可靠性。
如在图67的电路图中那样，优选经过半导体器件SM1e以外的布线将引线LD5b(该引线用接线WA耦合到半导体芯片CPHa的焊盘PDHS3a)耦合(电耦合)到半导体器件SM1e以外的半导体芯片CPC中的放大器电路AMP1，而不将引线LD5b耦合(电耦合)到驱动器电路DR1。这可以允许当功率MOSFET QH1关断时的电流路径穿过前述源极接线10S1并且防止当功率MOSFET QH1关断时的电流路径穿过前述源极接线10S3。如上文描述的那样，前述源极接线10S3在电阻上高于前述源极接线10S1。然而，通过阻止高阻源极接线10S3充当当功率MOSFET QH1关断时的电流路径，有可能减少当功率MOSFET QH1关断时的电流路径的布线电阻(电阻分量)。这允许增加当功率MOSFET QH1关断时的切换速度以及减少关断损耗。
接着，将给出当在半导体器件(半导体封装)以外设置半导体芯片CPC和CPL时的修改的描述。
<关于第六修改>
将描述本实施例的第六修改。假设下文将第六修改的半导体器件SM1称为半导体器件SM1f。
图71是示出了使用第六修改的半导体器件(半导体封装)SM1f的电子设备(该电子设备在这里是非绝缘型DC-DC转换器)的示例的电路图，并且对应于上文描述的图1和图29。图72是第六修改的半导体器件SM1f的透视平面图。图73和图74是半导体器件SM1f的横截面图(侧视横截面图)。图72对应于上文描述的图2，并且示出了如下平面图(俯视图)，在该平面图(俯视图)中经过密封部分MR从半导体器件SM1f的顶侧查看半导体器件SM1f。图73基本上对应于沿着图72的线E3-E3的横截面图。图74基本上对应于沿着图72的线E4-E4的横截面图。
第六修改的半导体器件SM1f是前述第五修改的半导体器件SM1e的修改。图71至图74的半导体器件SM1f与前述第五修改的半导体器件SM1e不同在于半导体器件SM1f无半导体芯片CPL、用于装配半导体芯片CPL的管芯焊盘DP3和金属板MP2。
在图72至图74的半导体器件SM1f中，对应于未在其中提供半导体芯片CPL和管芯焊盘DP3的事实，半导体芯片CPHa的源极焊盘PDHS1a和PDHS1b经由金属板MP1电耦合到引线接线LB。也就是说，金属板MP1的前述第一部分MP1a经由待与半导体芯片CPHa的源极焊盘PDHS1a和PDHS1b电耦合的粘合层SD2键合到半导体芯片CPHa的源极焊盘PDHS1a和PDHS1b。金属板MP1的前述第二部分MP1b经由待电耦合到引线接线LB(电耦合到其上表面)的粘合层SD3键合到引线接线LB(电耦合到其上表面)。
以与上文描述的图68至图70的半导体器件SM1e中相同的方式，此外，在图72至图74的半导体器件MS1f中，可以使用前述半导体芯片CPH而不是半导体芯片CPHa。在这一情况下，在图72至图74中，焊盘PDHS3a替换为前述焊盘PDHS3，并且半导体芯片CPH的源极焊盘PDHS3经过一个或者多个接线WA电耦合到引线LD5b。
图72至74的半导体器件SM1f的配置在别的方面基本上类似于上文描述的图68至图70的半导体器件SM1e的配置，从而这里省略其描述。
在半导体器件SM1f中未嵌入半导体芯片CPC和CPL，并且通过封装半导体芯片CPC而获得的半导体器件SMCPC和通过封装半导体芯片CPL而获得的半导体器件SMCPL与半导体器件SM1f一起装配于例如前述布线衬底21之上。布线衬底21之上装配的半导体器件SMCPC和SMCPL经过前述布线衬底21的布线电耦合到半导体器件SM1f的引线LD，从而使得获得如上文描述的图71的电路图中所示配置。
具体而言，与功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的栅极(栅极焊盘PDHG)电耦合的引线LD5a耦合到半导体器件SMCPC(半导体芯片CPC)的驱动器电路DR1。另外，电耦合到功率MOSFET QH1的源极(源极焊盘PDHS3a)的引线LD5b耦合到半导体器件SMCPC(半导体芯片CPC)的放大器电路AMP1，而电耦合到感测MOSFET QS1的源极(源极焊盘PDHS4)的引线LD5c耦合到半导体芯片CPC的放大器电路AMP1。另外，电耦合到功率MOSFET QH1的源极(源极焊盘PDHS1a和PDHS1b)的引线LD3耦合到半导体器件SMCPL(半导体芯片CPL)的功率MOSFETQL1、半导体器件SMCPC(半导体芯片CPC)的驱动器电路DR1、线圈L1和半导体器件SMCPC(半导体芯片CPC)的电容器CBT。另外，与功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的漏极(漏极背侧电极BE1)电耦合的引线LD1耦合到高侧电势(电源电势)VIN。
因而，在半导体器件SM1f中嵌入的半导体芯片CPHa中形成的功率MOSFET QH1和感测MOSFET QS1以及在半导体器件SM1f(半导体器件SMCPL中的半导体芯片CPL)以外提供的功率MOSFET QL1由半导体器件SM1f以外的半导体芯片CPC(或者通过封装半导体芯片CPC而获得的半导体器件SMCPC)控制。
此外，在半导体器件SM1f中，以与前述半导体器件SM1、SM1a和SM1e中相同的方式，使用半导体芯片CPHa(CPH)中的前述源极接线10S3。因此，即使当金属板MP1的移置出现时(即，即使当在半导体芯片CPHa中键合金属板MP1的位置变化时)，从金属板MP1到焊盘PDHS3a的电阻未变化(波动)，而是可以保持基本上恒定。这可以抑制或者防止在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率变化。因此，有可能提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性，并且提高半导体器件SM1f或者使用半导体器件SM1f的电子设备的可靠性。
如在图71的电路图中那样，优选将引线LD5b(该引线用接线WA耦合到半导体芯片CPHa的焊盘PDHS3a)耦合(电耦合)到半导体器件SM1f以外的半导体芯片CPC中的放大器电路AMP1，而不将引线LD5b耦合(电耦合)到驱动器电路DR1。这可以允许当功率MOSFET QH1关断时的电流路径穿过前述源极接线10S1，并且防止当功率MOSFET QH1关断时的电流路径穿过前述源极接线10S3。如上文描述的那样，前述源极接线10S3在电阻上高于前述源极接线10S1。然而，通过阻止高阻源极接线10S3充当在功率MOSFET QH1关断时的电流路径，有可能减少当功率MOSFET QH1关断时的电流路径的布线电阻(电阻分量)。这允许增加当功率MOSFET QH1关断时的切换速度以及减少关断损耗。
接着，将给出对当在半导体器件SM1c以外设置上文描述的图49至图56的第三修改的半导体器件SM1c的半导体芯片CPC时的修改的描述。
<关于第七修改>
将描述本实施例的第七修改。假设下文将第七修改的半导体器件SM1称为半导体器件SM1g。
图75是示出了使用第七修改的半导体器件(半导体封装)SM1g的电子设备(该电子设备在这里是非绝缘型DC-DC转换器)的示例的电路图，并且对应于上文描述的图1和图49。图76是第七修改的半导体器件SM1g的透视平面图。图77至图79是半导体器件SM1g的横截面图(侧视横截面图)。图76对应于上文描述的图2，并且示出了如下平面图(俯视图)，在该平面图(俯视图)中经过密封部分MR从半导体器件SM1g的顶侧查看半导体器件SM1g。图77基本上对应于沿着图76的线E5-E5的横截面图。图78基本上对应于沿着图76的线E6-E6的横截面图。图79基本上对应于沿着图76的线E7-E7的横截面图。
第七修改的半导体器件SM1g是前述第三修改的半导体器件SM1c的修改。图75至图79的半导体器件SM1g与前述第三修改的半导体器件SM1c不同在于半导体器件SM1g无半导体芯片CPC和CPL，以及用于装配半导体芯片CPC和CPL的管芯焊盘DP1和DP3。
在图76至图79的半导体器件SM1g中，对应于未在其中提供半导体芯片CPC和CPL以及管芯焊盘DP1和DP3的事实，半导体芯片CPHc的栅极焊盘PDHG经过一个或者多个接线WA电耦合到引线LD5a，并且半导体芯片CPHa的源极焊盘PDHS1a和PDHS1b经由金属板MP1电耦合到引线接线LB(引线LD3)。也就是说，金属板MP1的前述第一部分MP1a经由将与半导体芯片CPHa的源极焊盘PDHS1a和PDHS1b电耦合的粘合层SD2键合到半导体芯片CPHa的源极焊盘PDHS1a和PDHS1b。金属板MP1的前述第二部分MP1b经由待电耦合到引线接线LB(电耦合到其上表面)的粘合层SD3键合到引线接线LB(键合到其上表面)。
在前述第三修改的半导体器件SM1c中，前述半导体芯片CPC的焊盘DPC2a经过接线WA电耦合到金属板MP1。对照而言，在图76至图79的半导体器件SM1g中，对应于未在其中提供半导体芯片CPC的事实，如也从图76和图78可见，引线LD5b经过一个或者多个接线WA电耦合到金属板MP1。也就是说，接线WA的一端键合到引线LD5b(键合到其上表面)，而其另一端键合到金属板MP1(键合到其第一部分MP1a的上表面)。
在半导体器件SM1c中，半导体芯片CPC的焊盘PDC3经由接线WA(该接线经过金属板MP1的开口OP延伸)电耦合到半导体芯片CPHc的焊盘PDHS4。对照而言，在图76至图79的半导体器件SM1g中，对应于未在其中提供半导体芯片CPC的事实，引线LD5c经由接线WA(该接线经过金属板MP1的开口OP延伸)电耦合到半导体芯片CPHc的焊盘PDHS4。也就是说，接线WA的一端键合到半导体芯片CPHc的从金属板MP1的开口OP暴露的焊盘PDHS4，而接线WA的另一端键合到引线LD5b(键合到其上表面)，并且接线WA经过在金属板MP1中提供的开口OP延伸。
此外，在半导体器件SM1g中，以与前述半导体器件SM1c中相同的方式，如也从图76至图79可见，在金属板MP1中形成开口(孔或者通孔)OP。在暴露半导体芯片CPHc的焊盘PDHS4的位置并且在暴露焊盘PDHS4的形状中形成开口OP。半导体芯片CPHc的焊盘PDHS4用经过金属板MP1的开口OP延伸的接线WA耦合到半导体芯片CPC的焊盘PDC3。
在图76至图79的半导体器件SM1g中，使用前述第三修改的半导体芯片CPHc的等效物，但是不提供前述焊盘PDHS2和PDHS3c。这是因为可以使用引线LD3(该引线经由金属板MP1电耦合到半导体芯片CPHa的焊盘PDHS1a和PDHS1b)而不是前述焊盘PDHS2和PDHS3c。
半导体器件SM1g的配置在别的方面与前述第三修改的半导体器件SM1c的配置基本上相同，从而这里省略其描述。
在半导体器件SM1g中未嵌入半导体芯片CPC和CPL，并且通过封装半导体芯片CPC而获得的半导体器件SMCPC和通过封装半导体芯片CPL而获得的半导体器件SMCPL与半导体器件SM1g一起装配于例如前述布线衬底21之上。前述布线衬底21之上装配的半导体器件SMCPC和SMCPL经过前述布线衬底21的布线电耦合到半导体器件SM1g的引线LD，从而获得如上文描述的图75的电路图中所示配置。
具体而言，与功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的栅极(栅极焊盘PDHG)电耦合的引线LD5a耦合到半导体器件SMCPC(半导体芯片CPC)的驱动器电路DR1。此外，电耦合到功率MOSFET QH1的源极(键合到源极焊盘PDHS1a和PDHS1b的金属板MP1)的引线LD5b耦合到半导体器件SMCPC(半导体芯片CPC)的放大器电路AMP1，而电耦合到感测MOSFET QS1的源极(源极焊盘PDHS4)的引线LD5c耦合到半导体芯片CPC的放大器电路AMP1。此外，电耦合到功率MOSFET QH1的源极(源极焊盘PDHS1a和PDHS1b)的引线LD3耦合到半导体器件SMCPL(半导体芯片CPL)的功率MOSFET QL1并且耦合到半导体器件SMCPC(半导体芯片CPC)的驱动器电路DR1、线圈L1和半导体器件SMCPC(半导体芯片CPC)的电容器CBT。此外，与功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的漏极(漏极背侧电极BE1)电耦合的引线LD1耦合到高侧电势(电源电势)VIN。
因而，在嵌入于半导体器件SM1g中的半导体芯片CPHc中形成的功率MOSFET QH1和感测MOSFET QS1以及在半导体器件SM1g(半导体器件SMCPL中的半导体芯片CPL中)以外提供的功率MOSFET QL1由半导体器件SM1g以外的半导体芯片CPC(或者通过封装半导体芯片CPC而获得的半导体器件SMCPC)控制。
此外，在半导体器件SM1g中，耦合到放大器电路AMP1的引线LD5b(对应于前述半导体器件SM1c中的焊盘PDC2a)用接线WA耦合到金属板MP1。因此，即使当金属板MP1的移置出现时(即，即使当在半导体芯片CPHc中键合金属板MP1的位置变化时)，从金属板MP1到引线LD5b的电阻未变化(波动)，而是可以保持基本上恒定。这可以抑制或者防止在功率MOSFET QH1中流动的电流与感测MOSFET QS1中流动的电流之间的电流比率变化。因此，有可能提高借助感测MOSFET QS1感测功率MOSFET QH1中流动的电流的精确性，并且提高半导体器件SM1g或者使用半导体器件SM1g的电子设备的可靠性。
图76至图79的半导体器件SM1g基于前述第三修改的半导体器件SM1c。然而，半导体器件SM1g也可以基于前述第二修改的半导体器件SM1b。在这一情况下，半导体器件SM1g基于半导体芯片CPHb而不是基于半导体芯片CPHc。因而，焊盘PDHS4用未经过前述开口OP延伸的接线WA耦合到引线LD5c。
(第二实施例)
在前述第一实施例中，在半导体芯片CPH和CPL的顶表面侧上形成源极焊盘和栅极焊盘，并且在其背表面侧上形成漏极背侧电极。然而，通过在半导体芯片CPH和CPL中形成LDMOSFET而不是沟槽-栅极MOSFET，并且由此将顶表面侧上的源极焊盘替换为漏极焊盘，也有可能将顶表面侧上的源极焊盘替换为漏极焊盘，并且将漏极背侧电极替换为源极背侧电极。在本实施例中，将给出对该情况的描述。
也就是说，在前述第一实施例中，在半导体芯片CPH和CPL中，形成各自具有沟槽-栅极结构的竖直MOSFET，并且前述功率MOSFET QH1和QL1以及感测MOSFET QS1中的每个MOSFET由沟槽-栅极MISFET形成。对照而言，在本实施例中，在半导体芯片CPH和CPL中，形成LDMOSFET，并且前述功率MOSFET QH1和QL1以及感测MOSFET QS1中的每个MOSFET由LDMOSFET(横向扩散的金属氧化物半导体场效应晶体管或者横向扩散的MOSFET)形成。
半导体芯片CPH的前述焊盘PDHG是前述第一实施例中的功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的栅极焊盘，并且也是本实施例中的功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的栅极焊盘。另一方面，前述焊盘PDHS1a、PDHS1b、PDHS2、PDHS3、PDHS3a、PDHS3b和PDHS3c是前述第一实施例中的功率MOSFET QH1的源极焊盘，但是为本实施例中的功率MOSFET QH1的漏极焊盘。另外，半导体芯片CPH的前述焊盘PDHS4是前述第一实施例中的感测MOSFET QS1的源极焊盘，但是为本实施例中的感测MOSFET QS1的漏极焊盘。另外，半导体芯片CPH的前述背侧电极BE1是前述第一实施例中的功率MOSFETQH1和感测MOSFET QS1中的每个MOSFET的漏极背侧电极，但是为本实施例中的功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的源极背侧电极。
半导体芯片CPL的前述焊盘PDLG是前述第一实施例中的功率MOSFET QL1的栅极焊盘，并且也是本实施例中的功率MOSFETQL1的栅极焊盘。另一方面，半导体芯片CPL的前述焊盘PDLS1、PDLS2、PDLS3和PDLS4是前述第一实施例中的功率MOSFET QL1的源极焊盘，但是为本实施例中的功率MOSFET QL1的漏极焊盘。另外，半导体芯片CPL的前述背侧电极BE2是前述第一实施例中的功率MOSFET QL的漏极背侧电极，但是为本实施例中的功率MOSFET QL1的源极-背侧电极。
此外，在半导体芯片CPH和CPL具有这样的配置(本实施例)的情况下，前述第一实施例(包括每个前述修改)的主要特征可以应用于该情况。
将参照图80至图84描述半导体芯片CPHa在形成LDMOSFET而不是沟槽-栅极MOSFET时的配置。这里将给出对其中向在前述第一实施例的第一修改中使用的半导体芯片CPHa的芯片布局应用本实施例的情况的描述。然而，本实施例也类似地适用于前述第一实施例的其它半导体芯片CPH、CPHa、CPHb和CPHc中的每个半导体芯片的芯片布局。
图80和图81是半导体芯片CPHa在形成LDMOSFET而不是沟槽-栅极MOSFET时的主要部分横截面图。图80示出了主MOSFET区域RG1的主要部分横截面图。图81示出了感测MOSFET区域RG2的主要部分横截面图。图82至图84是各自示出了本实施例的半导体芯片CPHa的芯片布局的平面图。图82对应于上文描述的图36，图83对应于上文描述的图37，而图84对应于上文描述的图38。注意，每个图82至图84的芯片布局对应于其中向前述第一实施例的第一修改(图36至图38)的芯片布局应用本实施例的情况。下文将参照图80至图84给出对半导体芯片CPHa的配置的描述。然而，除了在半导体芯片CPL中无感测MOSFET区域RG2之外，基本上相同描述也可以适用于半导体芯片CPL的配置。
在形成半导体芯片CPH的半导体衬底(下文简称为衬底)31的主表面之上形成前述功率MOSFET QH1。如图80和图81中所示，衬底31具有包括p+型单晶硅等的衬底主体(半导体衬底或者半导体晶片)31a，以及例如包括p-型单晶硅并且在衬底主体31a的主表面之上形成的外延层(半导体层)31b。因而，衬底31是所谓的外延晶片。在外延层31b中，形成包括绝缘体的隔离区域(这里未示出)。
例如，通过STI(浅沟槽隔离)方法、LOCOS(局部硅氧化)方法等形成隔离区域。通过隔离区域，在半导体衬底31的主表面(外延层31b的主表面)中限定(形成)用于主MOSFET区域RG1的有源区域和用于感测MOSFET区域RG2的有源区域，在用于主MOSFET区域RG1的有源区域中形成多个LDMOSFET单元(单位LDMOSFET元件)，并且在用于感测MOSFET区域RG2的有源区域中形成多个LDMOSFET单元(单位LDMOSFET元件)。前述功率MOSFET QH1由主MOSFET区域RG1(用于主MOSFET区域RG1的有源区域)中提供的多个单位LDMOSFET单元形成并且相互并联耦合。前述感测MOSFET QS1由感测MOSFET区域RG2(用于感测MOSFET区域RG2的有源区域)中提供的多个单位LDMOSFET单元形成并且相互并联耦合。
在外延层31b的主表面的部分中，形成p型阱33，每个p型阱作为用于阻止耗尽层从每个LDMOSFET的漏极向其源极延伸的穿通停止物来工作。在p型阱33的表面之上，经由各自包括氧化硅等的栅极绝缘膜34形成LDMOSFET的栅极电极35。每个栅极电极35例如包括单层n型多晶硅膜或者n型多晶硅膜和金属硅化物膜的层叠膜等。在栅极电极35的侧壁之上，形成各自包括氧化硅等的侧壁间隔物(侧壁绝缘膜)36。
在相互间隔开的区域(而沟道形成区域(紧接在栅极电极35之下的区域)在外延层31b中)中，形成LDMOSFET的源极和漏极。每个漏极包括与沟道形成区域接触的第一n-型漏极区域37、与第一n-型漏极区域接触形成为从沟道形成区域间隔开的第二n-型漏极区域38，以及与第二n-型漏极区域接触形成为从沟道形成区域进一步隔开的n+型漏极区域(高浓度漏极区域或者高浓度n型漏极区域)39。
在第一n-型漏极区域37、第二n-型漏极区域38和n+型漏极区域39之中，与栅极电极35最近的第一n-型漏极区域37具有最低杂质浓度，而与栅极电极35最远的n+型漏极区域39具有最高杂质浓度。第二n-型漏极区域38的结深度与第一n-型漏极区域37的结深度基本上相同，但是比第二n-型漏极区域38和第一n-型漏极区域37更浅地形成n+型漏极区域39。
关于栅极电极35自对准地形成第一n-型漏极区域(第一低浓度n型漏极区域或者第一n型LDD区域)37以在栅极电极35的侧壁之下终止，从而其端部与沟道形成区域接触。第二n-型漏极区域(第二低浓度n型漏极区域或者第二n型LDD区域)38关于栅极电极35的漏极侧侧壁之上形成的侧壁间隔物36被自对准地形成，并且因此被形成为从栅极电极35间隔开与侧壁间隔物36沿着栅极长度方向的膜厚度对应的距离。
每个LDMOSFET的源极包括与沟道形成区域接触的n-型源极区域40以及与n-型源极区域40接触形成为从沟道形成区域间隔开并且具有比n-型源极区域40的杂质浓度更高的杂质浓度的n+型源极区域41。
关于栅极电极35自对准地形成n-型源极区域40以在栅极35的侧壁之下终止，从而其端部与沟道形成区域接触。在n-型源极区域40之下，也可以形成p型晕圈区域(未示出)。无需必然形成p型晕圈区域，但是在形成它的情况下，进一步阻止杂质从源极向沟道形成区域中的扩散，并且进一步阻止短沟道效应。因而，可以进一步阻止阈值电压减少。
n+型源极区域41关于栅极电极35的源极侧壁之上形成的侧壁间隔物36被自对准地形成，并且因此与n-型源极区域40接触形成为从沟道形成区域间隔开与侧壁间隔物36沿着栅极长度方向的膜厚度对应的距离。n+型源极区域41的底部部分的位置比n-型源极区域40的底部部分的位置更深。
因此，在栅极电极35与n+型漏极区域39之间插入的低浓度n型漏极区域(n型LDD区域)具有如下双结构，在该双结构中，设置与栅极电极35最近的第一n-型漏极区域37的杂质浓度相对低，而设置从栅极电极35间隔开的第二n-型漏极区域38的杂质浓度相对高。因而，耗尽层在栅极电极35与漏极之间扩展，从而在栅极电极35与在其附近的第一n-型漏极区域37之间形成的反馈电容(Cgd)减少。此外，由于第二n-型漏极区域38的杂质浓度为高，所以接通电阻(Ron)也减少。由于在从栅极电极35远离的位置形成第二n-型漏极区域38，所以由此对反馈电容(Cgd)施加的影响为小。因此，可以减少接通电阻(Ron)和反馈电容(Cgd)以允许提高放大器电路的功率添加效率。
注意，在本发明中，当提到MOSFET或者LDMOSFET时，假设不仅包括使用氧化物膜(氧化硅膜)作为栅极绝缘膜的MISFET而且包括使用除了氧化物膜(氧化硅膜)之外的绝缘膜作为栅极绝缘膜的MISFET。
这里，LDMOSFET是具有以下特征(第一至第三特征)的MISFET(金属绝缘体半导体场效应晶体管：MIS场效应晶体管)元件。
第一特征是在LDMOSFET中，为了允许具有短沟道长度的高电压操作，在栅极电极35的漏极侧上形成LDD(轻度掺杂漏极)区域。也就是说，LDMOSFET的漏极包括处于高杂质浓度的n+型区域(该区域在这里是n+型漏极区域39)，以及处于比其杂质浓度更低的杂质浓度的LDD区域(该区域是第一n-型漏极区域37和第二n-型漏极区域38)。n+型区域(n+型漏极区域39)被形成为经由LDD区域从栅极电极35(或者栅极电极35之下的沟道形成区域)间隔开。这允许实现高击穿电压。应当优化漏极侧LDD区域中的电荷数量(杂质浓度)以及沿着平面(外延层31b的主表面)在栅极电极35的端部与n+型漏极区域(高浓度漏极区域)39之间的距离使得LDMOSFET的击穿电压具有最大值。
第二特征是在LDMOSFET中，在源极侧源极形成区域(n-型源极区域40和n+型源极区域41)以及沟道形成区域中形成穿孔停止物(punchthrough-stopper)p型阱(p型基极区域)33。在LDMOSFET的漏极侧(漏极形成区域)上未形成p型阱33或者仅形成p型阱33，以与漏极形成区域的与沟道区域更近的部分发生接触。
第三特征是在LDMOSFET中，源极(该源极在这里是包括n-型源极区域40和n+型源极区域41的源极区域)以及漏极(该漏极是包括第一n-型漏极区域37、第二n-型漏极区域38和n+型漏极区域39的漏极区域)相对于栅极电极35具有不对称结构。
在n+型源极区域41的端部(与n-型源极区域40接触的端部相对)中，形成与n+型源极区域41接触的p型穿通层(p型半导体区域)44。在p型穿通层44的表面附近，形成具有比p型穿通层44的杂质浓度更高的杂质浓度的p+型半导体区域45。p型穿通层44是用于将LDMOSFET的源极电耦合到衬底主体31a的传导层，并且例如由在外延层31b中形成的沟槽中嵌入的p型多晶硅膜形成。p型穿通层44的顶端部分(底部部分)到达衬底主体31a。p型穿通层44也可以由在衬底31中形成的沟槽中嵌入的沟槽中嵌入的金属层形成。
在n+型源极区域41和p+型半导体区域45的顶表面(上部部分)中，使用Salicide(自对准硅化物)技术等来形成金属硅化物层(例如硅化镍层或者硅化钴层)49。n+型源极区域41经过金属硅化物层49电耦合到p+型半导体区域45。
在外延层31b的主表面之上形成绝缘膜(层间绝缘膜)46，以便覆盖栅极电极35和侧壁间隔物36。绝缘膜46包括例如薄氮化硅膜和在其之上提供的厚氧化硅膜的层叠膜等。平坦化绝缘膜46的顶表面。
在绝缘膜46中，形成接触孔(开口或者通孔)。在接触孔中，嵌入各自主要由钨(W)膜形成的插塞(待耦合的嵌入式导体)48。在漏极(n+型漏极区域39)、栅极电极35等之上形成接触孔和待嵌入于其中该的插塞48。
在具有嵌入于其中的插塞48的绝缘膜46之上，形成包括主要由铝(A1)等形成的导体膜的布线(第一层布线)M1。通过图案化在具有嵌入于其中的插塞48的绝缘膜46之上形成的导体膜来形成布线M1。也有可能在绝缘膜46之上形成用于布线M1的导体膜，以便用导体膜填充接触孔而未形成插塞48，并且图案化导体膜以形成与填充接触孔的插塞部分集成的布线M1。在这一情况下，插塞48各自由与布线M1的材料相同的材料形成并且与布线M1集成。
布线M1具有栅极接线M1G以及漏极接线M1D1、M1D2和M1D3。在它们之中，栅极接线M1G经由插塞48电耦合到主MOSFET区域RG1和感测MOSFET区域RG2中形成的栅极电极7。漏极接线M1D1经由插塞48电耦合到主MOSFET区域RG1中形成的n+型漏极区域39。漏极接线M1D2经由插塞48电耦合到感测MOSFET区域RG2中形成的n+型漏极区域39。
漏极接线M1D3在隔离区域(未示出)之上延伸。在漏极接线M1D3之下未形成单位晶体管单元。也就是说，如也从图82和图83可见，提供主MOSFET区域RG1以便在平面图中避开漏极接线M1D3(即以免与漏极接线M1D3重叠)。然而，由于漏极接线M1D3的一端(耦合部分15)耦合到漏极接线M1D1并且一体地形成漏极接线M1D3和M1D1，所以漏极接线M1D3和M1D相互电耦合。因而，漏极接线M1D3在与漏极接线M1D1二维重叠(在平面图中)的位置经过漏极接线M1D1和插塞48电耦合到主MOSFET区域RG1中形成的n+型漏极区域39。
布线M1由包括聚酰亚胺区域等的绝缘保护膜(绝缘膜)50覆盖。也就是说，在绝缘膜46之上，形成保护膜50以便覆盖布线M1。保护膜50是半导体芯片CPHa中的最上层膜(绝缘膜)。保护膜50形成有多个开口51。从每个开口51暴露布线M1的部分。从开口51暴露的布线M1充当焊盘电极(键合焊盘)。
也就是说，前述功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的前述栅极焊盘PDHG由从开口51暴露的栅极接线M1G形成。另外，前述功率MOSFET QH1的前述漏极焊盘PDHS1a、PDHS1b、PDHS2和PDHS3b由从开口51暴露的漏极接线M1D1形成。前述功率MOSFET QH1的前述漏极焊盘PDHS3a由从开口51暴露的漏极接线M1D3形成。另外，前述感测MOSFET QS1的前述漏极焊盘PDHS4由从开口51暴露的漏极接线M1D2形成。前述功率MOSFET QH1的前述漏极焊盘PDHS1a、PDHS1b、PDHS2和PDHS3b由最上层保护膜50分离，但是经过漏极接线M1D1相互电耦合。前述功率MOSFET QH1的前述漏极焊盘PDHS3a经过漏极接线M1D1和M1D3电耦合到前述功率MOSFEET QH1的前述漏极焊盘PDHS1a、PDHS1b、PDHS2和PDHS3b。另一方面，由于漏极接线M1D2从漏极接线M1D1和M1D3分离，所以感测MOSFET QS1的前述漏极焊盘PDHS4从功率MOSFET QH1的前述漏极焊盘PDHS1a、PDHS1b、PDHS2、PDHS3a和PDHS3b电隔离而未与其短路。
在焊盘PDHS1a、PDHS1b、PDHS2、PDHS3a、PDHS3b、PDHS4和PDHG的顶表面之上(即在布线M1的在开口51的底部部分暴露的部分之上)，也可以通过镀敷方法等形成与前述金属层14相同的金属层(这里未示出)。
在衬底31的背表面(与形成有外延层31b的主表面相对的主表面)之上，形成背侧电极BE1。在前述第一实施例中，背侧电极BE1是漏极背侧电极，而在本实施例中，背侧电极BE1是源极背侧电极。在形成半导体芯片CPHa的衬底31的整个背表面之上形成背侧电极BE1。
主MOSFET区域RG1和感测MOSFET区域RG2中的外延层31b中形成的LDMOSFET的源极(n-型源极区域40和n+型源极区域41)经由金属硅化物层49和p型穿孔层44电耦合到衬底主体31a，并且经由衬底主体31a进一步电耦合到源极背侧电极BE1。
主MOSFET区域RG1中的外延层31b中形成的LDMOSFET的漏极(第一n-型漏极区域、第二n-型漏极区域38和n+型漏极区域39)经由插塞48(n+型漏极区域39之上设置的插塞48)和漏极接线M1D1电耦合到漏极焊盘PDHS1a、PDHS1b、PDHS2和PDHS3b。主MOSFET区域RG1中的外延层31b中形成的LDMOSFET的漏极(第一n-型漏极区域37、第二n-型漏极区域38和n+型漏极区域39)也经由插塞48(n+型漏极区域39之上设置的插塞48)以及漏极接线M1D1和M1D3电耦合到漏极焊盘PDHS3a。
感测MOSFET区域RG2中的外延层31b中形成的LDMOSFET的漏极(第一n-型漏极区域37、第二n-型漏极区域38和n+型漏极区域39)经由插塞48(n+型漏极区域39之上设置的插塞48)和漏极接线M1D2电耦合到漏极焊盘PDHS4。
主MOSFET区域RG1和感测MOSFET区域RG2中的外延层31中形成的LDMOSFET的栅极电极35经由插塞48(栅极电极35之上设置的插塞48)和栅极接线M1G电耦合到栅极焊盘PDHG。
因此，在本实施例中，在半导体芯片CPHa中，形成用于功率MOSFET QH1的LDMOSFET和用于感测MOSFET QS1的LDMOSFET。此外，在本实施例中，在半导体芯片CPHa的主表面(上表面或者顶表面)之上，形成前述焊盘PDHS1a、PDHS1b、PDHS2、PDHS3a、PDHS3b和PDHS4作为漏极焊盘。在半导体芯片CPHa的主表面之上，形成前述焊盘PDHG作为栅极焊盘，而在半导体芯片CPHa的背表面之上，形成前述背例电极BE1作为源极背侧电极。
在本实施例中，半导体芯片CPL的结构(横截面结构)与半导体芯片CPHa的结构(横截面结构)基本上相同。在半导体芯片CPL中，在与前述衬底31相同的衬底上形成LDMOSFET。半导体芯片CPH中形成的每个单位LDMOSFET单元的结构与半导体芯片CPHa中的每个单位LDMOSFET单元的结构基本上相同。然而，在半导体芯片CPL中，未形成感测MOSFET QS1，并且在通过组合前述主MOSFET区域RG1与感测MOSFET区域RG2而获得的整个区域中，形成多个单位LDMOSFET单元，这些单位LDMOSFET单元形成功率MOSFET QL1。功率MOSFET QL1由相互并联耦合的多个单位LDMOSFET单元形成。
关于半导体芯片CPHa中的主MOSFET区域RG1、感测MOSFET区域RG2、焊盘PDHG、PDHS1a、PDHS1b、PDHS2、PDHS3a、PDHS3b和PDHS4的布局，它与上文描述的图36至图38(前述第一实施例的第一修改)的芯片布局基本上相同，从而这里省略其描述。关于半导体芯片CPHa中的栅极接线M1G以及漏极接线M1D1、M1D2和M1D3的布局，它与上文描述的图36至图38(前述第一实施例的第一修改)的芯片布局中的栅极接线10G以及源极接线10S1、10S2和10S3的布局基本上相同，从而这里省略其描述。本实施例也可以适用于上文描述的图10至图12的半导体芯片CPH的芯片布局，适用于上文描述的图46至图48的半导体芯片CPHb的芯片布局，以及适用于上文描述的图57至图59的半导体芯片CPHc的芯片布局。
也就是说，在前述第一实施例的半导体芯片CPH、CPHa、CPHb、CPHc和CPL中，通过形成LDMOSFET而不是沟槽-栅极MOSFET，有可能将芯片的顶表面之上的源极焊盘替换为漏极焊盘、将芯片背表面侧上的漏极背侧电极(BE1和BE2)替换为源极背例电极，并且将源极接线(10S1、10S2和10S3)替换为漏极接线。此外，在这样的情况下，前述第一实施例有效，从而省略其重复描述。然而，举例而言，将给出对其中向上文描述的图71至图74的半导体器件SM1f应用本实施例的半导体芯片CPHa的情况的描述。
图85是示出了如下情况的透视平面图，在该情况下，本实施例的半导体芯片CPHa应用于上文描述的图71至图74中所示前述第一实施例的第六修改的半导体器件SM1f，并且图85对应于图72。图86和图87是图85的半导体器件SM1f的横截面图，并且分别对应于上文描述的图73和图74。沿着图85的线E3-E3的横截面图对应于图86。沿着图85的线E4-E4的横截面图对应于图87。本实施例的半导体芯片CPHa被应用于的图85至图87中所示半导体器件SM1f下文将被称为半导体器件SM1h。
关于与半导体芯片CPHa的不同，上文已经描述了它。下文是关于其它部件在上文描述的图72至图74的半导体器件SM1f与图85至图87的半导体器件SM1h之间的不同。
也就是说，在上文描述的图72至图74的半导体器件SM1f中，半导体芯片CPHa的焊盘PDHS1a和PDHS1b经由金属板MP1电耦合到引线接线LB。由于焊盘PDHS1a和PDHS1b是功率MOSFETQH1的源极焊盘，所以用金属板MP1耦合到焊盘PDHS1a和PDHS1b的引线接线LB(引线LD3)是功率MOSFET QH1的源极引线接线。此外，在上文描述的图72至图74的半导体器件SM1f中，半导体芯片CPHa的焊盘PDHS4经由接线WA电耦合到引线LD5c。由于焊盘PDHS4是感测MOSFET QS1的源极焊盘，所以用接线WA耦合到焊盘PDHS4的引线LD5c是感测MOSFET QS1的源极引线。此外，在上文描述的图72至图74的半导体器件SM1f中，半导体芯片CPHa的焊盘PDHS3a经由接线WA电耦合到引线LD5b。由于焊盘PDHS3a是功率MOSFET QH1的源极焊盘，所以用接线WA耦合到焊盘PDHS3a的引线LD5b是功率MOSFET QH1的源极引线。此外，在上文描述的图72至图74的半导体器件SM1f中，半导体芯片CPHa的前述背侧电极BE1是漏极背侧电极。因此，经由前述粘合层SD1来与半导体芯片CPHa的前述背侧电极BE1电耦合的管芯焊盘DP2以及耦合到管芯焊盘DP2的引线LD1是功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的漏极管芯焊盘和漏极引线。
对照而言，在图85至图87的半导体器件SM1h中，半导体芯片CPHa的焊盘PDHS1a和PDHS1b经由金属板MP1电耦合到引线接线LB。由于焊盘PDHS1a和PDHS1b是功率MOSFET QH1的漏极焊盘，所以用金属板MP1耦合到焊盘PDHS1a和PDHS1b的引线接线LB(引线LD3)是功率MOSFET QH1的漏极引线接线。此外，在图85至图87的半导体器件SM1h中，半导体芯片CPHa的焊盘PDHS4经由接线WA电耦合到引线LD5c。由于焊盘PDHS4是感测MOSFET QS1的漏极焊盘，所以用接线WA耦合到焊盘PDHS4的引线LD5c是感测MOSFET QS1的漏极引线。此外，在图85至图87的半导体器件SM1h中，半导体芯片CPHa的焊盘PDHS3a经由接线WA电耦合到引线LD5b。由于焊盘PDHS3a是功率MOSFET QH1的漏极焊盘，所以用接线WA耦合到焊盘PDHS3a的引线LD5b是功率MOSFET QH1的漏极引线。此外，在图85至图87的半导体器件SM1h中，半导体芯片CPHa的前述背侧电极BE1是源极背侧电极。因此，经由前述粘合层SD1来与半导体芯片CPHa的前述背侧电极BE1电耦合的管芯焊盘DP2以及耦合到管芯焊盘DP2的引线LD1是功率MOSFET QH1和感测MOSFET QS1中的每个MOSFET的源极管芯焊盘和源极引线。
图85至图87的半导体器件SM1h的配置在别的方面与上文描述的图72至图74的半导体器件SM1f的配置基本上相同，从而这里省略其描述。此外，在其中向上文描述的图76至图79的半导体器件SM1g应用本实施例的情况下，不同点与在其中已经给出对图85至图88的半导体器件SM1h的描述的情况下相同。
本实施例被应用于的半导体芯片CPH、CPHa、CPHb、CPHc和CPL也可以应用于前述半导体器件SM1、SM1a、SM1b、SM1c、SM1d和SM1e。
图85是当应用本实施例时的电路图并且对应于上文描述的图71。
在前述第一实施例的半导体芯片CPH、CPHa、CPHb和CPHc中，功率MOSFET QH1的漏极与感测MOSFET QS1的漏极共同。然而，在本实施例被应用于的半导体芯片CPH、CPHa、CPHb和CPHc中，功率MOSFET QH1的源极与感测MOSFET QS1的源极共同。响应于此，优选地将上文描述的图71的电路改变成如图88中所示电路。
也就是说，在前述第一实施例中，从输出节点N1输出功率MOSFET QH1中流动的电流Idh，从而不从输出节点N1输出感测MOSFET QS1中流动的电流Ise。因此，在前述第一实施例中，有可能如上文描述的图1中所示直接使用电流Ise并且允许电流Ise流向电阻器RST，以检测电流Ise的值(实际上，电流Ise被转换成电压并且被检测)。另一方面，在本实施例的情况下，由于功率MOSFETQH1的源极与感测MOSFET QS1的源极共同，所以从输出节点N1输出功率MOSFET QH1中流动的电流Idh与感测MOSFET QS1中流动的电流Ise的总和。因而，在图88的电路中，生成与感测MOSFETQS1中流动的电流Ise相等的电流Iref并且允许该电流流向电阻器RST，从而检测电流Ise的值(实际上，电流Iref被转换成电压并且被检测)。以此方式，可以间接检测感测MOSFET QS1中流动的电流Ise的值。此外，在图88的电路的情况下，上文参照图1的描述在别的方面基本上相同，从而这里省略其描述。
尽管已经基于本发明人实现的本发明的实施例具体描述了本发明，但是本发明不限于前述实施例。将理解，可以在未脱离本发明的主旨的范围内在本发明中进行各种改变和修改。
本发明在应用于半导体器件时有效。

Claims (21)

1.一种半导体器件，包括：
第一芯片装配部分；
第一导体部分；
第一半导体芯片，具有第一主表面以及与所述第一主表面相对并且键合到所述第一芯片装配部分的第一背表面；以及
密封部分，在所述密封部分中密封所述第一半导体芯片以及所述第一芯片装配部分和所述第一导体部分中的每个部分的至少部分，
其中所述第一半导体芯片形成有第一MOSFET和第二MOSFET，所述第一MOSFET和第二MOSFET具有它们的相互电耦合的相应漏极和它们的相互电耦合的相应栅极，
其中所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域中，而所述第二MOSFET是用于检测所述第一MOSFET中流动的电流并且在所述第一半导体芯片的所述第一主表面的第二区域中形成的元件，
其中所述第二区域具有比所述第一区域的面积更小的面积，
其中电耦合到所述第一MOSFET和第二MOSFET的所述栅极的第一栅极焊盘、电耦合到所述第一MOSFET的源极的第一源极焊盘和第二源极焊盘以及电耦合到所述第二MOSFET的源极的第三源极焊盘形成于所述第一半导体芯片的所述第一主表面之上，
其中电耦合到所述第一MOSFET和第二MOSFET的所述漏极的漏极电极形成于所述第一半导体芯片的所述第一背表面之上，
其中所述第一半导体芯片的所述第一源极焊盘经由第一导体板电耦合到所述第一导体部分，
其中所述第一源极焊盘是用于输出所述第一MOSFET中流动的电流的焊盘，而所述第二源极焊盘是用于感测所述第一MOSFET的源极电压的焊盘，
其中所述第一源极焊盘由所述第一区域中形成的第一源极接线形成，而所述第二源极焊盘由第二源极接线形成，
其中所述第二源极接线具有它的耦合到所述第一源极接线的一端，并且
其中在平面图中，所述第二源极焊盘在未与所述第一导体板重叠的位置，并且在所述第二源极接线与所述第一源极接线之间的耦合部分在与所述第一导体板重叠的位置。
2.根据权利要求1所述的半导体器件，
其中在所述第一半导体芯片的所述第一主表面中，所述第二源极接线形成于与所述第一源极接线的层相同的层中，并且形成于除了所述第一区域和第二区域之外的区域中。
3.根据权利要求2所述的半导体器件，
其中所述第一源极接线和所述第二源极接线被一体地形成并且由在所述第一源极接线与所述第二源极接线之间的狭缝分离，并且
其中在平面图中，所述狭缝的端部在与所述第一导体板重叠的位置。
4.根据权利要求3所述的半导体器件，
其中所述第一导体板是金属板。
5.根据权利要求4所述的半导体器件，
其中所述第一导体板由铜、铜合金、铝或者铝合金形成。
6.根据权利要求5所述的半导体器件，
其中所述第二源极焊盘经由所述第二源极接线和所述第一源极接线电耦合到所述第一区域中形成的所述第一MOSFET的所述源极区域。
7.根据权利要求6所述的半导体器件，还包括：
第二芯片装配部分；
第二半导体芯片，具有第二主表面以及与所述第二主表面相对并且键合到所述第二芯片装配部分的第二背表面，
其中所述第二半导体芯片和所述第二芯片装配部分的至少部分被密封于所述密封部分中，
其中所述第二半导体芯片形成有用于控制所述第一MOSFET和第二MOSFET的控制电路，
其中第一焊盘、第二焊盘和第三焊盘形成于所述第二半导体芯片的所述第二主表面之上，并且
其中所述第一栅极焊盘经由第一接线电耦合到所述第二半导体芯片的所述第一焊盘，所述第二源极焊盘经由第二接线电耦合到所述第二半导体芯片的所述第二焊盘，并且所述第三源极焊盘经由第三接线电耦合到所述第二半导体芯片的所述第三焊盘。
8.根据权利要求7所述的半导体器件，
其中所述第一MOSFET根据所述第二MOSFET中流动的电流来控制。
9.根据权利要求8所述的半导体器件，
其中所述控制电路包括：
第一驱动电路，耦合到所述第二半导体芯片中的所述第一焊盘以向所述第一MOSFET和第二MOSFET的所述栅极供应栅极信号；以及
第一电路，耦合到所述第二半导体芯片中的所述第二焊盘和第三焊盘以控制所述第二MOSFET中流动的电流，从而所述第二焊盘的输入电压和所述第三焊盘的输入电压相同。
10.根据权利要求9所述的半导体器件，
其中电耦合到所述第一MOSFET的所述源极的第四源极焊盘形成于所述第一半导体芯片的所述第一主表面之上，而第四焊盘形成于所述第二半导体芯片的所述第二主表面之上，并且
其中所述第四源极焊盘经由第四接线电耦合到所述第二半导体芯片的所述第四焊盘，而所述第四焊盘耦合到所述第二半导体芯片中的所述第一驱动电路。
11.根据权利要求10所述的半导体器件，
其中在所述第二半导体芯片中，所述第二焊盘和第三焊盘未耦合到所述第一驱动电路。
12.根据权利要求11所述的半导体器件，
其中所述第四源极焊盘由所述第一源极接线形成。
13.根据权利要求12所述的半导体器件，还包括：
第三半导体芯片，装配于所述第一导体部分之上；以及
第二导体部分，具有它的在所述密封部分中密封的至少一个部分，
其中所述第三半导体芯片具有第三主表面以及与所述第三主表面相对并且键合到所述第一导体部分的第三背表面，
其中所述第三半导体芯片形成有第三MOSFET，
其中电耦合到所述第三MOSFET的栅极的第二栅极焊盘和电耦合到所述第三MOSFET的源极的第五源极焊盘形成于所述第三半导体芯片的所述第三主表面之上，
其中电耦合到所述第三MOSFET的漏极的漏极电极形成于所述第三半导体芯片的所述第三背表面之上，
其中所述第五源极焊盘经由第二导体板电耦合到所述第二导体部分，
其中第五焊盘形成于所述第二半导体芯片的所述第二主表面之上，
其中所述第二栅极焊盘经由第五接线电耦合到所述第二半导体芯片的所述第五焊盘，并且
其中所述控制电路具有耦合到所述第二半导体芯片中的所述第五焊盘以向所述第三MOSFET的所述栅极供应栅极信号的第二驱动电路。
14.一种半导体器件，包括：
第一芯片装配部分；
第二芯片装配部分；
第一导体部分；
第一半导体芯片，包括第一主表面以及与所述第一主表面相对并且键合到所述第一芯片装配部分的第一背表面；
第二半导体芯片，具有第二主表面以及与所述第二主表面相对并且键合到所述第二芯片装配部分的第二背表面；以及
密封部分，在所述密封部分中密封所述第一半导体芯片、所述第二半导体芯片以及所述第一芯片装配部分、所述第二芯片装配部分和所述第一导体部分中的每个部分的至少部分，
其中所述第一半导体芯片形成有第一MOSFET和第二MOSFET，所述第一MOSFET和第二MOSFET具有它们的相互电耦合的相应漏极和它们的相互电耦合的相应栅极，
其中所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域中，
其中所述第二MOSFET是用于检测所述第一MOSFET中流动的电流的元件，并且形成于所述第一半导体芯片的所述第一主表面的第二区域中，
其中所述第二区域具有比所述第一区域的面积更小的面积，
其中电耦合到所述第一MOSFET和第二MOSFET的所述栅极的第一栅极焊盘、电耦合到所述第一MOSFET的源极的第一源极焊盘和第二源极焊盘以及电耦合到所述第二MOSFET的源极的第三源极焊盘形成于所述第一半导体芯片的所述第一主表面之上，
其中电耦合到所述第一MOSFET和第二MOSFET的所述漏极的漏极电极形成于所述第一半导体芯片的所述第一背表面之上，
其中所述第一源极焊盘用于输出所述第一MOSFET中流动的所述电流，
其中所述第二半导体芯片形成有用于控制所述第一MOSFET和第二MOSFET的控制电路，
其中第一焊盘、第二焊盘、第三焊盘和第四焊盘形成于所述第二半导体芯片的所述第二主表面之上，并且
其中所述第一半导体芯片的所述第一源极焊盘经由第一导体板电耦合到所述第一导体部分，所述第二半导体芯片的所述第一焊盘经由第一接线电耦合到所述第一栅极焊盘，所述第二半导体芯片的所述第二焊盘经由第二接线电耦合到所述第一导体板，所述第二半导体芯片的所述第三焊盘经由第三接线电耦合到所述第三源极焊盘，并且所述第二半导体芯片的所述第四焊盘经由第四接线电耦合到所述第二源极焊盘。
15.根据权利要求14所述的半导体器件，
其中所述控制电路具有：第一驱动电路，耦合到所述第二半导体芯片中的所述第一焊盘以用于向所述第一MOSFET和第二MOSFET的所述栅极供应栅极信号；以及第一电路，耦合到所述第二半导体芯片中的所述第二焊盘和第三焊盘以控制所述第二MOSFET中流动的电流，从而所述第二焊盘的输入电压和所述第三焊盘的输入电压相同，并且
其中在所述第二半导体芯片中，所述第四焊盘耦合到所述第一驱动电路。
16.根据权利要求15所述的半导体器件，
其中在所述第二半导体芯片中，所述第二焊盘和第三焊盘未耦合到所述第一驱动电路。
17.根据权利要求16所述的半导体器件，
其中所述第一导体板具有开口，
其中在所述第一半导体芯片的所述第一主表面，所述第三源极焊盘在平面图中从所述开口暴露，并且
其中所述第三接线耦合到所述第三源极焊盘。
18.根据权利要求17所述的半导体器件，还包括：
第三半导体芯片，装配于所述第一导体部分之上；以及
第二导体部分，具有它的在所述密封部分中密封的至少部分，
其中所述第三半导体芯片具有第三主表面以及与所述第三主表面相对并且键合到所述第一导体部分的第三背表面，
其中所述第三半导体芯片形成有第三MOSFET，
其中电耦合到所述第三MOSFET的栅极的第二栅极焊盘和电耦合到所述第三MOSFET的源极的第五源极焊盘形成于所述第三半导体芯片的所述第三主表面之上，
其中电耦合到所述第三MOSFET的漏极的漏极电极形成于所述第三半导体芯片的所述第三背表面之上，
其中所述第五源极焊盘经由第二导体板电耦合到所述第二导体部分，
其中第五焊盘形成于所述第二半导体芯片的所述第二主表面之上，
其中所述第二栅极焊盘经由第五接线电耦合到所述第二半导体芯片的所述第五焊盘，并且
其中所述控制电路具有耦合到所述第二半导体芯片中的所述第五焊盘以向所述第三MOSFET的所述栅极供应栅极信号的第二驱动电路。
19.一种半导体器件，包括：
第一芯片装配部分；
第二芯片装配部分；
第三芯片装配部分；
第一半导体芯片，包括第一主表面以及与所述第一主表面相对并且键合到所述第一芯片装配部分的第一背表面；
第二半导体芯片，具有第二主表面以及与所述第二主表面相对并且键合到所述第二芯片装配部分的第二背表面；
第三半导体芯片，具有第三主表面以及与所述第三主表面相对并且键合到所述第三芯片装配部分的第三背表面；以及
密封部分，在所述密封部分中密封所述第一半导体芯片、所述第二半导体芯片、所述第三半导体芯片以及所述第一芯片装配部分、所述第二芯片装配部分和所述第三芯片装配部分中的每个部分的至少部分，
其中所述第一半导体芯片形成有第一MOSFET和第二MOSFET，所述第一MOSFET和第二MOSFET具有它们的相互电耦合的相应漏极和它们的相互电耦合的相应栅极，
其中所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域中，而所述第二MOSFET是用于检测所述第一MOSFET中流动的电流并且形成于所述第一半导体芯片的所述第一主表面的第二区域中的元件，
其中所述第二区域具有比所述第一区域的面积更小的面积，
其中电耦合到所述第一MOSFET和第二MOSFET的所述栅极的第一栅极焊盘、电耦合到所述第一MOSFET的源极的第一源极焊盘和第二源极焊盘以及电耦合到所述第二MOSFET的源极的第三源极焊盘形成于所述第一半导体芯片的所述第一主表面之上，
其中电耦合到所述第一MOSFET和第二MOSFET的所述漏极的漏极电极形成于所述第一半导体芯片的所述第一背表面之上，
其中所述第三半导体芯片形成有第三MOSFET，
其中电耦合到所述第三MOSFET的栅极的第二栅极焊盘和电耦合到所述第三MOSFET的源极的第五源极焊盘形成于所述第三半导体芯片的所述第三主表面之上，
其中电耦合到所述第三MOSFET的漏极的漏极电极形成于所述第三半导体芯片的所述第三背表面之上，
其中所述第二半导体芯片形成有用于控制所述第一MOSFET和第二MOSFET的控制电路，
其中第一焊盘、第二焊盘、第三焊盘、第四焊盘和第五焊盘形成于所述第二半导体芯片的所述第二主表面之上，并且
其中所述第一半导体芯片的所述第一源极焊盘经由第一导体板电耦合到所述第三芯片装配部分，所述第二半导体芯片的所述第一焊盘经由第一接线电耦合到所述第一栅极焊盘，所述第二半导体芯片的所述第二焊盘经由第二接线电耦合到所述第三芯片装配部分，所述第二半导体芯片的所述第三焊盘经由第三接线电耦合到所述第三源极焊盘，并且所述第二半导体芯片的所述第四焊盘经由第四接线电耦合到所述第二源极焊盘。
20.根据权利要求19所述的半导体器件，
其中所述控制电路具有：第一驱动电路，耦合到所述第二半导体芯片中的所述第一焊盘以用于向所述第一MOSFET和第二MOSFET的所述栅极供应栅极信号；第二驱动电路，耦合到所述第二半导体芯片中的所述第五焊盘以用于向所述第三MOSFET的所述栅极供应栅极信号；以及第一电路，耦合到所述第二半导体芯片中的所述第二焊盘和第三焊盘以控制所述第二MOSFET中流动的电流，从而使得所述第二焊盘的输入电压和所述第三焊盘的输入电压相同，并且
其中在所述第二半导体芯片中，所述第四焊盘耦合到所述第一驱动电路。
21.根据权利要求20所述的半导体器件，
其中在所述第二半导体芯片中，所述第二焊盘和第三焊盘未耦合到所述第一驱动电路。
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