JP2017005212A - パワー半導体回路及びパワー半導体素子の実装方法 - Google Patents

Abstract

【課題】積層化した主回路基板に表面実装型のパワー半導体素子を実装する際に、基板パターンへの実装に由来する配線インダクタンスを低インダクタンス化して、スイッチング時に発生するサージ電圧の低圧化を図る。【解決手段】直流正電位側入力電極(P)側のパターン、直流負電位側入力電極(N)側のパターン、および、交流出力電極(U)側のパターンを積層化した主回路基板上に、対となる上アーム側パワー半導体素子12と下アーム側パワー半導体素子13を、上アーム側パワー半導体素子及び下アーム側パワー半導体素子それぞれのドレイン(D)とソース(S)の向きを反転させて実装する。対となるパワー半導体素子のドレイン(D)とソース(S)との向きを反転させて実装することで、直流正電位側入力電極Pから交流出力電極Uまで流れる電流、および、直流負電位側入力電極Nから交流出力電極Uまで流れる電流、は共にほぼ直線上に流れる、さらに両電流対は積層部分又はその近接部分を流れるようにする。【選択図】図１

Description

本発明は、パワー半導体回路及びパワー半導体素子の実装方法に関し、特にＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor:金属酸化膜半導体電界効果トランジスタ)などの表面実装型のパワー半導体素子の主回路基板への実装に関する。

図３は、従来の３相インバータ回路を含む電源システムの構成を示す図であり、ＭＯＳＦＥＴを用いて直流から交流に変換し、負荷（モータ）に３相交流を印加する。
図３において、１は、直流電源回路（交流電源入力の場合は、整流器１ａと大容量コンデンサ１ｂとで構成される）、２は、直流から交流に変換するＭＯＳＦＥＴにより構成する３相インバータ回路、３は、ＭＯＳＦＥＴの各ゲートに接続されるゲート駆動回路、４は、ＭＯＳＦＥＴ（本来必要な環流ダイオードについては図示省略しているが、ボディダイオードで代用するか又は外付けのダイオードを接続する）、５は、直流からインバータ回路２により変換した交流が印加されるモータなどの負荷である。

また図４は、表面実装型ＭＯＳＦＥＴのパッケージ例を示す図である。図４において、（ａ）は表面側からみた斜視図であり、（ｂ）は裏面からみた斜視図である。
半導体パッケージの表面側は樹脂材料で封止され、裏面側にドレイン電極６、ソース電極及びゲート電極８（以後に説明する実施例では、ゲート電極８は本質的ではないので図示を省略している）が設けられ、主回路基板(不図示)に半田実装される。

図４に示された表面実装型のＭＯＳＦＥＴ（パワー半導体素子）及び基板への実装例は下記の非特許文献１に記載されているので必要ならばそれを参照されたい。
なお以後では、パッケージ化されている表面実装型ＭＯＳＦＥＴのことを、単にＭＯＳＦＥＴ又は半導体素子として簡略化して説明する。

図５は、従来構成におけるＭＯＳＦＥＴのスイッチング動作の一例を示す図である。
図５において、（ａ）は、ＭＯＳＦＥＴ（Ｔ２）がスイッチされる前の状態を示し、（ｂ）は、ＭＯＳＦＥＴ（Ｔ２）がスイッチされた後の状態を示している。すなわち、
図５（ａ）の回路状態において、図３の３相インバータ回路２の１相分の下アームであるＭＯＳＦＥＴ（Ｔ２）がオン状態からオフ状態に遷移することを想定する。

ＭＯＳＦＥＴ（Ｔ２）がオフ(遮断)されると、回路状態は、図５（ａ）から図５（ｂ）に遷移する。
その際、電源電圧Ｅｄを供給する直流電源部とＭＯＳＦＥＴ間には配線パターンによるインダクタンス成分９があるため、ＭＯＳＦＥＴ（Ｔ２）の遮断時にはその遮断時の電流変化(ｄｉ／ｄｔ)によって、
Ｖ_DS(peak)＝Ｅｄ＋Ｌ１・ｄｉ／ｄｔ・・・（１）
Ｌ１：配線インダクタンス
Ｅｄ：直流電源電圧
のピーク電圧Ｖ_DS（ドレインＤ−ソースＳ間電圧）がＭＯＳＦＥＴ（Ｔ２）のドレイン・ソース間に印加されることとなる。

図６は、図５に示したＭＯＳＦＥＴ（Ｔ２）のターンオフ時の電流及び電圧波形を示す図である。配線によるインダクタンス成分９が大きいと、図６に示すＶ_DS(peak)が大きくなるため、ＭＯＳＦＥＴとしては上記（１）式に示されるＶ_DS(peak)の値以上の耐圧が必要となる。一般に耐圧が大きくなるように設計されたＭＯＳＦＥＴ（パワー半導体素子）は高価で、大型のものとなる。

図７は、従来構成における３相インバータ回路１相分の上下アームを構成するＭＯＳＦＥＴの基板内パターンのレイアウトを示す図である。図８は、図７における３相インバータ回路１相分の上下アームを構成するＭＯＳＦＥＴの基板内電流経路を示す図である。

図７に示すように、基板内部において、直流の正電位側入力電極(Ｐ)側のパターン１０と直流の負電位側入力電極(Ｎ)側のパターン１１とを積層化しているので、積層部分に接近した箇所ではインダクタンス成分を大幅に低減させることができるが、上記非特許文献１の図２−１，図２−２に示されるように、上アーム側のＭＯＳＦＥＴパッケージと下アーム側のＭＯＳＦＥＴパッケージとを同じ向きに隣接させて図７に示すように実装すると、直流正電位側入力電極Ｐから交流出力電極Ｕまでは比較的直線的に電流が流れる（図８（ａ）参照）が、直流負電位側入力電極Ｎから交流出力電極Ｕまで流れる電流は配線パターンの要請からその経路が長くなる（図８（ｂ）参照）ため、その分インダクタンスが増加する。

一方、特許文献１には、第１及び第２の半導体素子の配置を相互に変え、第１及び第２の半導体素子に含まれるスイッチング素子をスイッチングしたとき、基板の厚み方向から見て右回り、左回りの両方向に互いの半導体素子を介するサージ電流が流れるようにし、電流による磁束が互いに打ち消し合うようにして配線インダクタンスを低減させる技術が開示されている。

再公表２０１０−００４８０２号公報

"High Power Solution with TO-Leadless"、［online］、［平成27年5月25日検索］、インターネット＜Application Note AN2013-09，Vl.1，September 2013,Fig.2.1,pp.5,Fig.2.4,pp.8、Infineon＞

上述した図７及び図８に示した従来構成の３相インバータ回路１相分の上下アームを構成するＭＯＳＦＥＴの基板内パターンのレイアウトでは、基板パターン部の低インダクタンス化を実現することができないという課題があった。

そこで本発明の目的は、直流正電位側入力電極のパターン、直流負電位側入力電極のパターン及び交流出力側のパターンを積層化した主回路基板に表面実装型のパワー半導体素子を実装する際に、基板パターンへの実装に由来する配線インダクタンスを低インダクタンス化して、スイッチング時に発生するサージ電圧の低圧化を図ることにある。

本発明の第一の態様は、表面実装型のパワー半導体素子を少なくとも上下アームとして２個直列に接続するパワー半導体回路であって、上アーム側の前記パワー半導体素子のドレインとソースの向きと、下アーム素子側の前記パワー半導体素子のドレインとソースの向きとを反転させ、且つ、前記上アーム側パワー半導体素子及び前記下アーム側パワー半導体素子を異なる回路基板上に隣接して接続したことを特徴とする。

上記第一の態様において、
前記上下アームのそれぞれのパワー半導体素子を複数並列接続する場合には、
前記上アーム側パワー半導体素子と前記下アーム側パワー半導体素子とを各々纏めるとともに、対となる前記上下アームのパワー半導体素子のドレインとソースの向きを前記異なる回路基板上で反転させ、前記パワー半導体素子を直線的に並べて前記回路基板に接続したことを特徴とする。

また上記第一の態様において、
前記上下アームのそれぞれのパワー半導体素子を複数並列接続する場合には、
対となる前記上下アームのパワー半導体素子のドレインとソースの向きを前記異なる回路基板上で反転させ、前記パワー半導体素子を交互に直線的に並べて前記回路基板に接続したことを特徴とする。

本発明の第二の態様は、表面実装型のパワー半導体素子を少なくとも上下アームとして２個直列に接続するパワー半導体素子の実装方法であって、前記パワー半導体素子を基板上に実装する際、上アーム側パワー半導体素子と下アーム素子側パワー半導体素子とを異なる回路基板上で隣接させ、前記パワー半導体素子のドレインとソースの向きを反転させて実装したことを特徴とする。

上記第二の態様において、
前記上下アームのそれぞれのパワー半導体素子を複数用いて並列構成とする場合は、
前記上アーム側パワー半導体素子と前記下アーム側パワー半導体素子とを各々纏めるとともに、対となる前記上下アームのパワー半導体素子のドレインとソースの向きを反転させ、更に、それらを一直線上に並べて実装したことを特徴とする。

また上記第二の態様において、
前記上下アームのそれぞれのパワー半導体素子を複数用いて並列構成とする場合は、
前記上アーム側パワー半導体素子と前記下アーム側パワー半導体素子を略一直線上に交互に実装したことを特徴とする。

本発明によれば、耐圧の低いパワー半導体素子を電源システムの構築に使用することができるため、電源システムの低コスト化、小型化を実現することが可能となる。
また、従来構成例に比べて基板パターン部の低インダクタンス化が可能となるため、スイッチング時に発生するサージ電圧の低圧化を図ることが可能となる。

本発明の実施形態１に係るパワー半導体回路の構成を示す図である。 本発明の実施形態２に係るパワー半導体回路の構成を示す図である。 本発明の実施形態３に係るパワー半導体回路の構成を示す図である。 従来の３相インバータ回路を含む電源システムの構成を示す図である。 表面実装型ＭＯＳＦＥＴパッケージの外観を示す図である。 従来構成におけるＭＯＳＦＥＴのスイッチング動作の一例を示す図である。 図５におけるＭＯＳＦＥＴターンオフ時の電流，電圧波形を示す図である。 従来構成例における３相インバータ回路１相分の上下アームを構成するＭＯＳＦＥＴの基板内パターンレイアウトを示す図である。 図７における３相インバータ回路１相分の上下アームを構成するＭＯＳＦＥＴの基板内電流経路を示す図である。

以下、本発明の実施の形態について、詳細に説明する。
［実施形態１］
図１は、本発明の実施形態１に係るパワー半導体回路の構成を示す図である。

図１において、（ａ）は、本発明の実施形態１における３相インバータ回路１相分のパワー半導体素子のパターンレイアウト構成例を示し、(ｂ)は、（ａ）におけるＰ電極（直流正電位側入力電極）からＵ電極（交流出力電極）への電流経路の様子を示し、(ｃ)は、（ａ）におけるＮ電極（直流負電位側入力電極）からＵ電極（交流出力電極）への電流経路の様子を示すものである。

さらに説明すると、図１（ａ）は、直流正電位側入力電極（Ｐ）側のパターン、直流負電位側入力電極（Ｎ）側のパターン、および、交流出力電極（Ｕ）側のパターンを積層化した主回路基板上に、対となる上アーム側パワー半導体素子１２と下アーム側パワー半導体素子１３を、上アーム側パワー半導体素子及び下アーム側パワー半導体素子それぞれのドレイン（Ｄ）とソース（Ｓ）の向きを反転させて実装するよう構成している。

対となるパワー半導体素子のドレイン（Ｄ）とソース（Ｓ）の向きを上記のように配置することで、直流正電位側入力電極Ｐから交流出力電極Ｕまで流れる電流（図１(ｂ)参照）、および、直流負電位側入力電極Ｎから交流出力電極Ｕまで流れる電流（図１(ｃ)参照）、は共にほぼ直線上に流れる、さらに両電流対はパターン積層化で低インピーダンスとなる積層部分又はその近接部分を流れるため、基板パターン部の低インダクタンス化を図ることができる。また基板パターン部の低インダクタンス化が可能となるため、スイッチング時に発生するサージ電圧の低圧化を図ることができる。

［実施形態２］
図２Ａは、本発明の実施形態２に係るパワー半導体パワー半導体回路の構成を示す図である。
図２Ａに示すように、直流正電位側入力電極（Ｐ）側のパターン、直流負電位側入力電極）（Ｎ）側のパターン、および、交流出力電極（Ｕ）側のパターンを積層化した主回路基板上に、上アーム側ＭＯＳＦＥＴ１４，１５，１６、並びに、下アーム側ＭＯＳＦＥＴ１７，１８，１９を３並列となるように纏め且つ上アーム側ＭＯＳＦＥＴと下アーム側ＭＯＳＦＥＴそれぞれのドレイン（Ｄ）とソース（Ｓ）の向きを反転させ、更に、それらを一直線上に並べて実装するよう構成したものである。これにより、基板パターン部の低インダクタンス化を図ることができる。また基板パターン部の低インダクタンス化が可能となるため、スイッチング時に発生するサージ電圧の低圧化を図ることができる。

その際、ＭＯＳＦＥＴ１４とＭＯＳＦＥＴ１７、ＭＯＳＦＥＴ１５とＭＯＳＦＥＴ１８、ＭＯＳＦＥＴ１６とＭＯＳＦＥＴ１９とをそれぞれ上アーム側ＭＯＳＦＥＴ及び下アーム側ＭＯＳＦＥＴとして機能させることで、３相インバータ回路１相分を構成する、上アーム，下アームとなる各ＭＯＳＦＥＴの配置距離を均等にして電流の分担を均等化することができる。

また、本実施形態２の方式は後述する図２Ｂ(実施形態３の方式)に対して、上アーム側のＭＯＳＦＥＴと下アーム側のＭＯＳＦＥＴがまとまって配置されるため、それぞれのゲート配線パターンの容易化が図れるという特長を有する。

［実施形態３］
図２Ｂは、本発明の実施形態３に係るパワー半導体パワー半導体回路の構成を示す図である。
図２Ｂに示すように、直流正電位側入力電極（Ｐ）側のパターン、直流負電位側入力電極（Ｎ）側のパターン、および、交流出力電極（Ｕ）側のパターンを積層化した主回路基板上に、上アーム側ＭＯＳＦＥＴ１４，１５，１６、並びに、下アーム側ＭＯＳＦＥＴ１７，１８，１９を３並列化し、対となる上下アームのＭＯＳＦＥＴのドレイン（Ｄ）とソース（Ｓ）の向きを反転させながら一直線上になるよう実装化する構成としたものである。

ここで注意すべきは、パターン積層化となる、直流正電位側入力電極（Ｐ）側のパターンを提供する主回路基板の形状、直流負電位側入力電極（Ｎ）側のパターンを提供する主回路基板の形状、および、交流出力電極（Ｕ）側のパターンを提供する主回路基板の形状を、各半導体素子（この場合は、ＭＯＳＦＥＴ）の各回路基板への配置に応じて変えるようにしていることである。

このように上アーム側のＭＯＳＦＥＴと下アーム側のＭＯＳＦＥＴのドレイン（Ｄ）とソース（Ｓ）の向きを交互に配置することで、３相インバータ回路１相分を構成する、上下アームの各ＭＯＳＦＥＴ同士が近接配置されることとなるため、基板パターン部の低インダクタンス化及び電流の分担を均等化することができる。また基板パターン部の低インダクタンス化が可能となるため、スイッチング時に発生するサージ電圧の低圧化を図ることができる。

なお、上記の各実施形態において、回生動作をする場合には、入出力の関係が逆になることに留意すべきである。

［応用例］
上述した実施形態１ないし３では、パワー半導体素子をＭＯＳＦＥＴであるとした場合の例についてもっぱら説明したが、パワー半導体素子をＩＧＢＴなどの他のパワー半導体素子であるとした場合の例であっても構わない。また並列数も２以上であれば何並列にしても構わない。

さらに上述した実施形態１ないし３では、パワー半導体素子の全ての電極を表面実装することを前提に説明したが、３端子あるいは２端子を有する既に規格化されているＴＯ220パッケージのような、ドレインのみ表面実装が可能な半導体素子であっても適用することができる。この場合も、隣接する素子のドレインとソースの向きを反転させてドレイン電極を表面実装することで同様の効果を得ることができる。

１２ 上アーム側パワー半導体素子
１３ 下アーム側パワー半導体素子
１４〜１６ 上アーム側パワー半導体素子
１７〜１９ 下アーム側パワー半導体素子
Ｄ ドレイン
Ｎ 直流負電位側入力電極
Ｐ 直流正電位側入力電極
Ｓ ソース
Ｕ 交流出力電極

Claims (6)

1. 表面実装型のパワー半導体素子を少なくとも上下アームとして２個直列に接続するパワー半導体回路であって、上アーム側の前記パワー半導体素子のドレインとソースの向きと、下アーム素子側の前記パワー半導体素子のドレインとソースの向きとを反転させ、且つ、前記上アーム側パワー半導体素子及び前記下アーム側パワー半導体素子を異なる回路基板上に隣接して接続したことを特徴とするパワー半導体回路。
2. 請求項１記載のパワー半導体回路において、
   前記上下アームのそれぞれのパワー半導体素子を複数並列接続する場合には、
   前記上アーム側パワー半導体素子と前記下アーム側パワー半導体素子とを各々纏めるとともに、対となる前記上下アームのパワー半導体素子のドレインとソースの向きを前記異なる回路基板上で反転させ、前記パワー半導体素子を直線的に並べて前記回路基板に接続したことを特徴とするパワー半導体回路。
3. 請求項１記載のパワー半導体回路において、
   前記上下アームのそれぞれのパワー半導体素子を複数並列接続する場合には、
   対となる前記上下アームのパワー半導体素子のドレインとソースの向きを前記異なる回路基板上で反転させ、前記パワー半導体素子を交互に直線的に並べて前記回路基板に接続したことを特徴とするパワー半導体回路。
4. 表面実装型のパワー半導体素子を少なくとも上下アームとして２個直列に接続するパワー半導体素子の実装方法であって、前記パワー半導体素子を基板上に実装する際、上アーム側パワー半導体素子と下アーム素子側パワー半導体素子とを異なる回路基板上で隣接させ、前記パワー半導体素子のドレインとソースの向きを反転させて実装したことを特徴とするパワー半導体素子の実装方法。
5. 請求項４記載のパワー半導体素子の実装方法において、
   前記上下アームのそれぞれのパワー半導体素子を複数用いて並列構成とする場合は、
   前記上アーム側パワー半導体素子と前記下アーム側パワー半導体素子とを各々纏めるとともに、対となる前記上下アームのパワー半導体素子のドレインとソースの向きを反転させ、更に、それらを一直線上に並べて実装したことを特徴とするパワー半導体素子の実装方法。
6. 請求項４記載のパワー半導体素子の実装方法において、
   前記上下アームのそれぞれのパワー半導体素子を複数用いて並列構成とする場合は、
   前記上アーム側パワー半導体素子と前記下アーム側パワー半導体素子を略一直線上に交互に実装したことを特徴とするパワー半導体素子の実装方法。