JP6308978B2

JP6308978B2 - 半導体装置

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Publication number: JP6308978B2
Application number: JP2015120707A
Authority: JP
Inventors: 一史石井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-06-16
Filing date: 2015-06-16
Publication date: 2018-04-11
Anticipated expiration: 2035-06-16
Also published as: JP2017005216A

Description

本発明は、３レベルインバータまたは３レベルコンバータに用いられる半導体装置に関し、特に、Ｔ−ｔｙｐｅまたはＡＮＰＣ（Active Neutral Point Clamped）形Ｉ−ｔｙｐｅの３レベルインバータまたは３レベルコンバータに用いられる半導体装置に関する。

従来、１相分を２個の同一の半導体装置で構成する、Ｉ−ｔｙｐｅと称される３レベルインバータが開示されている（例えば、特許文献１参照）。

国際公開第２０１３／０３０９５６号パンフレット

近年、Ｔ−ｔｙｐｅまたはＡＮＰＣ形Ｉ−ｔｙｐｅと称される３レベルインバータが提案されている。Ｔ−ｔｙｐｅの３レベルインバータは、Ｉ−ｔｙｐｅの３レベルインバータよりも損失を低減することができる。また、ＡＮＰＣ形Ｉ−ｔｙｐｅのインバータは、Ｉ−ｔｙｐｅの３レベルインバータを高機能化したものであり、Ｉ−ｔｙｐｅの３レベルインバータよりも出力電力を向上することができる。

Ｔ−ｔｙｐｅの３レベルインバータでは、１相分を２個の半導体装置で構成しているが、Ｐ側（上アーム）用の半導体装置とＮ側（下アーム）用の半導体装置とで内部結線が異なっている。従って、１相分を構成するためには２種類の半導体装置が必要となる。

また、特許文献１の技術をＴ−ｔｙｐｅまたはＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータに適用する場合において、自己消弧機能を有するパワー半導体スイッチング素子の数量が不足し、２個の半導体装置ではＴ−ｔｙｐｅまたはＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータを構成することができない。

このように、従来のＴ−ｔｙｐｅまたはＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータでは、１相分をＰ側用半導体装置とＮ側用半導体装置とで構成する場合において、２種類の半導体装置が必要となる。従って、Ｔ−ｔｙｐｅまたはＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータを組み立てる際に、半導体装置の取付けを誤ってしまう等の問題があった。また、このような取り付けの誤りを防ぐ対策として、半導体装置のケース等に色を付すことが考えられるが、半導体装置の製造プロセスに色を付すための特殊な工程が必要になるという問題があった。

本発明は、このような問題を解決するためになされたものであり、Ｔ−ｔｙｐｅまたはＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータにおいて、１相分を２個の同一の半導体装置で構成することが可能な半導体装置を提供することを目的とする。

上記の課題を解決するために、本発明による半導体装置は、Ｔ−ｔｙｐｅまたはＡＮＰＣ（Active Neutral Point Clamped）形Ｉ−ｔｙｐｅの３レベルインバータに用いられる半導体装置であって、ダイオードが逆並列に接続された自己消弧機能を有する第１のパワー半導体スイッチング素子、第２のパワー半導体スイッチング素子、および第３のパワー半導体スイッチング素子を備え、第１のパワー半導体スイッチング素子および第２のパワー半導体スイッチング素子は、互いに直列に接続され、第３のパワー半導体スイッチング素子は、第１のパワー半導体スイッチング素子および第２のパワー半導体スイッチング素子とは絶縁されていることを特徴とする。

本発明によると、半導体装置は、Ｔ−ｔｙｐｅまたはＡＮＰＣ（Active Neutral Point Clamped）形Ｉ−ｔｙｐｅの３レベルインバータに用いられる半導体装置であって、ダイオードが逆並列に接続された自己消弧機能を有する第１のパワー半導体スイッチング素子、第２のパワー半導体スイッチング素子、および第３のパワー半導体スイッチング素子を備え、第１のパワー半導体スイッチング素子および第２のパワー半導体スイッチング素子は、互いに直列に接続され、第３のパワー半導体スイッチング素子は、第１のパワー半導体スイッチング素子および第２のパワー半導体スイッチング素子とは絶縁されているため、Ｔ−ｔｙｐｅまたはＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータにおいて、１相分を２個の同一の半導体装置で構成することが可能となる。

本発明の実施の形態１による半導体装置の構成の一例を示す図である。本発明の実施の形態１による半導体装置の構成の一例を示す図である。本発明の実施の形態２による半導体装置の構成の一例を示す図である。本発明の実施の形態３による半導体装置の構成の一例を示す図である。

本発明の実施の形態について、図面に基づいて以下に説明する。

＜実施の形態１＞
図１は、本発明の実施の形態１による半導体装置１の構成の一例を示す図である。なお、本実施の形態１では、半導体装置１は、Ｔ−ｔｙｐｅの３レベルインバータに用いられるものとする。

図１（ａ）は、半導体装置１を構成する等価回路を示している。図１（ｂ）は、半導体装置１の外観を示している。図１（ａ）に示す面１３，１４は、図１（ｂ）に示す面１３，１４を概念的に示したものである。

図１に示すように、半導体装置１のケース内には、ダイオード５が逆並列に接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor）２（第１のパワー半導体スイッチング素子）と、ダイオード６が逆並列に接続されたＩＧＢＴ３（第２のパワー半導体スイッチング素子）と、ダイオード７が逆並列に接続されたＩＧＢＴ４（第３のパワー半導体スイッチング素子）とが備えられている。ＩＧＢＴ２のエミッタとＩＧＢＴ３のコレクタとは電気的に接続されている。すなわち、ＩＧＢＴ２およびＩＧＢＴ３は、互いに直列に接続されている。ＩＧＢＴ４は、ＩＧＢＴ２およびＩＧＢＴ３とは絶縁されている。また、ＩＧＢＴ２〜４の各々は、自己消弧機能を有している。

ＩＧＢＴ２のコレクタは、Ｐ端子８（第１の外部端子）と電気的に接続されている。ＩＧＢＴ３のエミッタは、Ｎ端子９（第２の外部端子）と電気的に接続されている。ＩＧＢＴ２のエミッタとＩＧＢＴ３のコレクタとの結線部は、ＡＣ端子１０（第３の外部端子）と電気的に接続されている。また、ＩＧＢＴ４のコレクタは、Ｃ１端子１１（第４の外部端子）と電気的に接続されている。ＩＧＢＴ４のエミッタは、Ｃ２端子１２（第５の外部端子）と電気的に接続されている。Ｐ端子８、Ｎ端子９、ＡＣ端子１０、Ｃ１端子１１、およびＣ２端子１２は、外部端子であり、外部配線用に使用される。

Ｐ端子８、Ｎ端子９、Ｃ１端子１１、およびＣ２端子１２は、同一の面１３上に並べて配置されている。Ｐ端子８とＣ１端子１１とは、互いに隣り合うように配置されている。Ｃ２端子１２とＮ端子９とは、互いに隣り合うように配置されている。また、ＡＣ端子１０は、Ｐ端子８、Ｎ端子９、Ｃ１端子１１、およびＣ２端子１２が配置される面１３と対向する面１４上に配置されている。

図２は、Ｔ−ｔｙｐｅの３レベルインバータに用いられる２個の半導体装置１の構成を示す図である。

図２に示すように、Ｃ２端子１２とＮ端子９とを外部で配線することによって、Ｔ−ｔｙｐｅの３レベルインバータにおける１相分のＰ側用半導体装置（図中の上側の半導体装置１）が構成される。また、Ｐ端子８とＣ１端子１１とを外部で配線することによって、Ｔ−ｔｙｐｅの３レベルインバータにおける１相分のＮ側用半導体装置（図中の下側の半導体装置１）が構成される。すなわち、２個の同一の半導体装置１でＴ−ｔｙｐｅの３レベルインバータの１相分を構成している。

以上のことから、本実施の形態１によれば、Ｐ側用半導体装置ではＣ２端子１２とＮ端子９とを外部で配線し、Ｎ側用半導体装置ではＰ端子８とＣ１端子１１とを外部で配線することによって、１種類の半導体装置１でＴ−ｔｙｐｅの３レベルインバータを構成することができる。

Ｐ端子８、Ｃ１端子１１、Ｃ２端子１２、およびＮ端子９を同一の面１３上に配置し、かつＰ端子８とＣ１端子１１とを隣り合うように配置し、Ｃ２端子１２とＮ端子９とを隣り合うように配置することによって、直流電源からの回路のループ（図２中の一点鎖線で示される矢印）の配線インダクタンスを低減することができる。

Ｐ端子８、Ｃ１端子１１、Ｃ２端子１２、およびＮ端子９が配置される面１３と対向する面１４上にＡＣ端子１０を配置することによって、Ｔ−ｔｙｐｅの３レベルインバータにおける電源側の配線と出力（負荷）側の配線とを交差させることなく分離することができる。

なお、上記では、半導体装置１を用いてＴ−ｔｙｐｅの３レベルインバータを構成する場合について説明したが、これに限るものではなく、半導体装置１を用いてＴ−ｔｙｐｅの３レベルコンバータを構成してもよい。

上記では、パワー半導体スイッチング素子として、ダイオードが逆並列に接続された自己消弧機能を有するＩＧＢＴを用いる場合について説明したが、これに限るものではない。例えば、パワー半導体スイッチング素子は、ダイオードが逆並列に接続された電界効果型トランジスタ（FET：Field effect transistor）、またはダイオードが逆並列に接続されたＧＴＯ（Gate Turn Off）サイリスタであってもよく、寄生または内蔵ダイオードを利用したＦＥＴ、逆導通ＩＧＢＴ、または逆導通ＧＴＯサイリスタ等のモノリシックのパワー半導体スイッチング素子であってもよい。

上記では、Ｐ端子８、Ｃ１端子１１、Ｃ２端子１２、およびＮ端子９が配置される面１３と対向する面１４上にＡＣ端子１０を配置する場合について説明したが、これに限るものではない。例えば、ＡＣ端子１０は、Ｐ端子８、Ｃ１端子１１、Ｃ２端子１２、およびＮ端子９が配置される面とは異なる面上に配置するようにしてもよい。

上記では、Ｐ端子８、Ｃ１端子１１、Ｃ２端子１２、およびＮ端子９を同一の面１３上に配置する場合について説明したが、これに限るものではない。例えば、Ｐ端子８、Ｃ１端子１１、Ｃ２端子１２、およびＮ端子９は、ＡＣ端子１０との距離よりも互いに近接して配置するようにしてもよい。

＜実施の形態２＞
図３は、本発明の実施の形態２による半導体装置１の構成の一例を示す図であり、ＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータに用いられる２個の半導体装置１の構成を示す図である。図３に示す面１３，１４は、図１（ｂ）に示す面１３，１４を概念的に示したものである。本実施の形態２による半導体装置１は、実施の形態１による半導体装置１（図１，２参照）のＡＣ端子１０の配置位置を変更したものである。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。

図３に示すように、Ｐ端子８、Ｎ端子９、ＡＣ端子１０、Ｃ１端子１１、およびＣ２端子１２は、同一の面１３上に並べて配置されている。ＡＣ端子１０とＣ１端子１１とは、互いに隣り合うように配置されている。ＡＣ端子１０とＣ２端子１２とは、互いに隣り合うように配置されている。

ＡＣ端子１０とＣ１端子１１とを外部で配線することによって、ＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータにおける１相分のＰ側半導体装置（図中の上側の半導体装置１）が構成される。また、ＡＣ端子１０とＣ２端子１２とを外部で配線することによって、ＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータにおける１相分のＮ側用半導体装置（図中の下側の半導体装置１）が構成される。すなわち、２個の同一の半導体装置１でＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータの１相分を構成している。

以上のことから、本実施の形態２によれば、Ｐ側用半導体装置ではＡＣ端子１０とＣ１端子１１とを外部で配線し、Ｎ側用半導体装置ではＡＣ端子１０とＣ２端子１２とを外部で配線することによって、１種類の半導体装置でＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータを構成することができる。

Ｐ端子８、Ｎ端子９、ＡＣ端子１０、Ｃ１端子１１、およびＣ２端子１２を同一の面１３上に配置することによって、電源側の配線を短くすることができ、配線インダクタンスを低減することができる。

なお、実施の形態２では、半導体装置１を用いてＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータを構成する場合について説明したが、これに限るものではなく、半導体装置１を用いてＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルコンバータを構成してもよい。

＜実施の形態３＞
図４は、本発明の実施の形態３による半導体装置１の構成の一例を示す図であり、ＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータに用いられる２個の半導体装置１の構成を示す図である。図４に示す面１３，１４は、図１（ｂ）に示す面１３，１４を概念的に示したものである。本実施の形態３による半導体装置１は、実施の形態１による半導体装置１（図１，２参照）と比較して、Ｐ端子８、Ｎ端子９、ＡＣ端子１０、Ｃ１端子１１、およびＣ２端子１２の配置位置を変更したものである。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。

図４に示すように、Ｐ端子８およびＮ端子９は、同一の面１４上に並べて配置されている。また、ＡＣ端子１０、Ｃ１端子１１、およびＣ２端子１２は、Ｐ端子８およびＮ端子９が配置される面１４と対向する面１３上に並べて配置されている。ＡＣ端子１０とＣ１端子１１とは、互いに隣り合うように配置されている。ＡＣ端子１０とＣ２端子１２とは、互いに隣り合うように配置されている。

Ｐ端子８およびＣ２端子１２は、同一の面側（図４の例では、半導体装置１の紙面上側の面側）に配置されている。Ｎ端子９およびＣ１端子１１は、Ｐ端子８およびＣ２端子１２が配置される面とは反対の面側（図４の例では、半導体装置１の紙面下側の面側）に配置されている。

以上のことから、本実施の形態３によれば、Ｐ側用半導体装置ではＡＣ端子１０とＣ１端子１１とを外部で配線し、Ｎ側用半導体装置ではＡＣ端子１０とＣ２端子１２とを外部で配線することによって、１種類の半導体装置でＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータを構成することができる。

Ｐ端子８およびＣ２端子１２を同一の面側に配置し、Ｎ端子９およびＣ１端子１１をＰ端子８およびＣ２端子１２の外部端子が配置される面とは反対の面側に配置することによって、電源側の配線を短くすることができ、配線インダクタンスを低減することができる。

ＡＣ端子１０、Ｃ１端子１１、およびＣ２端子１２が配置される面１３と対向する面１４上にＰ端子８およびＮ端子９を並べて配置することによって、ＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータにおける電源側の配線と出力（負荷）側の配線とを交差させることなく分離することができる。

なお、実施の形態３では、半導体装置１を用いてＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルインバータを構成する場合について説明したが、これに限るものではなく、半導体装置１を用いてＡＮＰＣ形Ｉ−ｔｙｐｅの３レベルコンバータを構成してもよい。

上記では、ＡＣ端子１０、Ｃ１端子１１、およびＣ２端子１２が配置される面１３と対向する面１４上にＰ端子８およびＮ端子９を並べて配置する場合について説明したが、これに限るものではない。例えば、Ｐ端子８およびＮ端子９は、ＡＣ端子１０、Ｃ１端子１１、およびＣ２端子１２が配置される面とは異なる同一の面上に並べて配置するようにしてもよい。

上記では、Ｐ端子８およびＮ端子９を同一の面１４上に配置する場合について説明したが、これに限るものではない。例えば、Ｐ端子８およびＮ端子９は、ＡＣ端子１０、Ｃ１端子１１、およびＣ２端子１２との距離よりも互いに近接して配置するようにしてもよい。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１半導体装置、２〜４ＩＧＢＴ、５〜７ダイオード、８Ｐ端子、９Ｎ端子、１０ＡＣ端子、１１Ｃ１端子、１２Ｃ２端子、１３，１４面。

Claims

Ｔ−ｔｙｐｅまたはＡＮＰＣ（Active Neutral Point Clamped）形Ｉ−ｔｙｐｅの３レベルインバータに用いられる半導体装置であって、
ダイオードが逆並列に接続された自己消弧機能を有する第１のパワー半導体スイッチング素子、第２のパワー半導体スイッチング素子、および第３のパワー半導体スイッチング素子を備え、
前記第１のパワー半導体スイッチング素子および前記第２のパワー半導体スイッチング素子は、互いに直列に接続され、
前記第３のパワー半導体スイッチング素子は、前記第１のパワー半導体スイッチング素子および前記第２のパワー半導体スイッチング素子とは絶縁されていることを特徴とする、半導体装置。
前記第１のパワー半導体スイッチング素子、前記第２のパワー半導体スイッチング素子、および前記第３のパワー半導体スイッチング素子は、モノリシックのパワー半導体スイッチング素子であることを特徴とする、請求項１に記載の半導体装置。
前記第１のパワー半導体スイッチング素子のエミッタと前記第２のパワー半導体スイッチング素子のコレクタとは電気的に接続され、
前記第１のパワー半導体スイッチング素子のコレクタと電気的に接続された第１の外部端子と、
前記第２のパワー半導体スイッチング素子のエミッタと電気的に接続された第２の外部端子と、
前記第１のパワー半導体スイッチング素子のエミッタおよび前記第２のパワー半導体スイッチング素子のコレクタと電気的に接続された第３の外部端子と、
前記第３のパワー半導体スイッチング素子のコレクタと電気的に接続された第４の外部端子と、
前記第３のパワー半導体スイッチング素子のエミッタと電気的に接続された第５の外部端子と、
を備える、請求項１または２に記載の半導体装置。
前記第１の外部端子、前記第２の外部端子、前記第４の外部端子、および前記第５の外部端子は、同一の面上に並べて配置され、
前記第１の外部端子と前記第４の外部端子とは、互いに隣り合うように配置され、
前記第２の外部端子と前記第５の外部端子とは、互いに隣り合うように配置されることを特徴とする、請求項３に記載の半導体装置。
前記第３の外部端子は、前記第１の外部端子、前記第２の外部端子、前記第４の外部端子、および前記第５の外部端子が配置される面とは異なる面上に配置されることを特徴とする、請求項３または４に記載の半導体装置。
前記第３の外部端子は、前記第１の外部端子、前記第２の外部端子、前記第４の外部端子、および前記第５の外部端子が配置される面と対向する面上に配置されることを特徴とする、請求項４に記載の半導体装置。
前記第１の外部端子、前記第２の外部端子、前記第４の外部端子、および前記第５の外部端子は、前記第３の外部端子との距離よりも互いに近接して配置され、
前記第１の外部端子と前記第４の外部端子とは、互いに隣り合うように配置され、
前記第２の外部端子と前記第５の外部端子とは、互いに隣り合うように配置されることを特徴とする、請求項３に記載の半導体装置。
前記第１の外部端子、前記第２の外部端子、前記第３の外部端子、前記第４の外部端子、および前記第５の外部端子は、同一の面上に並べて配置され、
前記第３の外部端子と前記第４の外部端子とは、互いに隣り合うように配置され、
前記第３の外部端子と前記第５の外部端子とは、互いに隣り合うように配置されることを特徴とする、請求項３に記載の半導体装置。
前記第１の外部端子および前記第２の外部端子は、前記第３の外部端子、前記第４の外部端子、および前記第５の外部端子が配置される面とは異なる同一の面上に並べて配置されることを特徴とする、請求項３に記載の半導体装置。
前記第３の外部端子、前記第４の外部端子、および前記第５の外部端子は、前記第１の外部端子および前記第２の外部端子が配置される面と対向する面上に並べて配置されることを特徴とする、請求項９に記載の半導体装置。
前記第３の外部端子と前記第４の外部端子とは、互いに隣り合うように配置され、
前記第３の外部端子と前記第５の外部端子とは、互いに隣り合うように配置されることを特徴とする、請求項１０に記載の半導体装置。
前記第１の外部端子および前記第５の外部端子は、同一の面側に配置され、
前記第２の外部端子および前記第４の外部端子は、前記第１の外部端子および前記第５の外部端子が配置される面とは反対の面側に配置されることを特徴とする、請求項１０または１１に記載の半導体装置。
前記第３の外部端子、前記第４の外部端子、および前記第５の外部端子は、前記第１の外部端子および前記第２の外部端子が配置される面とは異なる同一の面上に並べて配置されることを特徴とする、請求項９に記載の半導体装置。
前記第１の外部端子および前記第２の外部端子は、前記第３の外部端子、前記第４の外部端子、および前記第５の外部端子との距離よりも互いに近接して配置されることを特徴とする、請求項９に記載の半導体装置。
前記半導体装置は、前記３レベルインバータに代えて、３レベルコンバータに用いられることを特徴とする、請求項１から１４のいずれか１項に記載の半導体装置。