WO2013030956A1 - 半導体装置 - Google Patents

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一史 石井
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三菱電機株式会社
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    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters

Definitions

  • the present invention relates to a semiconductor device in which a circuit configured by connecting a plurality of self-extinguishing elements in series is built in a case.
  • Patent Document 1 discloses a semiconductor device (switching module) configured by connecting a plurality of self-extinguishing elements in series.
  • NPC Neutral-Point-Clamped
  • a kind of semiconductor device needs to be a necessary component.
  • first and second self-extinguishing elements connected in series, and cathodes are connected to first electrodes of the first and second self-extinguishing elements, A first and a second diode whose anode is connected to an electrode; a third diode; a case for housing the first and second self-extinguishing elements and the first to third diodes; The third diode is insulated from the first and second self-extinguishing elements and all of the first and second diodes in the case.
  • the third diode in the present invention according to claim 1 includes the first and second self-extinguishing elements and all of the first and second diodes (hereinafter abbreviated as “two sets of self-extinguishing element groups”). Since it is insulated, it does not have any electrical connection relationship with the two sets of self-extinguishing element groups when stored in the case.
  • the electrical connection relationship between the third diode and the two sets of self-extinguishing element groups is performed using external wiring outside the case, and a plurality of types of electrical connections are made between the two sets of self-extinguishing element groups.
  • a plurality of types of circuits can be realized as a combination circuit of two sets of self-extinguishing element groups and a third diode, and as a result, a semiconductor device with high versatility can be obtained. There is an effect that can.
  • FIG. 3 is an explanatory diagram schematically showing a circuit configuration of the semiconductor device of the first embodiment together with external terminals.
  • FIG. 3 is an explanatory diagram schematically showing an example of external wiring connection when two semiconductor devices of the first embodiment shown in FIG. 1 are used to form one phase of a three-level inverter.
  • FIG. 6 is an explanatory diagram schematically showing a circuit configuration of a semiconductor device according to a second embodiment together with external terminals. It is a circuit diagram which shows the circuit structure for 1 phase of the NPC system 3 level inverter used as a premise technique.
  • FIG. 5 is a circuit diagram showing a circuit configuration of each of the upper arm semiconductor device and the lower arm semiconductor device shown in FIG. 4. It is a circuit diagram which shows the circuit structure of a 3-phase 3 level inverter.
  • FIG. 4 is a circuit diagram showing a circuit configuration for one phase of a conventional NPC system three-level inverter. As shown in the figure, the one-phase inverter is composed of an upper arm semiconductor device 81H and a lower arm semiconductor device 81L.
  • FIG. 5 is a circuit diagram showing a circuit configuration of each of the upper arm semiconductor device 81H and the lower arm semiconductor device 81L.
  • the upper arm semiconductor device 81H is composed of IGBTs 41 and 42 and diodes D41, D42 and D46.
  • the collector of the IGBT 41 is connected to the collector terminal C1, the emitter is connected to the emitter terminal E1, and the gate is connected to the gate terminal G1.
  • the anode of the diode D41 is connected to the emitter of the IGBT 41, and the cathode is connected to the collector of the IGBT 41. That is, the diode D41 is connected in antiparallel to the IGBT 41.
  • the collector of the IGBT 42 is connected to the collector terminal C2, the emitter is connected to the emitter terminal E2, and the gate is connected to the gate terminal G2.
  • the anode of the diode D42 is connected to the emitter of the IGBT 42, and the cathode is connected to the collector of the IGBT 42. That is, the diode D42 is connected in antiparallel to the IGBT 42.
  • the IGBT 41 and the IGBT 42 are connected in series by connecting the emitter terminal C1 on the IGBT 41 side and the collector terminal C2 on the IGBT 42 side.
  • the anode of the diode D46 is connected to the anode terminal A1, and the cathode is connected to the collector terminal C2 and the emitter terminal E1.
  • the lower arm semiconductor device 81L includes IGBTs 43 and 44, and diodes D43, D44, and D45.
  • the collector of the IGBT 43 is connected to the collector terminal C3, the emitter is connected to the emitter terminal E3, and the gate is connected to the gate terminal G3.
  • the anode of the diode D43 is connected to the emitter of the IGBT 43, and the cathode is connected to the collector of the IGBT 43. That is, the diode D43 is connected in antiparallel to the IGBT 43.
  • the collector of the IGBT 44 is connected to the collector terminal C4, the emitter is connected to the emitter terminal E2, and the gate is connected to the gate terminal G2.
  • the anode of the diode D44 is connected to the emitter of the IGBT 44, and the cathode is connected to the collector of the IGBT 44. That is, the diode D44 is connected in antiparallel to the IGBT 44.
  • the IGBT 43 and the IGBT 44 are connected in series by connecting the emitter terminal C3 on the IGBT 43 side and the collector terminal C4 on the IGBT 44 side.
  • the cathode of the diode D45 is connected to the cathode terminal K1, and the anode is connected to the collector terminal C4 and the emitter terminal E3.
  • an inverter for one phase can be configured as shown in FIG.
  • the anode arm A1 of the upper arm semiconductor device 81H is electrically connected as follows using an external wiring or the like.
  • the emitter terminal E2 of the upper arm semiconductor device 81H and the collector terminal C3 of the lower arm semiconductor device 81L are electrically connected (shown as a collector / emitter terminal C3E2 in the figure),
  • the anode terminal A1 of the upper arm semiconductor device 81H and the cathode terminal K3 of the lower arm semiconductor device 81L are electrically connected (in the figure, indicated as the anode / cathode terminal A1K3).
  • FIG. 6 is a circuit diagram showing a circuit configuration of a three-phase (U-phase, V-phase, W-phase) three-level (three voltage levels) inverter.
  • the U-phase inverter includes an upper arm semiconductor device 81HU and a lower arm semiconductor device 81LU, and is similar to the upper arm semiconductor device 81H and the lower arm semiconductor device 81L shown in FIG. It presents a configuration and a connection configuration.
  • G1U to G4U and E1U to E4U are shown as gate terminals and emitter terminals of the IGBTs 41 to 44, respectively.
  • An anode / cathode terminal AK is shown as a connection terminal between the cathode of the diode D45 and the cathode of the diode D46.
  • the V-phase inverter includes an upper arm semiconductor device 81HV and a lower arm semiconductor device 81LV, and has the same configuration and connection configuration as the upper arm semiconductor device 81H and the lower arm semiconductor device 81L illustrated in FIG. Yes.
  • the IGBTs 41 to 44 in FIG. 4 correspond to the IGBTs 51 to 54
  • the diodes D41 to D46 in FIG. 4 correspond to the diodes D51 to D56.
  • G1V to G4V and E1V to E4V are shown as gate terminals and emitter terminals of the IGBTs 51 to 54, respectively.
  • the above-described anode / cathode terminal AK is shown as a connection terminal between the cathode of the diode D55 and the cathode of the diode D56.
  • the W-phase inverter includes an upper arm semiconductor device 81HW and a lower arm semiconductor device 81LW, and has the same configuration and connection configuration as the upper arm semiconductor device 81H and the lower arm semiconductor device 81L illustrated in FIG. Yes.
  • the IGBTs 41 to 44 in FIG. 4 correspond to the IGBTs 61 to 64
  • the diodes D41 to D46 in FIG. 4 correspond to the diodes D61 to D66.
  • G1W to G4W and E1W to E4W are shown as gate terminals and emitter terminals of the IGBTs 61 to 64, respectively.
  • the above-described anode / cathode terminal AK is shown as a connection terminal between the cathode of the diode D55 and the cathode of the diode D56.
  • the anode / cathode terminal AK is used in common for the U phase, V phase, and W phase, and the collector / emitter terminal C3E2U to which the emitter terminal of the upper arm semiconductor device 81HU and the collector terminal of the lower arm semiconductor device 81L are electrically connected. Becomes the output terminal for the U phase.
  • the collector-emitter terminal C3E2V to which the emitter terminal of the upper arm semiconductor device 81HV and the collector terminal of the lower arm semiconductor device 81L are electrically connected, becomes an output terminal for the V phase
  • the upper arm semiconductor device 81HW The collector / emitter terminal C3E2W, to which the emitter terminal and the collector terminal of the lower arm semiconductor device 81L are electrically connected, serves as an output terminal for the W phase.
  • the collectors of the IGBT 41, IGBT 51, and IGBT 61 are commonly connected to the first power supply line VL1
  • the emitters of the IGBT 44, IGBT 54, and IGBT 64 are commonly connected to the second power supply line VL2.
  • a positive power supply voltage and a ground level are applied to the first power supply line VL1 and the second power supply line VL2.
  • the upper arm semiconductor device 81H (81HU, 81HV, 81HW) and the lower arm semiconductor device 81L (81LU, 81LV, 81LW). was there.
  • the embodiment described below provides a highly versatile semiconductor device in which the upper arm semiconductor device 81H and the lower arm semiconductor device 81L can be selectively realized by one device.
  • FIG. 1 is an explanatory view schematically showing a circuit configuration of the semiconductor device of the first embodiment together with external terminals.
  • FIG. 2A shows a plan configuration and internal circuit of the case, and
  • FIG. 2B shows a cross section taken along the line AA of FIG.
  • the semiconductor device SD1 of the first embodiment includes N-type IGBTs 11 and 12 and diodes D1 to D3 provided in the central portion 13 in the case 1, a step portion 14 and a step outside the case 1. It comprises external terminals 21 to 25 provided on the section 15.
  • the collector (first electrode) of the IGBT 11 is connected to the C1 (collector) terminal 21 (first electrode terminal), the anode of the diode D1 is connected to the emitter of the IGBT 11, and the cathode is connected to the collector of the IGBT 11. . That is, the diode D1 is connected in antiparallel to the IGBT 11.
  • the emitter (second electrode) of the IGBT 12 is connected to the E2 (emitter) terminal 22 (second electrode terminal), the anode of the diode D2 is connected to the emitter of the IGBT 12, and the cathode is the collector (first electrode) of the IGBT 12. Electrode). That is, the diode D2 is connected in antiparallel to the IGBT 12.
  • the emitter on the IGBT 11 side and the collector of the IGBT 12 are connected together and connected to the E1C2 terminal 24 (common electrode terminal). That is, the IGBT 11 and the IGBT 12 are connected in series.
  • the anode of the diode D3 is connected to the A terminal 23 (anode terminal), and the cathode is connected to the K terminal 25 (cathode terminal).
  • the diode D3 is insulative in the case 1 with the IGBTs 11 and 12 and all of the diodes D1 and D2.
  • All the external terminals 21 to 25 described above are provided outside the case 1 and can be connected to external wiring.
  • the C1 terminal 21 and the E2 terminal 22 are provided on the stepped portion 14 in the vicinity of the left side of the case 1 in plan view, and the A terminal 23, the E1C2 terminal 24, and the K terminal 25 are viewed in plan view of the case 1. It is provided on the step portion 15 that becomes the right side vicinity region.
  • FIG. 2 is an explanatory diagram schematically showing an external wiring connection example in the case where one semiconductor phase SD1 of the first embodiment shown in FIG. 1 is used to form one phase of a three-level inverter.
  • a semiconductor device SD1 and a semiconductor device SD1H and a semiconductor device SD1L are connected using external wirings L1 to L4 and external wirings L11 and L12.
  • L1 to L4 external wirings L11 and L12.
  • the external terminals on the semiconductor device SD1H side are represented as terminals 21H to 25H
  • the external terminals on the semiconductor device SD1L side are represented as terminals 21L to 25L.
  • the E1C2 terminal 24H and the K terminal 25H are electrically connected by using the external wiring L11, whereby the emitter of the IGBT 11, the collector of the IGBT 12, and the cathode of the diode D3 are connected. Can be electrically connected. As a result, a circuit equivalent to the upper arm semiconductor device 81H shown in FIG. 5A can be realized.
  • the semiconductor device SD1L by electrically connecting the A terminal 23L and the E1C2 terminal 24 using the external wiring L12, the emitter of the IGBT 11 and the collector of the IGBT 12 and the anode of the diode D3 are electrically connected. can do. As a result, a circuit equivalent to the lower arm semiconductor device 81L shown in FIG. 5B can be realized.
  • the connection relationship among the A terminal 23, the E1C2 terminal 24, and the K terminal 25 is established while using the semiconductor device SD1 (SD1H, SDL1) having the same circuit configuration in the case 1.
  • SD1 SD1H, SDL1
  • the A terminal 23H and the K terminal 25L are electrically connected using the external wiring L1
  • the E2 terminal 22H and C1 are connected using the external wiring L4.
  • Electrical terminal 21L is electrically connected.
  • an external wiring L2 for interpolating the power supply capacitor C11 is provided between the C1 terminal 21H and the A terminal 23H of the semiconductor device SD1H
  • the external wiring L3 for interpolating the power supply capacitor C12 is provided for the E2 terminal of the semiconductor device SD1L. 22L and K terminal 25L.
  • the external wirings L2 and L3 are provided in series between the first and second power supply lines VL1 and VL2 shown in FIG. 6, for example.
  • the diode D3 (third diode) in the semiconductor device SD1 (SD1H, SD1L) of the first embodiment is the IGBTs 11 and 12 (first and second self-extinguishing elements) and all of the diodes D1 and D2 (hereinafter “2”). Since it is insulated from the pair of self-extinguishing element groups), the two sets of self-extinguishing element groups do not have an electrical connection relationship when stored in the case 1.
  • the electrical connection relationship between the diode D3 and the two sets of self-extinguishing element groups is performed using the external wirings L11 and L12 outside the case 1, and two types of electrical connection with the two sets of self-extinguishing element groups are performed.
  • two types of circuits corresponding to the upper arm semiconductor device 81H or the lower arm semiconductor device 81L
  • two types of circuits can be realized as a combination circuit of two sets of self-extinguishing element groups and the diode D3. it can.
  • the E1C2 terminal 24H (common electrode terminal) and the K terminal 25H (cathode terminal) are electrically connected by the external wiring L11, whereby the emitter (second electrode) of the IGBT 11 and the IGBT 12 are connected.
  • a first combinational circuit corresponding to the upper arm semiconductor device 81H, in which the collector (first electrode) and the cathode of the diode D3 are electrically connected, can be obtained.
  • the semiconductor device SD1 of the first embodiment realizes the first and second combinational circuits by changing the way of using the external wiring (which one of the external wirings L11 and L12 is adopted). As a result, there is an effect that a versatile semiconductor device having an IGBT inside can be obtained.
  • First and second portions on the stepped portion 14 where the C1 terminal 21 and E2 terminal 22 are formed, and the third to fifth portions where the A terminal 23, the E1C2 terminal 24 and the K terminal 25 are formed.
  • On the step portion 15 are different side neighboring regions (the terminals 21 and 22 are on the step portion 14 near the left side of the case 1 in plan view, and the terminals 23 to 24 are step portions near the right side of the case 1 in plan view. 15). Therefore, the external wiring L4 for the IGBTs 11 and 12 and the external wiring L1 for the diode D3 can be separated and formed relatively easily.
  • the stepped portion 14 and the stepped portion 15 exist in the vicinity of the opposite sides, the external wiring for the IGBTs 11 and 12 and the external wiring L1 for the diode D3 and the external wiring L1 are most reliably separated from each other. Can be formed.
  • the first place (where the C1 terminal 21 is arranged) and the fourth place (where the A terminal 23 is arranged) include a place relatively close to the upper side in the drawing (E2
  • the second location (where the terminal 22 is disposed) and the fifth location (where the K terminal 25 is disposed) include a location relatively close to the lower side (opposite the upper side) in the figure. That is, the C1 terminal 21 and the A terminal 23 are provided on the upper side of the case 1 in plan view, and the E2 terminal 22 and the K terminal 25 are provided on the lower side of the case 1 in plan view.
  • the power supply capacitors C11 and C12 are connected between the C1 terminal 21, the A terminal 23, and the E2 terminal using the external wirings L2 and L3 having a relatively short wiring length. 22 and the K terminal 25, the inductance of the external wirings L2 and L3 can be reduced, and the surge voltage at the time of turn-off switching of the IGBTs 11 and 12 can be reduced. .
  • FIG. 3 is an explanatory view schematically showing a circuit configuration of the semiconductor device of the second embodiment together with external terminals.
  • FIG. 4A shows a plan configuration and internal circuit of the case
  • FIG. 4B shows a cross section of the irregular line BB of FIG.
  • the semiconductor device SD2 of the second embodiment is provided on the step parts 17 outside the case 2 and the IGBTs 11 and 12 and the diodes D1 to D3 provided in the main part 16 in the case 2. It comprises external terminals 31-35.
  • the collector of the IGBT 11 is connected to the C1 (collector) terminal 31, and the diode D1 is connected in antiparallel to the IGBT 11.
  • the emitter of the IGBT 12 is connected to an E2 (emitter) terminal 32, and the diode D2 is connected in antiparallel to the IGBT 12.
  • the emitter on the IGBT 11 side and the collector of the IGBT 12 are connected together and connected to the terminal 34 for E1C2. That is, the IGBT 11 and the IGBT 12 are connected in series.
  • the anode of the diode D3 is connected to the A terminal 33, and the cathode is connected to the K terminal 35. Similarly to the first embodiment, the diode D3 maintains an insulating relationship within the case 2 with all of the IGBTs 11 and 12 and the diodes D1 and D2.
  • All the external terminals 31 to 35 described above are provided outside the case 2 and can be connected to external wiring.
  • the external terminals 31 to 35 are all formed on the stepped portion 17 provided on the left side and the upper side of the case 2 in plan view. That is, the C1 terminal 31 and the E2 terminal 32 are provided in the vicinity of the left side of the step 2 in the plan view of the case 2, and the A terminal 33, the E1C2 terminal 34, and the K terminal 35 are the case 2 in the step 17. Are provided on a region near the right side of the plan view.
  • One phase of a three-level inverter can be configured using two semiconductor devices SD2 of the second embodiment.
  • the content of the connection is substantially the same as the connection by the two semiconductor devices SD1 (SD1H, SD1L) of the first embodiment shown in FIG. That is, the external terminals 21 to 25 (21H to 25H, 21L to 25L) in FIG. 2 are replaced with the external terminals 31 to 35 (31H to 35H, 31L to 35L), and the external wirings L1 to L4 and L11, L12 and the power supply capacitor are replaced.
  • C11 and C12 in the same manner as in FIG. 2, one phase of a three-level inverter equivalent to FIG. 2 can be configured.
  • the same semiconductor device SD2 is used, and the connection relationship among the A terminal 33, the E1C2 terminal 34, and the K terminal 35 is changed.
  • a semiconductor device equivalent to the arm semiconductor device 81H and the lower arm semiconductor device 81L can be selectively realized.
  • the diode D3 in the semiconductor device SD2 of the second embodiment is insulated from all of the IGBTs 11 and 12 and the diodes D1 and D2 (hereinafter abbreviated as “two sets of self-extinguishing element groups”), the housed state in the case 2 Then, the two sets of self-extinguishing element groups have no electrical connection relationship.
  • the electrical connection relationship between the diode D3 and the two sets of self-extinguishing element groups is performed by the external wirings L11 and L12 (equivalent to the external wirings) outside the case 2 and
  • two types of circuits corresponding to the upper arm semiconductor device 81H or the lower arm semiconductor device 81L
  • the semiconductor device SD2 of the second embodiment has an effect that a semiconductor device having a high versatility can be obtained as in the first embodiment.
  • First and second portions regions near the left side of the case 1 in plan view in the stepped portion 17 where the C1 terminal 31 and the E2 terminal 32 are formed, the A terminal 33, the E1C2 terminal 34, and the K terminal 35
  • the formed third to fifth locations are adjacent regions of different sides although they are adjacent to each other. Therefore, the external wiring L4 for the IGBTs 11 and 12 and the external wiring L1 for the diode D3 can be separated and formed relatively easily.
  • the IGBT is used as the self-extinguishing element, but an FET (field effect transistor) typified by a MOSFET may be used.
  • FET field effect transistor
  • a parasitic diode between the body and drain of the FET may be used as the diodes D1 and D2 (see FIGS. 1 to 3).
  • the drain electrode (first electrode) of the first FET is connected to a terminal corresponding to the C1 terminal 21
  • the anode of the diode D1 is connected to the source electrode (second electrode) of the first FET
  • the cathode is connected to the drain electrode of the first FET.
  • the source electrode (second electrode) of the second FET is connected to a terminal corresponding to the E2 terminal 22, the anode of the diode D2 is connected to the source electrode of the second FET, and the cathode is the second FET. Connected to the drain electrode (first electrode).
  • the use of the external wiring is changed as in the first and second embodiments.
  • the combinational circuit By realizing the combinational circuit, there is an effect that it is possible to obtain a semiconductor device having an FET inside as a self-extinguishing element that is rich in versatility.

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Abstract

　本発明は、一の装置で複数種の回路が選択的に実現可能な汎用性に富んだ半導体装置を提供することを目的とする。そして、本発明は、半導体装置（ＳＤ１Ｈ）において、外部配線（Ｌ１１）を用いてＥ１Ｃ２用端子（２４Ｈ），Ｋ用端子（２５Ｈ）間を電気的に接続することにより、上アーム用半導体装置と等価な回路を実現する。一方、半導体装置（ＳＤ１Ｈ）と同一構成の回路を有する半導体装置（ＳＤ１Ｌ）において、外部配線（Ｌ１２）を用いてＡ用端子（２３Ｌ），Ｅ１Ｃ２用端子（２４）間を電気的に接続することにより、上アーム用半導体装置と異なる種類の下アーム用半導体装置と等価な回路を実現する。

Description

半導体装置
　本発明は、複数の自己消弧素子を直列に接続して構成される回路をケース内に内蔵した半導体装置に関する。
　従来、ＩＧＢＴ等の自己消弧素子により構成される半導体装置は、ケース内に回路を収納する構成が一般的であった。複数の自己消弧素子を直列に接続して構成される半導体装置（スイッチングモジュール）が例えば特許文献１に開示されている。
　このような半導体装置を用いて、例えば、ＮＰＣ（Neutral-Point-Clamped）方式３レベルインバータ用半導体装置における各相を２個の半導体装置で構成する場合、上アーム用及び下アーム用に異なる２種類の半導体装置が必要を構成要素として必要とする。
特開平１０－１４２６０号公報
　上述したように、ＮＰＣ方式３レベルインバータの１相分を上アーム用半導体装置と下アーム用半導体装置とで構成する場合に、２種類の半導体装置が必要で、組立時に半導体装置を間違えて取り付けてしまう可能性ある問題点があった。また、上述した取り付け間違い防止対策として、種類毎に半導体装置の表面色を変える等の対策を行う場合、半導体装置の製造プロセスに上記対策のため特殊な工程が余分に必要となるという問題点があった。
　本発明では、上記のような問題点を解決し、例えば、ＮＰＣ方式３レベルインバータの１相分を上アーム用半導体装置と下アーム用半導体装置で構成する場合等、半導体装置の回路構成素子は同じであるが接続関係が一部異なる場合において、一の装置で複数種の回路が選択的に実現可能な汎用性に富んだ半導体装置を得ることを目的とする。
　この発明に係る半導体装置は、直列に接続される第１及び第２の自己消弧素子と、前記第１及び第２の自己消弧素子の第１の電極にカソードが接続され、第２の電極にアノードが接続される第１及び第２のダイオードと、第３のダイオードと、前記第１及び第２の自己消弧素子並びに前記第１～第３のダイオードを収納するケースとを備え、前記第３のダイオードは、前記ケース内において、前記第１及び第２の自己消弧素子並びに前記第１及び第２のダイオードすべてと絶縁されている。
　請求項１記載の本願発明における第３のダイオードは第１及び第２の自己消弧素子並びに前記第１及び第２のダイオードすべて（以下、「２組の自己消弧素子群」と略記）と絶縁されているため、ケース内収納状態では２組の自己消弧素子群とは何ら電気的接続関係を有さない。
　したがって、第３のダイオードと２組の自己消弧素子群との電気的接続関係をケース外部の外部配線を用いて行い、２組の自己消弧素子群との間に複数種の電気的に接続関係を持たせることにより、２組の自己消弧素子群と第３のダイオードとの組合せ回路として複数種の回路を実現することができ、その結果、汎用性に富んだ半導体装置を得ることができる効果を奏する。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１の半導体装置の回路構成を外部端子と共に模式的に示す説明図である。 図１で示した実施の形態１の半導体装置を２つ用いて、３レベルインバータの１相分を構成する場合の外部配線接続例を模式的に示す説明図である。 実施の形態２の半導体装置の回路構成を外部端子と共に模式的に示す説明図である。 前提技術となるＮＰＣ方式３レベルインバータの１相分の回路構成を示す回路図である。 図４で示した上アーム用半導体装置及び下アーム用半導体装置それぞれの回路構成を示す回路図である。 ３相３レベルインバータの回路構成を示す回路図である。
　＜前提技術＞
　図４は従来のＮＰＣ方式３レベルインバータの１相分の回路構成を示す回路図である。同図に示すように、１相分インバータは、上アーム用半導体装置８１Ｈと下アーム用半導体装置８１Ｌから構成される。
　図５は上アーム用半導体装置８１Ｈ及び下アーム用半導体装置８１Ｌそれぞれの回路構成を示す回路図である。同図(a) に示すように、上アーム用半導体装置８１Ｈは、ＩＧＢＴ４１，４２，ダイオードＤ４１，Ｄ４２，Ｄ４６から構成される。
　ＩＧＢＴ４１のコレクタはコレクタ端子Ｃ１に接続され、エミッタはエミッタ端子Ｅ１に接続され、ゲートはゲート端子Ｇ１に接続される。そして、ダイオードＤ４１のアノードがＩＧＢＴ４１のエミッタに接続され、カソードがＩＧＢＴ４１のコレクタに接続される。すなわち、ダイオードＤ４１はＩＧＢＴ４１に対して逆並列に接続される。
　ＩＧＢＴ４２のコレクタはコレクタ端子Ｃ２に接続され、エミッタはエミッタ端子Ｅ２に接続され、ゲートはゲート端子Ｇ２に接続される。そして、ダイオードＤ４２のアノードがＩＧＢＴ４２のエミッタに接続され、カソードがＩＧＢＴ４２のコレクタに接続される。すなわち、ダイオードＤ４２はＩＧＢＴ４２に対して逆並列に接続される。
　さらに、ＩＧＢＴ４１側のエミッタ端子Ｃ１とＩＧＢＴ４２側のコレクタ端子Ｃ２とが接続されることにより、ＩＧＢＴ４１及びＩＧＢＴ４２が直列接続される。
　そして、ダイオードＤ４６のアノードがアノード端子Ａ１に接続され、カソードがコレクタ端子Ｃ２及びエミッタ端子Ｅ１に接続される。
　一方、図５(b) に示すように、下アーム用半導体装置８１Ｌは、ＩＧＢＴ４３，４４，ダイオードＤ４３，Ｄ４４，Ｄ４５から構成される。
　ＩＧＢＴ４３のコレクタはコレクタ端子Ｃ３に接続され、エミッタはエミッタ端子Ｅ３に接続され、ゲートはゲート端子Ｇ３に接続される。そして、ダイオードＤ４３のアノードがＩＧＢＴ４３のエミッタに接続され、カソードがＩＧＢＴ４３のコレクタに接続される。すなわち、ダイオードＤ４３はＩＧＢＴ４３に対して逆並列に接続される。
　ＩＧＢＴ４４のコレクタはコレクタ端子Ｃ４に接続され、エミッタはエミッタ端子Ｅ２に接続され、ゲートはゲート端子Ｇ２に接続される。そして、ダイオードＤ４４のアノードがＩＧＢＴ４４のエミッタに接続され、カソードがＩＧＢＴ４４のコレクタに接続される。すなわち、ダイオードＤ４４はＩＧＢＴ４４に対して逆並列に接続される。
　さらに、ＩＧＢＴ４３側のエミッタ端子Ｃ３とＩＧＢＴ４４側のコレクタ端子Ｃ４とが接続されることにより、ＩＧＢＴ４３及びＩＧＢＴ４４が直列接続される。
　そして、ダイオードＤ４５のカソードがカソード端子Ｋ１に接続され、アノードがコレクタ端子Ｃ４及びエミッタ端子Ｅ３に接続される。
　図５で示した上アーム用半導体装置８１Ｈ及び下アーム用半導体装置８１Ｌを組み合わせることによって、図４に示す様に１相分のインバータを構成することができる。
　すなわち、上アーム用半導体装置８１Ｈのアノード端子Ａ１との間を外部配線等を用いて以下のように電気的に接続する。
　(a) 上アーム用半導体装置８１Ｈのエミッタ端子Ｅ２と下アーム用半導体装置８１Ｌのコレクタ端子Ｃ３とを電気的に接続し（図中、コレクタ・エミッタ端子Ｃ３Ｅ２として示している）、
　(b) 上アーム用半導体装置８１Ｈのアノード端子Ａ１と下アーム用半導体装置８１Ｌのカソード端子Ｋ３とを電気的に接続する（図中、アノード・カソード端子Ａ１Ｋ３として示している）。
　図６は３相（Ｕ相、Ｖ相、Ｗ相）３レベル（３つの電圧レベル）インバータの回路構成を示す回路図である。同図に示す様に、Ｕ相用インバータは上アーム用半導体装置８１ＨＵ及び下アーム用半導体装置８１ＬＵから構成され、図４で示した上アーム用半導体装置８１Ｈ及び下アーム用半導体装置８１Ｌと同様な構成及び接続構成を呈している。
　上アーム用半導体装置８１ＨＵ及び下アーム用半導体装置８１ＬＵにおいて、ＩＧＢＴ４１～４４のゲート端子及びエミッタ端子としてＧ１Ｕ～Ｇ４Ｕ及びＥ１Ｕ～Ｅ４Ｕが示されている。また、ダイオードＤ４５のカソードとダイオードＤ４６のカソードとの接続端子としてアノード・カソード端子ＡＫが示されている。
　Ｖ相用インバータは上アーム用半導体装置８１ＨＶ及び下アーム用半導体装置８１ＬＶから構成され、図４で示した上アーム用半導体装置８１Ｈ及び下アーム用半導体装置８１Ｌと同様な構成及び接続構成を呈している。ただし、図４のＩＧＢＴ４１～４４に対応するのはＩＧＢＴ５１～５４であり、図４のダイオードＤ４１～Ｄ４６に対応するのはダイオードＤ５１～Ｄ５６である点が異なる。
　そして、上アーム用半導体装置８１ＨＶ及び下アーム用半導体装置８１ＬＶにおいて、ＩＧＢＴ５１～５４のゲート端子及びエミッタ端子としてＧ１Ｖ～Ｇ４Ｖ及びＥ１Ｖ～Ｅ４Ｖが示されている。また、ダイオードＤ５５のカソードとダイオードＤ５６のカソードとの接続端子として上述したアノード・カソード端子ＡＫが示されている。
　Ｗ相用インバータは上アーム用半導体装置８１ＨＷ及び下アーム用半導体装置８１ＬＷから構成され、図４で示した上アーム用半導体装置８１Ｈ及び下アーム用半導体装置８１Ｌと同様な構成及び接続構成を呈している。ただし、図４のＩＧＢＴ４１～４４に対応するのはＩＧＢＴ６１～６４であり、図４のダイオードＤ４１～Ｄ４６に対応するのはダイオードＤ６１～Ｄ６６である点が異なる。
　そして、上アーム用半導体装置８１ＨＷ及び下アーム用半導体装置８１ＬＷにおいて、ＩＧＢＴ６１～６４のゲート端子及びエミッタ端子としてＧ１Ｗ～Ｇ４Ｗ及びＥ１Ｗ～Ｅ４Ｗが示されている。また、ダイオードＤ５５のカソードとダイオードＤ５６のカソードとの接続端子として上述したアノード・カソード端子ＡＫが示されている。
　Ｕ相、Ｖ相、Ｗ相共通にアノード・カソード端子ＡＫが用いられ、上アーム用半導体装置８１ＨＵのエミッタ端子及び下アーム用半導体装置８１Ｌのコレクタ端子が電気的に接続されるコレクタ・エミッタ端子Ｃ３Ｅ２ＵがＵ相用の出力端子となる。
　同様に、上アーム用半導体装置８１ＨＶのエミッタ端子及び下アーム用半導体装置８１Ｌのコレクタ端子が電気的に接続されるコレクタ・エミッタ端子Ｃ３Ｅ２ＶがＶ相用の出力端子となり、上アーム用半導体装置８１ＨＷのエミッタ端子及び下アーム用半導体装置８１Ｌのコレクタ端子が電気的に接続されるコレクタ・エミッタ端子Ｃ３Ｅ２ＷがＷ相用の出力端子となる。
　また、ＩＧＢＴ４１、ＩＧＢＴ５１及びＩＧＢＴ６１のコレクタが共通に第１の電源線ＶＬ１に接続され、ＩＧＢＴ４４、ＩＧＢＴ５４及びＩＧＢＴ６４のエミッタが共通に第２の電源線ＶＬ２に接続される。第１の電源線ＶＬ１及び第２の電源線ＶＬ２には、例えば正の電源電圧及び接地レベルが付与される。
　このように、３レベルインバータを構成する場合、上アーム用半導体装置８１Ｈ（８１ＨＵ，８１ＨＶ，８１ＨＷ）と下アーム用半導体装置８１Ｌ（８１ＬＵ，８１ＬＶ，８１ＬＷ）との２種類の半導体装置を準備する必要があった。
　このため、３レベルインバータの組立時に上アーム用半導体装置８１Ｈと下アーム用半導体装置８１Ｌとを誤って取り付けてしまうという問題点があった。
　この問題点の対策として、上アーム用半導体装置８１Ｈと下アーム用半導体装置８１Ｌとでケースの色を変える等の対策を採る場合、半導体装置の製造プロセスにおいて異なる色を塗布する特殊な工程が必要となり製造コストの増大を招くという問題点があった。
　以下で述べる実施の形態は、上アーム用半導体装置８１Ｈ及び下アーム用半導体装置８１Ｌが一の装置にて選択的に実現可能な汎用性に富む半導体装置を提供している。
　＜実施の形態１＞
　図１は実施の形態１の半導体装置の回路構成を外部端子と共に模式的に示す説明図である。同図(a)がケースの平面構成及び内部回路を示し、同図(b)が同図(a)のＡ－Ａ断面を示している。
　同図に示す様に、実施の形態１の半導体装置ＳＤ１は、ケース１内の中央部１３に設けられたＮ型のＩＧＢＴ１１，１２及びダイオードＤ１～Ｄ３と、ケース１外の段差部１４及び段差部１５上に設けられた外部端子２１～２５から構成される。
　ＩＧＢＴ１１のコレクタ（第１の電極）はＣ１（コレクタ）用端子２１（第１の電極用端子）に接続され、ダイオードＤ１のアノードがＩＧＢＴ１１のエミッタに接続され、カソードがＩＧＢＴ１１のコレクタに接続される。すなわち、ダイオードＤ１はＩＧＢＴ１１に対して逆並列に接続される。
　ＩＧＢＴ１２のエミッタ（第２の電極）はＥ２（エミッタ）用端子２２（第２の電極用端子）に接続され、ダイオードＤ２のアノードがＩＧＢＴ１２のエミッタに接続され、カソードがＩＧＢＴ１２のコレクタ（第１の電極）に接続される。すなわち、ダイオードＤ２はＩＧＢＴ１２に対して逆並列に接続される。
　さらに、ＩＧＢＴ１１側のエミッタとＩＧＢＴ１２のコレクタとが接続されるともにＥ１Ｃ２用端子２４（共通電極用端子）に接続される。すなわち、ＩＧＢＴ１１及びＩＧＢＴ１２が直列接続される。
　そして、ダイオードＤ３のアノードがＡ用端子２３（アノード用端子）に接続され、カソードがＫ用端子２５（カソード用端子）に接続される。
　そして、ダイオードＤ３は、ＩＧＢＴ１１及びＩＧＢＴ１２並びにダイオードＤ１及びＤ２すべてとケース１内において絶縁関係を保っている。
　上述した外部端子２１～２５はすべてケース１の外部に設けられており、外部配線が接続可能である。そして、Ｃ１用端子２１及びＥ２用端子２２はケース１の平面視左辺近傍領域となる段差部１４上に設けられ、Ａ用端子２３、Ｅ１Ｃ２用端子２４及びＫ用端子２５はケース１の平面視右辺近傍領域となる段差部１５上に設けられる。
　図２は図１で示した実施の形態１の半導体装置ＳＤ１を２つ用いて、３レベルインバータの１相分を構成する場合の外部配線接続例を模式的に示す説明図である。同図において、各々が半導体装置ＳＤ１とケース１内の回路が同一構成を有する半導体装置ＳＤ１Ｈと半導体装置ＳＤ１Ｌとを外部配線Ｌ１～Ｌ４及び外部配線Ｌ１１，Ｌ１２を用いて接続している。以下、具体的に接続する。なお、説明の都合上、半導体装置ＳＤ１Ｈ側の外部端子を端子２１Ｈ～２５Ｈとして表記し、半導体装置ＳＤ１Ｌ側の外部端子を端子２１Ｌ～２５Ｌとして表記する。
　同図に示すように、半導体装置ＳＤ１Ｈにおいて、外部配線Ｌ１１を用いてＥ１Ｃ２用端子２４Ｈ，Ｋ用端子２５Ｈ間を電気的に接続することにより、ＩＧＢＴ１１のエミッタ及びＩＧＢＴ１２のコレクタとダイオードＤ３のカソードとを電気的に接続することができる。その結果、図５(a)で示す上アーム用半導体装置８１Ｈと等価な回路を実現することができる。
　一方、半導体装置ＳＤ１Ｌにおいて、外部配線Ｌ１２を用いてＡ用端子２３Ｌ，Ｅ１Ｃ２用端子２４間を電気的に接続することにより、ＩＧＢＴ１１のエミッタ及びＩＧＢＴ１２のコレクタとダイオードＤ３のアノードとを電気的に接続することができる。その結果、図５(b)で示す下アーム用半導体装置８１Ｌと等価な回路を実現することができる。
　このように、実施の形態１では、ケース１内の回路構成が同一の半導体装置ＳＤ１（ＳＤ１Ｈ，ＳＤＬ１）を用いながら、Ａ用端子２３、Ｅ１Ｃ２用端子２４及びＫ用端子２５間の接続関係を変えることにより、上アーム用半導体装置８１Ｈ及び下アーム用半導体装置８１Ｌと等価な半導体装置を選択的に実現することができる。
　そして、半導体装置ＳＤ１Ｈと半導体装置ＳＤ１Ｌとの接続様に、外部配線Ｌ１を用いてＡ用端子２３ＨとＫ用端子２５Ｌとを電気的に接続し、外部配線Ｌ４を用いてＥ２用端子２２ＨとＣ１用端子２１Ｌとを電気的に接続している。
　また、電源用コンデンサＣ１１を内挿する外部配線Ｌ２を半導体装置ＳＤ１ＨのＣ１用端子２１Ｈ，Ａ用端子２３Ｈ間に設け、電源用コンデンサＣ１２を内挿する外部配線Ｌ３を半導体装置ＳＤ１ＬのＥ２用端子２２Ｌ，Ｋ用端子２５Ｌ間に設けている。なお、これら外部配線Ｌ２及びＬ３は、例えば、図６で示した第１及び第２の電源線ＶＬ１及びＶＬ２間に直列に設けられる。
　実施の形態１の半導体装置ＳＤ１（ＳＤ１Ｈ，ＳＤ１Ｌ）におけるダイオードＤ３（第３のダイオード）は、ＩＧＢＴ１１，１２（第１及び第２の自己消弧素子）及びダイオードＤ１，Ｄ２すべて（以下、「２組の自己消弧素子群」と略記）と絶縁されているため、ケース１内における収納状態では２組の自己消弧素子群とは何ら電気的接続関係を有さない。
　したがって、ダイオードＤ３と２組の自己消弧素子群との電気的接続関係をケース１外部の外部配線Ｌ１１，Ｌ１２を用いて行い、２組の自己消弧素子群との２種類の電気的に接続関係を持たせることにより、２組の自己消弧素子群とダイオードＤ３との組合せ回路として２種類の回路（上アーム用半導体装置８１Ｈ，あるいは下アーム用半導体装置８１Ｌ相当）を実現することができる。その結果、汎用性に富んだ半導体装置を得ることができる効果を奏する。
　具体的には、Ｅ１Ｃ２用端子２４Ｈ（共通電極用端子）とＫ用端子２５Ｈ（カソード用端子）とを外部配線Ｌ１１によって電気的に接続することにより、ＩＧＢＴ１１のエミッタ（第２の電極）及びＩＧＢＴ１２のコレクタ（第１の電極）とダイオードＤ３のカソードとが電気的接続される、上アーム用半導体装置８１Ｈ相当の第１の組み合わせ回路を得ることができる。
　一方、Ｅ１Ｃ２用端子２４ＬとＡ用端子２３Ｌとを外部配線Ｌ１２によって電気的に接続することにより、ＩＧＢＴ１１のエミッタ及びＩＧＢＴ１２のコレクタとダイオードＤ３のアノードとが電気的接続される、下アーム用半導体装置８１Ｌ相当の第２の組み合わせ回路を得ることができる。
　その結果、実施の形態１の半導体装置ＳＤ１は、外部配線の用い方（外部配線Ｌ１１及びＬ１２のうちいずれを採用するか）を変更することにより、上記第１及び第２の組合せ回路を実現することにより、汎用性に富んだ、ＩＧＢＴを内部に有する半導体装置を得ることができる効果を奏する。
　Ｃ１用端子２１及びＥ２用端子２２が形成される第１及び第２の箇所（段差部１４上）とＡ用端子２３、Ｅ１Ｃ２用端子２４及びＫ用端子２５が形成される第３～第５の箇所（段差部１５上）とは、それぞれ異なる辺近傍領域（端子２１，２２はケース１の平面視左辺近傍の段差部１４上、端子２３～２４はケース１の平面視右辺近傍の段差部１５上）に配置されている。このため、ＩＧＢＴ１１，１２用の外部配線Ｌ４と、ダイオードＤ３用の外部配線Ｌ１とを比較的簡単に分離形成することができる。
　また、段差部１４と段差部１５とは互いに対向する辺の近傍領域に存在するため、ＩＧＢＴ１１，１２用の外部配線とＬ４、ダイオードＤ３用の外部配線Ｌ１とを交差させることなく最も確実に分離形成することができる。
　さらに、半導体装置ＳＤ１は、（Ｃ１用端子２１が配置される）第１の箇所及び（Ａ用端子２３が配置される）第４の箇所は図中上辺から比較的近い場所を含み、（Ｅ２用端子２２が配置される）第２の箇所及び（Ｋ用端子２５が配置される）第５の箇所は図中下辺（上辺に対向）に比較的近い場所を含んでいる。すなわち、Ｃ１用端子２１，Ａ用端子２３はケース１の平面視上辺側に設けられ、Ｅ２用端子２２，Ｋ用端子２５はケース１の平面視下辺側に設けられる。
　このため、配線長が比較的短い外部配線Ｌ２，Ｌ３を用いて、電源用コンデンサＣ１１及びＣ１２（第１及び第２の電源用コンデンサ）をＣ１用端子２１，Ａ用端子２３間及びＥ２用端子２２，Ｋ用端子２５間に設けることができるため、当該外部配線Ｌ２，Ｌ３のインダクタンスの低減化を図ることができ、ＩＧＢＴ１１，１２のターンオフスイッチング時のサージ電圧を低減することができる効果を奏する。
　＜実施の形態２＞
　図３は実施の形態２の半導体装置の回路構成を外部端子と共に模式的に示す説明図である。同図(a)がケースの平面構成及び内部回路を示し、同図(b)が同図(a)の変則Ｂ－Ｂ断面を示している。
　同図に示す様に、実施の形態２の半導体装置ＳＤ２は、ケース２内の主要部１６に設けられたＩＧＢＴ１１，１２及びダイオードＤ１～Ｄ３と、ケース２外の段差部１７上に設けられた外部端子３１～３５から構成される。
　ＩＧＢＴ１１のコレクタはＣ１（コレクタ）用端子３１に接続され、ダイオードＤ１はＩＧＢＴ１１に対して逆並列に接続される。ＩＧＢＴ１２のエミッタはＥ２（エミッタ）用端子３２に接続され、ダイオードＤ２はＩＧＢＴ１２に対して逆並列に接続される。
　さらに、ＩＧＢＴ１１側のエミッタとＩＧＢＴ１２のコレクタとが接続されるともにＥ１Ｃ２用端子３４に接続される。すなわち、ＩＧＢＴ１１及びＩＧＢＴ１２が直列接続される。
　そして、ダイオードＤ３のアノードがＡ用端子３３に接続され、カソードがＫ用端子３５に接続される。ダイオードＤ３は、実施の形態１と同様、ＩＧＢＴ１１及びＩＧＢＴ１２並びにダイオードＤ１及びＤ２すべてとケース２内において絶縁関係を保っている。
　上述した外部端子３１～３５はすべてケース２の外部に設けられており、外部配線が接続可能である。外部端子３１～３５はすべてケース２の平面視左辺及び上辺に設けられる段差部１７上に形成される。すなわち、Ｃ１用端子３１及びＥ２用端子３２は段差部１７におけるケース２の平面視左辺近傍領域上に設けられ、Ａ用端子３３、Ｅ１Ｃ２用端子３４及びＫ用端子３５は段差部１７におけるケース２の平面視右辺近傍領域上に設けられる。
　実施の形態２の半導体装置ＳＤ２を２つ用いて３レベルインバータの１相分を構成することができる。その接続内容は図２で示した実施の形態１の２つの半導体装置ＳＤ１（ＳＤ１Ｈ，ＳＤ１Ｌ）による接続と実質同一内容である。すなわち、図２の外部端子２１～２５（２１Ｈ～２５Ｈ，２１Ｌ～２５Ｌ）を外部端子３１～３５（３１Ｈ～３５Ｈ，３１Ｌ～３５Ｌ）に置き換え、外部配線Ｌ１～Ｌ４及びＬ１１，Ｌ１２並びに電源用コンデンサＣ１１，Ｃ１２を図２と同様に設けることにより、図２と等価な３レベルインバータの１相分を構成することができる。
　このように、実施の形態２では、実施の形態１と同様、同一の半導体装置ＳＤ２を用いながら、Ａ用端子３３、Ｅ１Ｃ２用端子３４及びＫ用端子３５間の接続関係を変えることにより、上アーム用半導体装置８１Ｈ及び下アーム用半導体装置８１Ｌと等価な半導体装置を選択的に実現することができる。
　実施の形態２の半導体装置ＳＤ２におけるダイオードＤ３はＩＧＢＴ１１，１２及びダイオードＤ１，Ｄ２すべて（以下、「２組の自己消弧素子群」と略記）と絶縁されているため、ケース２内における収納状態では２組の自己消弧素子群とは何ら電気的接続関係を有さない。
　したがって、ダイオードＤ３と２組の自己消弧素子群との電気的接続関係をケース２外部の外部配線Ｌ１１，Ｌ１２（と等価な配線）によって行って、２組の自己消弧素子群との２種累の電気的に接続関係を持たせることにより、２組の自己消弧素子群とダイオードＤ３との組合せ回路として２種類の回路（上アーム用半導体装置８１Ｈ，あるいは下アーム用半導体装置８１Ｌ相当）を実現することができる。その結果、実施の形態２の半導体装置ＳＤ２は、実施の形態１と同様、汎用性に富んだ半導体装置を得ることができる効果を奏する。
　Ｃ１用端子３１及びＥ２用端子３２が形成される第１及び第２の箇所（段差部１７におけるケース１の平面視左辺近傍領域）とＡ用端子３３、Ｅ１Ｃ２用端子３４及びＫ用端子３５が形成される第３～第５の箇所（段差部１７におけるケース１の平面視上辺近傍領）とは、互いに隣接関係にあるものの異なる辺の近傍領域である。このため、ＩＧＢＴ１１，１２用の外部配線Ｌ４と、ダイオードＤ３用の外部配線Ｌ１とを比較的簡単に分離形成することができる。
　上記した実施の形態１及び実施の形態２では、自己消弧素子としてＩＧＢＴを用いたが、ＭＯＳＦＥＴに代表されるＦＥＴ（電界効果トランジスタ）を用いても良い。ＦＥＴを用いた場合は、上述したダイオードＤ１，Ｄ２（図１～図３参照）として、ＦＥＴのボディ－ドレイン間の寄生ダイオードを利用しても良い。
　例えば、図１で示した実施の形態１の構成において、Ｎ型のＩＧＢＴ１１及び１２の代わりにＮ型の第１及び第２のＦＥＴを用いた変形例が考えられる。この場合、第１のＦＥＴのドレイン電極（第１の電極）はＣ１用端子２１相当の端子に接続され、ダイオードＤ１のアノードが第１のＦＥＴのソース電極（第２の電極）に接続され、カソードが第１のＦＥＴのドレイン電極に接続される。
　そして、第２のＦＥＴのソース電極（第２の電極）はＥ２用端子２２相当の端子に接続され、ダイオードＤ２のアノードが第２のＦＥＴのソース電極に接続され、カソードが第２のＦＥＴのドレイン電極（第１の電極）に接続される。
　上記のように第１及び第２のＦＥＴを有する半導体装置の変形例は、実施の形態１及び実施の形態２と同様、外部配線の用い方を変更することにより、上記第１及び第２の組合せ回路を実現することにより、汎用性に富んだ、自己消弧素子としてＦＥＴを内部に有する半導体装置を得ることができる効果を奏する。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

Claims (8)

  1. 直列に接続される第１及び第２の自己消弧素子（１１，１２）と、
    　前記第１及び第２の自己消弧素子の第１の電極にカソードが接続され、第２の電極にアノードが接続される第１及び第２のダイオード（Ｄ１，Ｄ２）と、
    　第３のダイオード（Ｄ３）と、
    　前記第１及び第２の自己消弧素子並びに前記第１～第３のダイオードを収納するケース（１）とを備え、
    　前記第３のダイオードは、前記ケース内において、前記第１及び第２の自己消弧素子並びに前記第１及び第２のダイオードすべてと絶縁されていることを特徴とする、
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    　前記第１の自己消弧素子の第１の電極に電気的に接続され、前記ケース外部の第１の箇所に外部配線接続可能に配置される第１の電極用端子（２１）と、
    　前記第２の自己消弧素子の第２の電極に電気的に接続され、前記ケース外部の第２の箇所に外部配線接続可能に配置される第２の電極用端子（２２）と、
    　前記第１の自己消弧素子の第２の電極及び前記第２の自己消弧素子の第１の電極に電気的に接続され、前記ケース外部の第３の箇所に外部配線接続可能に配置される共通電極用端子（２４）と、
    　前記第３のダイオードのアノードに電気的に接続され、前記ケース外部の第４の箇所に外部配線接続可能に配置されるアノード用端子（２３）と、
    　前記第３のダイオードのカソードに電気的に接続され、前記ケース外部の第５の箇所に外部配線接続可能に配置されるカソード用端子（２５）とをさらに備える、
    半導体装置。
  3. 請求項２に記載の半導体装置であって、
    　前記ケースは平面視して４辺からなる矩形状のケースを含み、
    　前記第１及び第２の箇所は、平面視して前記ケースの所定の辺である第１の辺の近傍の領域部分を含み、
    　前記第３～第５の箇所は、平面視して前記第１の辺と異なる第２の辺の近傍の領域部分を含む、
    半導体装置。
  4. 請求項３に記載の半導体装置であって、
    　前記第１及び第２の辺は互いに対向する辺を含む、
    半導体装置。
  5. 請求項４記載の半導体装置であって、
    　前記第１の電極用端子と前記アノード用端子との間に第１の電源用コンデンサ（Ｃ１１）が接続可能であり、
    　前記第２の電極用端子と前記カソード用端子との間に第２の電源用コンデンサ（Ｃ１２）が接続可能であり、
    　前記第１の箇所及び前記第４の箇所は前記第１の辺及び第２の辺に隣接する第３の辺から比較的近い場所を含み、
    　前記第２の箇所及び前記第５の箇所は前記第３の辺に対向する第４の辺に比較的近い場所を含む、
    半導体装置。
  6. 請求項３に記載の半導体装置であって、
    　前記第１及び第２の辺は互いに隣接する辺を含む、
    半導体装置。
  7. 請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置であって、
    　前記第１及び第２の自己消弧素子は第１及び第２の絶縁ゲート型トランジスタ（ＩＧＢＴ）を含み、
    　前記第１の電極はコレクタ電極を含み、
    　前記第２の電極はエミッタ電極を含む、
    半導体装置。
  8. 請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置であって、
    　前記第１及び第２の自己消弧素子は電界効果トランジスタ（ＦＥＴ）を含み、
    　前記第１の電極はドレイン電極を含み、
    　前記第２の電極はソース電極を含む、
    半導体装置。
    　　　　　　　　　　　　　　　　・
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