KR20140042855A

KR20140042855A - 반도체 장치

Info

Publication number: KR20140042855A
Application number: KR1020147000887A
Authority: KR
Inventors: 가즈후미 이시이
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2011-08-30
Filing date: 2011-08-30
Publication date: 2014-04-07
Also published as: DE112011105580T5; JP5665997B2; CN103765749A; CN103765749B; JPWO2013030956A1; US9076836B2; US20140145241A1; WO2013030956A1; KR101521397B1

Abstract

본 발명은 하나의 장치로 복수 종의 회로가 선택적으로 실현 가능한 범용성이 풍부한 반도체 장치를 제공하는 것을 목적으로 한다. 그리고 본 발명은 반도체 장치(SD1H)에 있어서, 외부 배선(L11)을 이용하여 E1C2용 단자(24H), K용 단자(25H) 사이를 전기적으로 접속함으로써, 상암용 반도체 장치와 등가인 회로를 실현한다. 한편, 반도체 장치(SD1H)와 동일 구성의 회로를 가지는 반도체 장치(SD1L)에 있어서, 외부 배선(L12)을 이용하여 A용 단자(23L), E1C2용 단자(24) 사이를 전기적으로 접속함으로써, 상암용 반도체 장치와 서로 다른 종류의 하암용 반도체 장치와 등가인 회로를 실현한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 복수의 자기(自己) 소호(消弧) 소자를 직렬로 접속하여 구성되는 회로를 케이스 내에 내장한 반도체 장치에 관한 것이다.

종래, IGBT 등의 자기 소호 소자에 의해 구성되는 반도체 장치는, 케이스 내에 회로를 수납하는 구성이 일반적이었다. 복수의 자기 소호 소자를 직렬로 접속하여 구성되는 반도체 장치(스위칭 모듈)가 예를 들면 특허 문헌 1에 개시되어 있다.

이와 같은 반도체 장치를 이용하여, 예를 들면, NPC(Neutral-Point-Clamped) 방식 3레벨 인버터용 반도체 장치에 있어서의 각 상(相)을 2개의 반도체 장치로 구성하는 경우, 상암(upper arm)용 및 하암(lower arm)용으로 서로 다른 2종류의 반도체 장치가 필수 구성 요소로서 필요하다.

특허 문헌 1: 일본국 특개평 10－14260호 공보

상술한 바와 같이, NPC 방식 3레벨 인버터의 1상분(相分)을 상암용 반도체 장치와 하암용 반도체 장치로 구성하는 경우에, 2종류의 반도체 장치가 필요하여, 조립시에 반도체 장치를 잘못 장착해 버릴 가능성 있다는 문제점이 있었다. 또, 상술한 장착 실수 방지 대책으로서, 종류마다 반도체 장치의 표면색을 바꾸는 등의 대책을 행하는 경우, 반도체 장치의 제조 프로세스에 상기 대책을 위한 특수한 공정이 여분으로 필요하다고 하는 문제점이 있었다.

본 발명에서는, 상기와 같은 문제점을 해결하여, 예를 들면, NPC 방식 3레벨 인버터의 1상분을 상암용 반도체 장치와 하암용 반도체 장치로 구성하는 경우 등, 반도체 장치의 회로 구성 소자는 동일하지만 접속 관계가 일부 다른 경우에 있어서, 하나의 장치로 복수 종의 회로가 선택적으로 실현 가능한 범용성이 풍부한 반도체 장치를 얻는 것을 목적으로 한다.

본 발명에 따른 반도체 장치는, 직렬로 접속되는 제1 및 제2 자기 소호 소자와, 상기 제1 및 제2 자기 소호 소자의 제1 전극에 캐소드가 접속되고, 제2 전극에 애노드가 접속되는 제1 및 제2 다이오드와, 제3 다이오드와, 상기 제1 및 제2 자기 소호 소자 및 상기 제1 ~ 제3 다이오드를 수납하는 케이스를 구비하고, 상기 제3 다이오드는, 상기 케이스 내에 있어서, 상기 제1 및 제2 자기 소호 소자 및 상기 제1 및 제2 다이오드 모두와 절연되어 있다.

청구항 1에 기재된 본원 발명에 있어서의 제3 다이오드는 제1 및 제2 자기 소호 소자 및 상기 제1 및 제2 다이오드 모두(이하, 「2조(組)의 자기 소호 소자 그룹」이라고 간략하게 기재함)와 절연되어 있기 때문에, 케이스 내 수납 상태에서는 2조의 자기 소호 소자 그룹과는 어떤 전기적 접속 관계를 갖지 않는다.

따라서 제3 다이오드와 2조의 자기 소호 소자 그룹의 전기적 접속 관계를 케이스 외부의 외부 배선을 이용해 행하여, 2조의 자기 소호 소자 그룹과의 사이에 복수 종의 전기적으로 접속 관계를 갖게 함으로써, 2조의 자기 소호 소자 그룹과 제3 다이오드의 조합(組合) 회로로서 복수 종의 회로를 실현할 수 있고, 그 결과, 범용성이 풍부한 반도체 장치를 얻을 수 있는 효과를 달성한다.

본 발명의 목적, 특징, 국면 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해서, 보다 명백해진다.

도 1은 실시 형태 1의 반도체 장치의 회로 구성을 외부 단자와 함께 모식적으로 나타내는 설명도이다.
도 2는 도 1에서 도시한 실시 형태 1의 반도체 장치를 2개 이용하여, 3레벨 인버터의 1상분을 구성하는 경우의 외부 배선 접속예를 모식적으로 나타내는 설명도이다.
도 3은 실시 형태 2의 반도체 장치의 회로 구성을 외부 단자와 함께 모식적으로 나타내는 설명도이다.
도 4는 전제(前提) 기술이 되는 NPC 방식 3레벨 인버터의 1상분의 회로 구성을 나타내는 회로도이다.
도 5는 도 4에서 도시한 상암용 반도체 장치 및 하암용 반도체 장치 각각의 회로 구성을 나타내는 회로도이다.
도 6은 3상 3레벨 인버터의 회로 구성을 나타내는 회로도이다.

＜전제 기술＞

도 4는 종래의 NPC 방식 3레벨 인버터의 1상분의 회로 구성을 나타내는 회로도이다. 동 도면에 도시된 바와 같이, 1상분 인버터는 상암용 반도체 장치(81H)와 하암용 반도체 장치(81L)로 구성된다.

도 5는 상암용 반도체 장치(81H) 및 하암용 반도체 장치(81L) 각각의 회로 구성을 나타내는 회로도이다. 동 도면 (a)에 도시된 바와 같이, 상암용 반도체 장치(81H)는 IGBT(41, 42), 다이오드(D41, D42, D46)로 구성된다.

IGBT(41)의 컬렉터는 컬렉터 단자 C1에 접속되고, 이미터는 이미터 단자 E1에 접속되고, 게이트는 게이트 단자 G1에 접속된다. 그리고 다이오드(D41)의 애노드가 IGBT(41)의 이미터에 접속되고, 캐소드가 IGBT(41)의 컬렉터에 접속된다. 즉, 다이오드(D41)는 IGBT(41)에 대해서 역(逆)병렬로 접속된다.

IGBT(42)의 컬렉터는 컬렉터 단자 C2에 접속되고, 이미터는 이미터 단자 E2에 접속되고, 게이트는 게이트 단자 G2에 접속된다. 그리고 다이오드(D42)의 애노드가 IGBT(42)의 이미터에 접속되고, 캐소드가 IGBT(42)의 컬렉터에 접속된다. 즉, 다이오드(D42)는 IGBT(42)에 대해서 역병렬로 접속된다.

또한 IGBT(41)측의 이미터 단자 C1과 IGBT(42)측의 컬렉터 단자 C2가 접속됨으로써, IGBT(41) 및 IGBT(42)가 직렬 접속된다.

그리고 다이오드(D46)의 애노드가 애노드 단자 A1에 접속되고, 캐소드가 컬렉터 단자 C2 및 이미터 단자 E1에 접속된다.

한편, 도 5(b)에 도시된 바와 같이, 하암용 반도체 장치(81L)는 IGBT(43, 44), 다이오드(D43, D44, D45)로 구성된다.

IGBT(43)의 컬렉터는 컬렉터 단자 C3에 접속되고, 이미터는 이미터 단자 E3에 접속되고, 게이트는 게이트 단자 G3에 접속된다. 그리고 다이오드(D43)의 애노드가 IGBT(43)의 이미터에 접속되고, 캐소드가 IGBT(43)의 컬렉터에 접속된다. 즉, 다이오드(D43)는 IGBT(43)에 대해서 역병렬로 접속된다.

IGBT(44)의 컬렉터는 컬렉터 단자 C4에 접속되고, 이미터는 이미터 단자 E2에 접속되고, 게이트는 게이트 단자 G2에 접속된다. 그리고 다이오드(D44)의 애노드가 IGBT(44)의 이미터에 접속되어 캐소드가 IGBT(44)의 컬렉터에 접속된다. 즉, 다이오드(D44)는 IGBT(44)에 대해서 역병렬로 접속된다.

또한, IGBT(43)측의 이미터 단자 C3과 IGBT(44)측의 컬렉터 단자 C4가 접속됨으로써, IGBT(43) 및 IGBT(44)가 직렬 접속된다.

그리고 다이오드(D45)의 캐소드가 캐소드 단자 K1에 접속되고, 애노드가 컬렉터 단자 C4 및 이미터 단자 E3에 접속된다.

도 5에서 도시한 상암용 반도체 장치(81H) 및 하암용 반도체 장치(81L)를 조합함으로써, 도 4에 도시된 것처럼 1상분의 인버터를 구성할 수 있다.

즉, 상암용 반도체 장치(81H)의 애노드 단자 A1과의 사이를 외부 배선 등을 이용하여 이하와 같이 전기적으로 접속한다.

(a) 상암용 반도체 장치(81H)의 이미터 단자 E2와 하암용 반도체 장치(81L)의 컬렉터 단자 C3을 전기적으로 접속하고(도면 중, 컬렉터·이미터 단자 C3E2로서 도시되어 있음),

(b) 상암용 반도체 장치(81H)의 애노드 단자 A1과 하암용 반도체 장치(81L)의 캐소드 단자 K3을 전기적으로 접속한다(도면 중, 애노드·캐소드 단자 A1K3으로서 도시되어 있음).

도 6은 3상(U상, V상, W상) 3레벨(3개의 전압 레벨) 인버터의 회로 구성을 나타내는 회로도이다. 동 도면에 도시된 것처럼, U상용 인버터는 상암용 반도체 장치(81HU) 및 하암용 반도체 장치(81LU)로 구성되며, 도 4에서 도시한 상암용 반도체 장치(81H) 및 하암용 반도체 장치(81L)와 마찬가지인 구성 및 접속 구성을 나타내고 있다.

상암용 반도체 장치(81HU) 및 하암용 반도체 장치(81LU)에 있어서, IGBT(41~44)의 게이트 단자 및 이미터 단자로서 G1U~G4U 및 E1U~E4U가 도시되어 있다. 또, 다이오드(D45)의 캐소드와 다이오드(D46)의 캐소드의 접속 단자로서 애노드·캐소드 단자 AK가 도시되어 있다.

V상용 인버터는 상암용 반도체 장치(81HV) 및 하암용 반도체 장치(81LV)로 구성되고, 도 4에서 도시한 상암용 반도체 장치(81H) 및 하암용 반도체 장치(81L)와 마찬가지인 구성 및 접속 구성을 나타내고 있다. 단, 도 4의 IGBT(41~44)에 대응하는 것은 IGBT(51~54)이고, 도 4의 다이오드(D41~D46)에 대응하는 것은 다이오드(D51~D56)인 점이 다르다.

그리고 상암용 반도체 장치(81HV) 및 하암용 반도체 장치(81LV)에 있어서, IGBT(51~54)의 게이트 단자 및 이미터 단자로서 G1V~G4V 및 E1V~E4V가 도시되어 있다. 또, 다이오드(D55)의 캐소드와 다이오드(D56)의 캐소드의 접속 단자로서 상술한 애노드·캐소드 단자 AK가 도시되어 있다.

W상용 인버터는 상암용 반도체 장치(81HW) 및 하암용 반도체 장치(81LW)로 구성되고, 도 4에서 도시한 상암용 반도체 장치(81H) 및 하암용 반도체 장치(81L)와 마찬가지인 구성 및 접속 구성을 나타내고 있다. 단, 도 4의 IGBT(41~44)에 대응하는 것은 IGBT(61~64)이고, 도 4의 다이오드(D41~D46)에 대응하는 것은 다이오드(D61~D66)인 점이 다르다.

그리고 상암용 반도체 장치(81HW) 및 하암용 반도체 장치(81LW)에 있어서, IGBT(61~64)의 게이트 단자 및 이미터 단자로서 G1W~G4W 및 E1W~E4W가 도시되어 있다. 또, 다이오드(D55)의 캐소드와 다이오드(D56)의 캐소드의 접속 단자로서 상술한 애노드·캐소드 단자 AK가 도시되어 있다.

U상, V상, W상 공통으로 애노드·캐소드 단자 AK가 이용되고, 상암용 반도체 장치(81HU)의 이미터 단자 및 하암용 반도체 장치(81L)의 컬렉터 단자가 전기적으로 접속되는 컬렉터·이미터 단자 C3E2U가 U상용의 출력 단자가 된다.

마찬가지로, 상암용 반도체 장치(81HV)의 이미터 단자 및 하암용 반도체 장치(81L)의 컬렉터 단자가 전기적으로 접속되는 컬렉터·이미터 단자 C3E2V가 V상용의 출력 단자가 되고, 상암용 반도체 장치(81HW)의 이미터 단자 및 하암용 반도체 장치(81L)의 컬렉터 단자가 전기적으로 접속되는 컬렉터·이미터 단자 C3E2W가 W상용의 출력 단자가 된다.

또, IGBT(41), IGBT(51) 및 IGBT(61)의 컬렉터가 공통으로 제1 전원선(VL1)에 접속되고, IGBT(44), IGBT(54) 및 IGBT(64)의 이미터가 공통으로 제2 전원선(VL2)에 접속된다. 제1 전원선(VL1) 및 제2 전원선(VL2)에는, 예를 들면 양(positive)의 전원 전압 및 접지 레벨이 부여된다.

이와 같이, 3레벨 인버터를 구성하는 경우, 상암용 반도체 장치(81H)(81HU, 81HV, 81HW)와 하암용 반도체 장치(81L)(81LU, 81LV, 81LW)의 2종류의 반도체 장치를 준비할 필요가 있었다.

이 때문에, 3레벨 인버터의 조립시에 상암용 반도체 장치(81H)와 하암용 반도체 장치(81L)를 잘못 장착해 버린다고 하는 문제점이 있었다.

이 문제점의 대책으로서, 상암용 반도체 장치(81H)와 하암용 반도체 장치(81L)에서 케이스의 색을 바꾸는 등의 대책을 채택하는 경우, 반도체 장치의 제조 프로세스에 있어서 다른 색을 도포하는 특수한 공정이 필요해져 제조 비용의 증대를 초래한다고 하는 문제점이 있었다.

이하에서 상술하는 실시 형태는, 상암용 반도체 장치(81H) 및 하암용 반도체 장치(81L)가 하나의 장치에 의해 선택적으로 실현 가능한 범용성이 풍부한 반도체 장치를 제공하고 있다.

＜실시 형태 1＞

도 1은 실시 형태 1의 반도체 장치의 회로 구성을 외부 단자와 함께 모식적으로 나타내는 설명도이다. 동 도면 (a)가 케이스의 평면 구성 및 내부 회로를 나타내고, 동 도면 (b)가 동 도면 (a)의 A－A단면을 나타내고 있다.

동 도면에 도시된 것처럼, 실시 형태 1의 반도체 장치(SD1)는, 케이스(1) 내의 중앙부(13)에 마련된 N형의 IGBT(11, 12) 및 다이오드(D1~D3)와, 케이스(1) 외의 단차부(14) 및 단차부(15)상에 마련된 외부 단자(21~25)로 구성된다.

IGBT(11)의 컬렉터(제1 전극)는 C1(컬렉터)용 단자(21)(제1 전극용 단자)에 접속되고, 다이오드(D1)의 애노드가 IGBT(11)의 이미터에 접속되고, 캐소드가 IGBT(11)의 컬렉터에 접속된다. 즉, 다이오드(D1)는 IGBT(11)에 대해서 역병렬로 접속된다.

IGBT(12)의 이미터(제2 전극)는 E2(이미터)용 단자(22)(제2 전극용 단자)에 접속되고, 다이오드(D2)의 애노드가 IGBT(12)의 이미터에 접속되고, 캐소드가 IGBT(12)의 컬렉터(제1 전극)에 접속된다. 즉, 다이오드(D2)는 IGBT(12)에 대해서 역병렬로 접속된다.

또한, IGBT(11)측의 이미터와 IGBT(12)의 컬렉터가 접속됨과 아울러 E1C2용 단자(24)(공통 전극용 단자)에 접속된다. 즉, IGBT(11) 및 IGBT(12)가 직렬 접속된다.

그리고 다이오드(D3)의 애노드가 A용 단자(23)(애노드용 단자)에 접속되고, 캐소드가 K용 단자(25)(캐소드용 단자)에 접속된다.

그리고 다이오드(D3)는 IGBT(11) 및 IGBT(12) 및 다이오드(D1 및 D2) 모두와 케이스(1) 내에 있어서 절연 관계를 유지하고 있다.

상술한 외부 단자(21~25)는 모두 케이스(1)의 외부에 마련되어 있어, 외부 배선이 접속 가능하다. 그리고 C1용 단자(21) 및 E2용 단자(22)는 케이스(1)의 평면에서 볼 때 좌변(左邊) 근방 영역이 되는 단차부(14)상에 마련되고, A용 단자(23), E1C2용 단자(24) 및 K용 단자(25)는 케이스(1)의 평면에서 볼 때 우변 근방 영역이 되는 단차부(15)상에 마련된다.

도 2는 도 1에서 도시한 실시 형태 1의 반도체 장치(SD1)를 2개 이용하여, 3레벨 인버터의 1상분을 구성하는 경우의 외부 배선 접속예를 모식적으로 나타내는 설명도이다. 동 도면에 있어서, 각각이 반도체 장치(SD1)와 케이스(1) 내의 회로가 동일 구성을 가지는 반도체 장치(SD1H)와 반도체 장치(SD1L)를 외부 배선(L1~L4) 및 외부 배선(L11, L12)을 이용하여 접속하고 있다. 이하, 구체적으로 접속한다. 또한, 설명의 편의상, 반도체 장치(SD1H)측의 외부 단자를 단자(21H~25H)로서 표기하고, 반도체 장치(SD1L)측의 외부 단자를 단자(21L~25L)로서 표기한다.

동 도면에 도시된 바와 같이, 반도체 장치(SD1H)에 있어서, 외부 배선(L11)을 이용하여 E1C2용 단자(24H), K용 단자(25H) 사이를 전기적으로 접속함으로써, IGBT(11)의 이미터 및 IGBT(12)의 컬렉터와 다이오드(D3)의 캐소드를 전기적으로 접속할 수 있다. 그 결과, 도 5 (a)에서 나타내는 상암용 반도체 장치(81H)와 등가인 회로를 실현할 수 있다.

한편, 반도체 장치(SD1L)에 있어서, 외부 배선(L12)을 이용하여 A용 단자(23L), E1C2용 단자(24) 사이를 전기적으로 접속함으로써, IGBT(11)의 이미터 및 IGBT(12)의 컬렉터와 다이오드(D3)의 애노드를 전기적으로 접속할 수 있다. 그 결과, 도 5 (b)에서 나타내는 하암용 반도체 장치(81L)와 등가인 회로를 실현할 수 있다.

이와 같이, 실시 형태 1에서는, 케이스(1) 내의 회로 구성이 동일한 반도체 장치(SD1)(SD1H, SDL1)를 이용하면서, A용 단자(23), E1C2용 단자(24) 및 K용 단자(25) 사이의 접속 관계를 바꿈으로써, 상암용 반도체 장치(81H) 및 하암용 반도체 장치(81L)와 등가인 반도체 장치를 선택적으로 실현할 수 있다.

그리고 반도체 장치(SD1H)와 반도체 장치(SD1L)의 접속과 같이, 외부 배선(L1)을 이용하여 A용 단자(23H)와 K용 단자(25L)를 전기적으로 접속하고, 외부 배선(L4)을 이용하여 E2용 단자(22H)와 C1용 단자(21L)를 전기적으로 접속하고 있다.

또, 전원용 콘덴서(C11)를 내삽(內揷)하는 외부 배선(L2)을 반도체 장치(SD1H)의 C1용 단자(21H), A용 단자(23H) 사이에 마련하고, 전원용 콘덴서(C12)를 내삽하는 외부 배선(L3)을 반도체 장치(SD1L)의 E2용 단자(22L), K용 단자(25L) 사이에 마련하고 있다. 또한, 이들 외부 배선(L2 및 L3)은, 예를 들면, 도 6에서 도시한 제1 및 제2 전원선(VL1 및 VL2) 사이에 직렬로 마련된다.

실시 형태 1의 반도체 장치(SD1)(SD1H, SD1L)에 있어서의 다이오드(D3)(제3 다이오드)는 IGBT(11, 12)(제1 및 제2 자기 소호 소자) 및 다이오드(D1, D2) 모두(이하, 「2조의 자기 소호 소자 그룹」이라고 간단하게 기재함)와 절연되어 있기 때문에, 케이스(1) 내에 있어서의 수납 상태에서는 2조의 자기 소호 소자 그룹과는 어떤 전기적 접속 관계를 갖지 않는다.

따라서 다이오드(D3)와 2조의 자기 소호 소자 그룹과의 전기적 접속 관계를 케이스(1) 외부의 외부 배선(L11, L12)을 이용하여 행하고, 2조의 자기 소호 소자 그룹과의 2종류의 전기적으로 접속 관계를 갖게 함으로써, 2조의 자기 소호 소자 그룹과 다이오드(D3)의 조합 회로로서 2종류의 회로(상암용 반도체 장치(81H), 혹은 하암용 반도체 장치(81L) 상당)를 실현할 수 있다. 그 결과, 범용성이 풍부한 반도체 장치를 얻을 수 있는 효과를 달성한다.

구체적으로는, E1C2용 단자(24H)(공통 전극용 단자)와 K용 단자(25H)(캐소드용 단자)를 외부 배선(L11)에 의해서 전기적으로 접속함으로써, IGBT(11)의 이미터(제2 전극) 및 IGBT(12)의 컬렉터(제1 전극)와 다이오드(D3)의 캐소드가 전기적 접속되는, 상암용 반도체 장치(81H) 상당의 제1 조합 회로를 얻을 수 있다.

한편, E1C2용 단자(24L)와 A용 단자(23L)를 외부 배선(L12)에 의해서 전기적으로 접속함으로써, IGBT(11)의 이미터 및 IGBT(12)의 컬렉터와 다이오드(D3)의 애노드가 전기적 접속되는, 하암용 반도체 장치(81L) 상당의 제2 조합 회로를 얻을 수 있다.

그 결과, 실시 형태 1의 반도체 장치(SD1)는, 외부 배선의 사용법(외부 배선(L11 및 L12) 중 어느 것을 채용할지)을 변경하는 것에 의해, 상기 제1 및 제2 조합 회로를 실현함으로써, 범용성이 풍부한, IGBT를 내부에 가지는 반도체 장치를 얻을 수 있는 효과를 달성한다.

C1용 단자(21) 및 E2용 단자(22)가 형성되는 제1 및 제2 개소(단차부(14)상)와 A용 단자(23), E1C2용 단자(24) 및 K용 단자(25)가 형성되는 제3 ~ 제5의 개소(단차부(15)상)는, 각각 서로 다른 변 근방 영역(단자(21, 22)는 케이스(1)의 평면에서 볼 때 좌변 근방의 단차부(14)상, 단자(23~24)는 케이스(1)의 평면에서 볼 때 우변 근방의 단차부(15)상)에 배치되어 있다. 이 때문에, IGBT(11, 12)용의 외부 배선(L4)과 다이오드(D3)용의 외부 배선(L1)을 비교적 간단하게 분리 형성할 수 있다.

또, 단차부(14)와 단차부(15)는 서로 대향하는 변의 근방 영역에 존재하기 때문에, IGBT(11, 12)용의 외부 배선과 L4, 다이오드(D3)용의 외부 배선(L1)을 교차시키는 일 없이 가장 확실히 분리 형성할 수 있다.

또한, 반도체 장치(SD1)는 (C1용 단자(21)가 배치되는) 제1 개소 및 (A용 단자(23)가 배치되는) 제4 개소는 도면 중 상변에서부터 비교적 가까운 장소를 포함하고, (E2용 단자(22)가 배치되는) 제2 개소 및 (K용 단자(25)가 배치되는) 제5 개소는 도면 중 하변(상변에 대향)에 비교적 가까운 장소를 포함하고 있다. 즉, C1용 단자(21), A용 단자(23)는 케이스(1)의 평면에서 볼 때 상변측에 마련되고, E2용 단자(22), K용 단자(25)는 케이스(1)의 평면에서 볼 때 하변측에 마련된다.

이 때문에, 배선 길이가 비교적 짧은 외부 배선(L2, L3)을 이용하여, 전원용 콘덴서(C11 및 C12)(제1 및 제2 전원용 콘덴서)를 C1용 단자(21), A용 단자(23) 사이 및 E2용 단자(22), K용 단자(25) 사이에 마련할 수 있기 때문에, 당해 외부 배선(L2, L3)의 인덕턴스의 저감화를 도모할 수 있고, IGBT(11, 12)의 턴 오프 스위칭시의 서지 전압을 저감시킬 수 있는 효과를 달성한다.

＜실시 형태 2＞

도 3은 실시 형태 2의 반도체 장치의 회로 구성을 외부 단자와 함께 모식적으로 나타내는 설명도이다. 동 도면 (a)가 케이스의 평면 구성 및 내부 회로를 나타내고, 동 도면 (b)가 동 도면 (a)의 변칙(變則) B－B단면을 나타내고 있다.

동 도면에 도시된 것처럼, 실시 형태 2의 반도체 장치(SD2)는 케이스(2) 내의 주요부(16)에 마련된 IGBT(11, 12) 및 다이오드(D1~D3)와, 케이스(2) 외의 단차부(17)상에 마련된 외부 단자(31~35)로 구성된다.

IGBT(11)의 컬렉터는 C1(컬렉터)용 단자(31)에 접속되고, 다이오드(D1)는 IGBT(11)에 대해서 역병렬로 접속된다. IGBT(12)의 이미터는 E2(이미터)용 단자(32)에 접속되고, 다이오드(D2)는 IGBT(12)에 대해서 역병렬로 접속된다.

또한, IGBT(11)측의 이미터와 IGBT(12)의 컬렉터가 접속됨과 아울러 E1C2용 단자(34)에 접속된다. 즉, IGBT(11) 및 IGBT(12)가 직렬 접속된다.

그리고 다이오드(D3)의 애노드가 A용 단자(33)에 접속되고, 캐소드가 K용 단자(35)에 접속된다. 다이오드(D3)는 실시 형태 1과 마찬가지로, IGBT(11) 및 IGBT(12) 및 다이오드(D1 및 D2) 모두와 케이스(2) 내에 있어서 절연 관계를 유지하고 있다.

상술한 외부 단자(31~35)는 모두 케이스(2)의 외부에 마련되어 있어, 외부 배선이 접속 가능하다. 외부 단자(31~35)는 모두 케이스(2)의 평면에서 볼 때 좌변 및 상변에 마련되는 단차부(17)상에 형성된다. 즉, C1용 단자(31) 및 E2용 단자(32)는 단차부(17)에 있어서의 케이스(2)의 평면에서 볼 때 좌변 근방 영역상에 마련되고, A용 단자(33), E1C2용 단자(34) 및 K용 단자(35)는 단차부(17)에 있어서의 케이스(2)의 평면에서 볼 때 우변 근방 영역상에 마련된다.

실시 형태 2의 반도체 장치(SD2)를 2개 이용하여 3레벨 인버터의 1상분을 구성할 수 있다. 그 접속 내용은 도 2에서 도시한 실시 형태 1의 2개의 반도체 장치(SD1)(SD1H, SD1L)에 의한 접속과 실질적으로 동일 내용이다. 즉, 도 2의 외부 단자(21~25)(21H~25H, 21L~25L)를 외부 단자(31~35)(31H~35H, 31L~35L)로 치환하고, 외부 배선(L1~L4 및 L11, L12) 및 전원용 콘덴서(C11, C12)를 도 2와 마찬가지로 마련함으로써, 도 2와 등가인 3레벨 인버터의 1상분을 구성할 수 있다.

이와 같이, 실시 형태 2에서는, 실시 형태 1과 마찬가지로, 동일한 반도체 장치(SD2)를 이용하면서, A용 단자(33), E1C2용 단자(34) 및 K용 단자(35)간의 접속 관계를 바꿈으로써, 상암용 반도체 장치(81H) 및 하암용 반도체 장치(81L)와 등가인 반도체 장치를 선택적으로 실현할 수 있다.

실시 형태 2의 반도체 장치(SD2)에 있어서의 다이오드(D3)는 IGBT(11, 12) 및 다이오드(D1, D2) 모두(이하, 「2조의 자기 소호 소자 그룹」이라고 간략하게 기재함)와 절연되어 있기 때문에, 케이스(2) 내에 있어서의 수납 상태에서는 2조의 자기 소호 소자 그룹과는 어떤 전기적 접속 관계를 갖지 않는다.

따라서 다이오드(D3)와 2조의 자기 소호 소자 그룹의 전기적 접속 관계를 케이스(2) 외부의 외부 배선(L11, L12)(과 등가인 배선)에 의해서 행하여, 2조의 자기 소호 소자 그룹과의 2종루의 전기적으로 접속 관계를 갖게 함으로써, 2조의 자기 소호 소자 그룹과 다이오드(D3)의 조합 회로로서 2종류의 회로(상암용 반도체 장치(81H), 혹은 하암용 반도체 장치(81L) 상당)를 실현할 수 있다. 그 결과, 실시 형태 2의 반도체 장치(SD2)는, 실시 형태 1과 마찬가지로, 범용성이 풍부한 반도체 장치를 얻을 수 있는 효과를 달성한다.

C1용 단자(31) 및 E2용 단자(32)가 형성되는 제1 및 제2 개소(단차부(17)에 있어서의 케이스(1)의 평면에서 볼 때 좌변 근방 영역)와 A용 단자(33), E1C2용 단자(34) 및 K용 단자(35)가 형성되는 제3 ~ 제5 개소(단차부(17)에 있어서의 케이스(1)의 평면에서 볼 때 상변 부근 영역)는, 서로 인접 관계에 있지만 서로 다른 변의 근방 영역이다. 이 때문에, IGBT(11, 12)용의 외부 배선(L4)과 다이오드(D3)용의 외부 배선(L1)을 비교적 간단하게 분리 형성할 수 있다.

상기한 실시 형태 1 및 실시 형태 2에서는, 자기 소호 소자로서 IGBT를 이용했지만, MOSFET로 대표되는 FET(전계 효과 트랜지스터)를 이용해도 좋다. FET를 이용했을 경우는, 상술한 다이오드(D1, D2)(도 1 ~ 도 3 참조)로서, FET의 바디(body)-드레인 사이의 기생 다이오드를 이용해도 좋다.

예를 들면, 도 1에서 도시한 실시 형태 1의 구성에 있어서, N형의 IGBT(11 및 12) 대신에 N형의 제1 및 제2 FET를 이용한 변형예를 생각할 수 있다. 이 경우, 제1 FET의 드레인 전극(제1 전극)은 C1용 단자(21) 상당의 단자에 접속되고, 다이오드(D1)의 애노드가 제1 FET의 소스 전극(제2 전극)에 접속되고, 캐소드가 제1 FET의 드레인 전극에 접속된다.

그리고 제2 FET의 소스 전극(제2 전극)은 E2용 단자(22) 상당의 단자에 접속되고, 다이오드(D2)의 애노드가 제2 FET의 소스 전극에 접속되고, 캐소드가 제2 FET의 드레인 전극(제1 전극)에 접속된다.

상기와 같이 제1 및 제2 FET를 가지는 반도체 장치의 변형예는, 실시 형태 1및 실시 형태 2와 마찬가지로, 외부 배선의 사용법을 변경하는 것에 의해, 상기 제 1 및 제2 조합 회로를 실현함으로써, 범용성이 풍부한, 자기 소호 소자로서 FET를 내부에 가지는 반도체 장치를 얻을 수 있는 효과를 달성한다.

본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 국면에 있어서, 예시로서, 본 발명이 그것에 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일 없이 상정될 수 있는 것으로 해석된다.

Claims

직렬로 접속되는 제1 및 제2 자기(自己) 소호(消弧) 소자(11, 12)와,
상기 제1 및 제2 자기 소호 소자의 제1 전극에 캐소드가 접속되고, 제2 전극에 애노드가 접속되는 제1 및 제2 다이오드(D1, D2)와,
제3 다이오드(D3)와,
상기 제1 및 제2 자기 소호 소자 및 상기 제1 ~ 제3 다이오드를 수납하는 케이스(1)를 구비하고,
상기 제3 다이오드는, 상기 케이스 내에 있어서, 상기 제1 및 제2 자기 소호 소자 및 상기 제1 및 제2 다이오드 모두와 절연되어 있는 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,
상기 제1 자기 소호 소자의 제1 전극에 전기적으로 접속되고, 상기 케이스 외부의 제1 개소에 외부 배선 접속 가능하게 배치되는 제1 전극용 단자(21)와,
상기 제2 자기 소호 소자의 제2 전극에 전기적으로 접속되고, 상기 케이스 외부의 제2 개소에 외부 배선 접속 가능하게 배치되는 제2 전극용 단자(22)와,
상기 제1 자기 소호 소자의 제2 전극 및 상기 제2 자기 소호 소자의 제1 전극에 전기적으로 접속되고, 상기 케이스 외부의 제3 개소에 외부 배선 접속 가능하게 배치되는 공통 전극용 단자(24)와,
상기 제3 다이오드의 애노드에 전기적으로 접속되고, 상기 케이스 외부의 제4 개소에 외부 배선 접속 가능하게 배치되는 애노드용 단자(23)와,
상기 제3 다이오드의 캐소드에 전기적으로 접속되고, 상기 케이스 외부의 제5 개소에 외부 배선 접속 가능하게 배치되는 캐소드용 단자(25)를 추가로 구비하는 반도체 장치.
청구항 2에 있어서,
상기 케이스는 평면에서 볼 때 4변(邊)으로 이루어진 구형(矩形) 모양의 케이스를 포함하고,
상기 제1 및 제2 개소는 평면에서 볼 때 상기 케이스의 소정의 변인 제1 변의 근방의 영역 부분을 포함하고,
상기 제3 ~ 제5의 개소는, 평면에서 볼 때 상기 제1 변과 다른 제2 변의 근방의 영역 부분을 포함하는 반도체 장치.
청구항 3에 있어서,
상기 제1 및 제2 변은 서로 대향하는 변을 포함하는 반도체 장치.
청구항 4에 있어서,
상기 제1 전극용 단자와 상기 애노드용 단자의 사이에 제1 전원용 콘덴서(C11)가 접속 가능하고,
상기 제2 전극용 단자와 상기 캐소드용 단자의 사이에 제2 전원용 콘덴서(C12)가 접속 가능하고,
상기 제1 개소 및 상기 제4 개소는 상기 제1 변 및 제2 변에 인접하는 제3 변에서부터 비교적 가까운 장소를 포함하고,
상기 제2 개소 및 상기 제5 개소는 상기 제3 변에 대향하는 제4 변에 비교적 가까운 장소를 포함하는 반도체 장치.
청구항 3에 있어서,
상기 제1 및 제2 변은 서로 인접하는 변을 포함하는 반도체 장치.
청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
상기 제1 및 제2 자기 소호 소자는 제1 및 제2 절연 게이트형 트랜지스터(IGBT)를 포함하고,
상기 제1 전극은 컬렉터 전극을 포함하고,
상기 제2 전극은 이미터 전극을 포함하는 반도체 장치.
청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
상기 제1 및 제2 자기 소호 소자는 전계 효과 트랜지스터(FET)를 포함하고,
상기 제1 전극은 드레인 전극을 포함하고,
상기 제2 전극은 소스 전극을 포함하는 반도체 장치.