JP5644943B2 - 半導体モジュール、上下アームキットおよび3レベルインバータ - Google Patents
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Description
図13において、図中の符号の51,52が直列に接続された直流電源で、正極電位をP、負極電位をN、中性点電位をMとしている。直流電源51,52を交流電源システムより構成する場合は、図示していないダイオード整流器と大容量の電解コンデンサなどを用いて構成することが可能である。
図15は、3レベルインバータの交流スイッチを含んだ上下アーム1相分の構成図であり、(a)は回路図、(b)は半導体モジュールの斜視図である。
また、この交流スイッチ53は第1のIGBT(T1)のエミッタと第2のIGBT(T2)のコレクタとの接続点E1C2と直列接続回路60の正極端子(P端子)と負極端子(N端子)との間の中間電位にある中間電位端子(M端子)との間に接続される。第1のIGBT(T1)、第2のIGBT(T2)、第1の逆阻止IGBT54および第2の逆阻止IGBT55は一つのパッケージ45内に収納される。
図15に示す3レベルインバータを図17および図18で示す第1、第2のIGBT(T1,T2)の上下アーム(直列接続回路60)となる半導体モジュール47と図19で示す第1、第2の逆阻止IGBT54,55を用いた交流スイッチ53を組み合わせて構成する。この場合は、図17で示す半導体モジュール47のパッケージは既存のパッケージ56aであり、上アームの素子と下アームの素子を収納した通常よく用いられている2個組パッケージである。この既存のパッケージ56a上には3個の主端子(E1C2,C1,E2)が配置される。
3レベルインバータを製作するときに、図15の半導体モジュール40(新規の45パッケージ)を用いる場合や図17の半導体モジュール47(既存のパッケージ56a)と図19の交流スイッチ53(新規のパッケージ57)を組み合わせて用いる場合にはいずれにしても新規のパッケージを開発する必要がある。
<実施例1>
図1は、この発明の第1実施例の半導体モジュールの構成図であり、同図(a)は要部回路図、同図(b)は要部平面図である。図2は、図1の半導体モジュールの内部構造図である。図2では、逆耐圧を有する第1の逆阻止IGBT5が4個並列接続され、逆耐圧を有さない第1のIGBT1(通常用いられているIGBT)が4個並列接続され、FWD(フリーホイーリングダイオード)2が4個で各第1のIGBT1に逆並列された配置された例を挙げた。これは、図18のFWD(D2)を除去した場合の配置と同じである。また、イとロのQ11はパッケージ56内で接続しており、パッケージ56上に配置されるのはイのQ11であり、図17のE1C2に相当する端子である。
このように、図1の半導体モジュール100で用いられるパッケージ56は、図17(b)に示す従来の半導体モジュール47の既存のパッケージ56aと共用できるため、3レベルインバータ500用として新規のパッケージを開発する必要がなく、第1半導体モジュール100の開発期間の短縮と、低コスト化ができる。
<実施例2>
図3は、この発明の第2実施例の半導体モジュールの構成図であり、同図(a)は要部回路図、同図(b)は要部平面図である。図4は、図3の半導体モジュールの内部構造図である。図4は、逆耐圧を有する第2の逆阻止IGBT6が4個並列接続され、逆耐圧を有さない第2のIGBT3(通常用いられているIGBT)が4個並列接続され、FWD4が4個で各通常の第2のIGBT3に逆並列された配置された例を挙げた。これは、図18のFWD(D1)を除去した場合の配置と同じである。また、イとロのQ22はパッケージ56内で接続しており、パッケージ56上に配置されるのはイのQ22であり、図17のE1C2に相当する端子である。
尚、図中のG3,E3は第2の逆阻止IGBT6のゲート端子、エミッタ補助端子であり、G4,E4は第2のIGBT3のゲート端子、エミッタ補助端子である。
<実施例3>
図5および図6は、この発明の第3実施例の上下アームキットであり、図5は要部回路図、図6は要部平面図である。
前記第1半導体モジュール100の第1の接続端子9(Q11)と第2半導体モジュール200の第2の接続端子10(Q22)を点線で示す第1の接続導体13で接続して3レベルインバータ500(図9、図10参照)の出力端子の例えばU端子とする。
<実施例4>
図7および図8は、この発明の第4実施例の上下アームキットであり、図7は要部回路図、図8は要部平面図である。
<実施例5>
図9および図10は、この発明の第5実施例の3レベルインバータの構成図であり、図9は要部回路図、図10は要部平面図である。図10では図9に示す第1、第2の直流電源23,24は図示されていない。
また、3個の上下アームキット300のそれぞれのM11,M22を第2の接続導体14で接続して、中間電位端子であるM端子とする。この部分は図9に示す3レベルインバータ500の交流スイッチ15を構成する。
また、第2の半導体モジュール200の低電位側端子8(E22)同士を第6の接続導体22で接続して3レベルインバータ500のN端子とする。
<実施例6>
図11および図12は、この発明の第6実施例の3レベルインバータの構成図であり、図11は要部回路図、図12は要部平面図である。図12では図10に示す第1、第2の直流電源23,24は図示されていない。
尚、前記の第1実施例から第6実施例は半導体素子としてIGBTを例として挙げたが、パワーMOSFETを用いても構わない。しかし、FWDが内蔵されたパワーMOSFETの場合には、FWDを外付けする必要はない。また、パワーMOSFETは逆耐圧がないため、逆阻止IGBTに相当する部位に用いるパワーMOSFETには直列にダイオードを接続する必要がある。
さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
2,4 FWD
3 第2のIGBT
5 第1の逆阻止IGBT
6 第2の逆阻止IGBT
7 高電位側端子(C11)
8 低電位側端子(E22)
9 第1の接続端子(Q11)
9a,10a,18,19 接続点
10 第2の接続端子(Q22)
11 第1の中間電位補助端子(M11)
12 第2の中間電位補助端子(M22)
13 第1の接続導体(出力端子:U端子、V端子、N端子)
14 第2の接続導体(中間電位端子:M端子)
15 交流スイッチ
16 第3の接続導体
17 第4の接続導体
21 第5の接続導体(P端子)
22 第6の接続導体(N端子)
23 第1の直流電源
24 第2の直流電源
25 第7の接続導体(中間電位端子:M端子)
26 第8の接続導体(出力端子:U端子、V端子、W端子)
56 パッケージ(既存のパッケージ56aと同じ)
100 第1半導体モジュール
200 第2半導体モジュール
300,400 上下アームキット
500,600 3レベルインバータ
Claims (8)
- フリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第1のスイッチング素子と、
前記第1のスイッチング素子と直列接続する逆耐圧を有する第1の逆阻止スイッチング素子と、
前記第1のスイッチング素子と前記第1の逆阻止スイッチング素子を収納した第1のパッケージと、
前記第1のパッケージの上面に配置され前記第1のスイッチング素子の高電位側と接続する高電位側端子(C11)と、
前記第1のパッケージの上面に配置される前記第1の逆阻止スイッチング素子の低電位側と接続する第1の中間電位補助端子(M11)と、
前記第1のパッケージの上面に配置され前記第1のスイッチング素子と前記第1の逆阻止スイッチング素子とに接続する第1の接続端子(Q11)と、
を有することを特徴とする半導体モジュール。 - 逆耐圧を有する第2の逆阻止スイッチング素子と、
前記第2の逆阻止スイッチング素子と直列接続しフリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第2のスイッチング素子と、
前記第2の逆阻止スイッチング素子と前記第2のスイッチング素子を収納した第2のパッケージと、
前記第2のパッケージの上面に配置され前記第2の逆阻止スイッチング素子の高電位側と接続する第2の中間電位補助端子(M22)と、
前記第2のパッケージの上面に配置され前記第2のスイッチング素子の低電位側と接続する低電位側端子(E22)と、
前記第2のパッケージの上面に配置され前記第2の逆阻止スイッチング素子と前記第2のスイッチング素子とに接続する第2の接続端子(Q22)と、
を有することを特徴とする半導体モジュール。 - 前記第1のスイッチング素子は、逆耐圧を有さない絶縁ゲートバイポーラトランジスタであり、
前記第1の逆阻止スイッチング素子は、逆耐圧を有する逆阻止絶縁ゲートバイポーラトランジスタであり、前記高電位側がコレクタであり、前記低電位側がエミッタであることを特徴とする請求項1に記載の半導体モジュール。 - 前記第2のスイッチング素子は、逆耐圧を有さない絶縁ゲートバイポーラトランジスタであり、
前記第2の逆阻止スイッチング素子は、逆耐圧を有する逆阻止絶縁ゲートバイポーラトランジスタであり、前記高電位側がコレクタであり、前記低電位側がエミッタであることを特徴とする請求項2に記載の半導体モジュール。 - 3レベルインバータの上アーム側となる第1の半導体モジュールと、前記3レベルインバータの下アーム側となる第2の半導体モジュールの一対の組からなる上下アームキットであって、
前記第1の半導体モジュールは、
フリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第1のスイッチング素子と、
前記第1のスイッチング素子と直列接続する逆耐圧を有する第1の逆阻止スイッチング素子と、
前記第1のスイッチング素子と前記第1の逆阻止スイッチング素子を収納した第1のパッケージと、
前記第1のパッケージの上面に配置され前記第1のスイッチング素子の高電位側と接続する高電位側端子(C11)と、
前記第1のパッケージの上面に配置される前記第1の逆阻止スイッチング素子の低電位側と接続する第1の中間電位補助端子(M11)と、
前記第1のパッケージの上面に配置され前記第1のスイッチング素子と前記第1の逆阻止スイッチング素子とに接続する第1の接続端子(Q11)と、
を有し、
前記第2の半導体モジュールは、
逆耐圧を有する第2の逆阻止スイッチング素子と、
前記第2の逆阻止スイッチング素子と直列接続しフリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第2のスイッチング素子と、
前記第2の逆阻止スイッチング素子と前記第2のスイッチング素子を収納した第2のパッケージと、
前記第2のパッケージの上面に配置され前記第2の逆阻止スイッチング素子の高電位側と接続する第2の中間電位補助端子(M22)と、
前記第2のパッケージの上面に配置され前記第2のスイッチング素子の低電位側と接続する低電位側端子(E22)と、
前記第2のパッケージの上面に配置され前記第2の逆阻止スイッチング素子と前記第2のスイッチング素子とに接続する第2の接続端子(Q22)と、
を有する、
ことを特徴とする上下アームキット。 - 第1の半導体モジュールと、第2の半導体モジュールと、を含む上下アームキットであって、
前記第1の半導体モジュールは、
フリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第1のスイッチング素子と、
前記第1のスイッチング素子と直列接続する逆耐圧を有する第1の逆阻止スイッチング素子と、
前記第1のスイッチング素子と前記第1の逆阻止スイッチング素子を収納した第1のパッケージと、
前記第1のパッケージの上面に配置され前記第1のスイッチング素子の高電位側と接続する高電位側端子(C11)と、
前記第1のパッケージの上面に配置される前記第1の逆阻止スイッチング素子の低電位側と接続する第1の中間電位補助端子(M11)と、
前記第1のパッケージの上面に配置され前記第1のスイッチング素子と前記第1の逆阻止スイッチング素子とに接続する第1の接続端子(Q11)と、
を有し、
前記第2の半導体モジュールは、
逆耐圧を有する第2の逆阻止スイッチング素子と、
前記第2の逆阻止スイッチング素子と直列接続しフリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第2のスイッチング素子と、
前記第2の逆阻止スイッチング素子と前記第2のスイッチング素子を収納した第2のパッケージと、
前記第2のパッケージの上面に配置され前記第2の逆阻止スイッチング素子の高電位側と接続する第2の中間電位補助端子(M22)と、
前記第2のパッケージの上面に配置され前記第2のスイッチング素子の低電位側と接続する低電位側端子(E22)と、
前記第2のパッケージの上面に配置され前記第2の逆阻止スイッチング素子と前記第2のスイッチング素子とに接続する第2の接続端子(Q22)と、
を有し、
前記第1の接続端子(Q11端子)と、前記第2の接続端子(Q22端子)と、を第1の接続導体で接続し、前記第1の半導体モジュールの中間電位補助端子(M11端子)と前記第2の半導体モジュールの中間電位補助端子(M22端子)と、を第2の接続導体で接続する、
ことを特徴とする上下アームキット。 - 請求項5に記載の上下アームキットを3個並列配置し、
前記第1の半導体モジュールの前記高電位側端子(C11端子)同士を第3の接続導体で接続し、前記第2の半導体モジュールの低電位側端子(E22端子)同士を第4の接続導体で接続し、各前記第1の半導体モジュールの中間電位補助端子(M11)と各前記第2の半導体モジュールの中間電位補助端子(M22)同士を第5の接続導体で接続し、前記第3の接続導体と前記第5の接続導体に第1の直流電源の正極と負極をそれぞれ接続し、前記第5の接続導体と前記第4の接続導体に第2の直流電源の正極と負極をそれぞれ接続し、各前記第1の半導体モジュールの第1の接続端子(Q11)と各前記第2の半導体モジュールの第2の接続端子(Q22)を各々第6の接続導体で接続し、該3個の第6の接続導体を出力端子であるU端子、V端子、W端子とする、
ことを特徴とする3レベルインバータ。 - 請求項6に記載の上下アームキットを3個並列配置し、
前記3個の第1の接続導体に3レベルインバータの出力端子であるU端子、V端子、W端子をそれぞれ接続し、前記第2の接続導体同士を接続して中間電位端子(M端子)とし、前記第1半導体モジュールの高電位側端子同士と第1の直流電源の正極を第3の接続導体(P端子)を介して接続し、該第1の直流電源の負極を前記中間電位端子(M端子)に接続し、前記第2半導体モジュールの低電位側端子同士と第2の直流電源の負極を第4の接続導体(N端子)を介して接続し、該第2の直流電源の正極を前記中間電位端子(M端子)に接続する、
ことを特徴とする3レベルインバータ。
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