WO2012169521A1 - 半導体モジュール、上下アームキットおよび３レベルインバータ - Google Patents

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省吾 小川
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富士電機株式会社
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Definitions

  • the present invention relates to a semiconductor module, an upper and lower arm kit including the semiconductor module, and a three-level inverter including the upper and lower arm kit.
  • FIG. 13 is a circuit diagram of a three-level inverter that converts direct current to alternating current using a conventional technique.
  • reference numerals 51 and 52 in the figure are DC power sources connected in series, where the positive electrode potential is P, the negative electrode potential is N, and the neutral point potential is M.
  • the DC power supplies 51 and 52 are constituted by an AC power supply system, they can be constituted by using a diode rectifier (not shown) and a large-capacity electrolytic capacitor.
  • the U-phase series connection circuit 60 is a series connection circuit of an upper arm made of an IGBT (T1) having a diode D1 connected in antiparallel and a lower arm made of an IGBT (T2) having an antiparallel connection of a diode D2.
  • the phase series connection circuit 61 is a series connection circuit of an upper arm made of an IGBT (T3) having a diode D3 connected in antiparallel and a lower arm made of an IGBT (T4) having an antiparallel connection of a diode D4.
  • the series connection circuit 62 includes a series connection circuit of an upper arm made of an IGBT (T5) in which a diode D5 is connected in antiparallel and a lower arm made of an IGBT (T6) in which a diode D6 is connected in antiparallel.
  • an AC switch in which IGBTs connected in reverse parallel are connected in reverse series is connected in reverse series. That is, between the series connection point of the series connection circuit 60 for the U phase and the neutral point M of the DC power supply, the emitter of the IGBT module 63 composed of the IGBT 81 with the diode 82 connected in antiparallel and the diode 84 are connected in antiparallel.
  • the AC switch having the configuration in which the emitter of the IGBT module 64 composed of the IGBT 83 is connected is connected to the diode 86 between the series connection point of the V-phase series connection circuit 61 and the neutral point M of the DC power supply.
  • An AC switch having a configuration in which an emitter of an IGBT module 65 made of IGBT 85 connected in parallel and an emitter of an IGBT module 66 made of IGBT 87 connected in reverse parallel to a diode 88 is connected is a series connection point of a series connection circuit 62 for a W phase.
  • the neutral point M of the DC power supply are I Emitter and diode AC switch configuration emitter and is connected to IGBT module 68 consisting of 92 IGBT 91 which was antiparallel connection BT module 67 are connected, respectively.
  • the series connection point of each series connection circuit 60, 61, 62 becomes an alternating current output, and is connected to the load 74 via the filter reactors 71, 72, 73, respectively.
  • FIG. 14 shows an example of the output voltage (Vout) waveform. It is characterized by the fact that an AC voltage with three voltage levels and few low-order harmonic components is output to a two-level type inverter, and the filter reactors (output filters) 71 to 73 are downsized. It becomes possible.
  • FIG. 15 is a configuration diagram for one phase of the upper and lower arms including an AC switch of a three-level inverter, where (a) is a circuit diagram and (b) is a perspective view of a semiconductor module.
  • the semiconductor module 40 shown in FIG. 15B accommodates an AC switch 53 in which two reverse blocking IGBTs 54 and 55 are anti-parallel and two IGBTs (T1, T2). ing.
  • FIG. 16 is a schematic cross-sectional view of a semiconductor module.
  • a power semiconductor chip 43 (T1, T2, D1, D2, 54, and 55 indicated by reference numerals in FIG. 15) is mounted on an insulating substrate 42 on a heat radiating metal base 41 and led out to the outside.
  • the metal terminals 44 are exposed on the upper surface of the package 45, and the interior of the package 45 is filled with a resin 46.
  • the semiconductor module 40 is applied to a voltage-type three-level inverter.
  • the semiconductor module 40 includes a first IGBT (T1) in which a diode D1 whose collector terminal C1 is connected to the positive terminal (P terminal) of the series connection circuit 60 is connected in reverse parallel, and the first IGBT (T1).
  • T1 a first IGBT
  • T2 a second IGBT
  • D2 a diode D2 whose collector is connected to the emitter and whose emitter terminal E2 is connected to the negative terminal (N terminal) of the series connection circuit 60 is connected in antiparallel.
  • the AC switch 53 includes a first reverse blocking IGBT 54 whose collector is connected to the emitter of the first IGBT (T1) and a second reverse blocking IGBT 55 connected in reverse parallel to the first reverse blocking IGBT 54. Consists of.
  • the series connection circuit 60 is configured by the first IGBT (T1) and the second IGBT (T2) in which the diode D1 is antiparallel, and the positive terminal (P terminal) of the series connection circuit 60 is the collector of the first IGBT.
  • the terminal C1 is connected, and the negative terminal (N terminal) is connected to the emitter terminal E2 of the second IGBT (T2).
  • the first reverse blocking IGBT 54 and the second reverse blocking IGBT 55 constitute an AC switch 53.
  • the AC switch 53 includes a connection point E1C2 between the emitter of the first IGBT (T1) and the collector of the second IGBT (T2), a positive terminal (P terminal) and a negative terminal (N terminal) of the series connection circuit 60. To an intermediate potential terminal (M terminal) that is at an intermediate potential.
  • the first IGBT (T1), the second IGBT (T2), the first reverse blocking IGBT 54, and the second reverse blocking IGBT 55 are housed in one package 45.
  • the reverse blocking IGBT is an IGBT having a reverse breakdown voltage (reverse breakdown voltage) equivalent to the forward breakdown voltage (forward breakdown voltage), and is called a symmetric IGBT because the forward breakdown voltage and the reverse breakdown voltage are equivalent.
  • reverse breakdown voltage reverse breakdown voltage
  • forward breakdown voltage forward breakdown voltage
  • An IGBT having no reverse breakdown voltage is an IGBT called an asymmetric IGBT whose reverse breakdown voltage is significantly lower than the forward breakdown voltage.
  • a freewheeling diode is connected in reverse parallel to an inverter circuit where no reverse breakdown voltage is applied.
  • IGBT simply refers to an IGBT having no reverse breakdown voltage.
  • Patent Documents 2 to 4 two types of modules in which the lead-out positions of the emitter terminal and the collector terminal are exchanged are prepared in a so-called one-piece semiconductor module, these two types of modules are arranged side by side and adjacent to each other. It is disclosed that one upper and lower arm of an inverter is configured by connecting an emitter terminal of one module and a collector terminal of the other module.
  • JP 2008-1937779 A Japanese Patent Laid-Open No. 3-108749 Japanese Patent Laid-Open No. 3-65065 Japanese Patent Laid-Open No. 9-9644
  • the semiconductor elements such as IGBT and reverse blocking IGBT stored in the module are changed depending on the capacity of the three-level inverter. That is, in order to increase the capacity, the chip size of the semiconductor element is changed, or an IGBT, a reverse blocking IGBT, or the like is connected in parallel.
  • a dedicated semiconductor module package 45 in accordance with semiconductor elements such as IGBTs and reverse blocking IGBTs to be stored. Therefore, in order to cope with a wide current range of several tens of A to several thousand A, it is necessary to newly prepare several packages. In order to cope with a wide withstand voltage range of several hundred volts to several hundred hundred volts, it is necessary to newly prepare several packages.
  • first and second IGBTs (T1, T2) and the first and second reverse blocking IGBTs 54, 55 are configured as separate packages 56a, 57 (see FIGS. 17 and 19) to form a three-level inverter. In some cases.
  • FIG. 17 is a configuration diagram of one phase of the upper and lower arms of the inverter.
  • FIG. 17A is a circuit diagram
  • FIG. 17B is a plan view of the main part of the semiconductor module.
  • the three main terminals (E1C2, E2, C1) are arranged in a line on the upper surface of the package 56a.
  • FIG. 18 is an internal structural diagram of the semiconductor module of FIG.
  • the E1C2 of A and B are connected in the package 56a, and the E1C2 of A is arranged on the package 56a.
  • FIG. 19 is a configuration diagram of an AC switch in which reverse blocking IGBTs are connected in reverse parallel.
  • FIG. 19A is a circuit diagram
  • FIG. 19B is a plan view of an AC switch package.
  • the three-level inverter shown in FIG. 15 is a semiconductor module 47 that becomes the upper and lower arms (series connection circuit 60) of the first and second IGBTs (T1, T2) shown in FIG. 17 and FIG.
  • the AC switch 53 using the two reverse blocking IGBTs 54 and 55 is combined.
  • the package of the semiconductor module 47 shown in FIG. 17 is an existing package 56a, which is a commonly used two-piece package containing an upper arm element and a lower arm element.
  • Three main terminals (E1C2, C1, E2) are arranged on the existing package 56a.
  • the package 57 of the AC switch 53 shown in FIG. 19B differs from the semiconductor module 47 shown in FIGS. 17 and 18 in the circuit configuration of the internal wiring and has two main terminals (K terminal and L terminal).
  • the package 56a of 17 (b) cannot be used.
  • the package 57 that houses the first and second reverse blocking IGBTs 54 and 55 needs to be newly developed in accordance with the current rating and the voltage rating.
  • the semiconductor module 40 (new 45 package) of FIG. 15 is used, or the semiconductor module 47 (existing package 56a) of FIG. 17 and the AC switch 53 (new package 57) of FIG. In any case, it is necessary to develop a new package.
  • Patent Documents 2 to 4 two types of modules having the same package shape are formed by changing the semiconductor element disposed inside using an existing package having the same external terminal position. However, it is not described that one upper and lower arm of a three-level inverter is configured using these two types of modules.
  • An object of the present invention is to solve the above-described problems and use an existing package without developing a new package, so that a low-cost, wide current rating and voltage rating semiconductor module, upper and lower arm kit, and three levels An inverter can be provided.
  • the semiconductor module includes a first switching element having a reverse breakdown voltage in which freewheeling diodes are connected in reverse parallel, a first reverse blocking switching element having a reverse breakdown voltage connected in series with the first switching element, A first package containing the first switching element and the first reverse blocking switching element, and a high potential side terminal disposed on the top surface of the first package and connected to the high potential side of the first switching element (C11), a first intermediate potential auxiliary terminal (M11) connected to the low potential side of the first reverse blocking switching element disposed on the top surface of the first package, and the top surface of the first package And a first connection terminal (Q11) connected to the first switching element and the first reverse blocking switching element.
  • a first switching element having a reverse breakdown voltage in which freewheeling diodes are connected in reverse parallel
  • a first reverse blocking switching element having a reverse breakdown voltage connected in series with the first switching element
  • a first package containing the first switching element and the first reverse blocking switching element and a high potential side terminal disposed on the top surface of the first package and
  • the semiconductor module is provided as follows.
  • the first switching element is an insulated gate bipolar transistor having no reverse breakdown voltage
  • the first reverse blocking switching element is a reverse blocking insulated gate bipolar transistor having a reverse breakdown voltage
  • the high potential side is a collector.
  • the low potential side is an emitter.
  • a semiconductor module as shown below is provided.
  • a second reverse blocking switching element having a reverse breakdown voltage; a second switching element having a reverse breakdown voltage in which a freewheeling diode is connected in reverse parallel with the second reverse blocking switching element;
  • a potential auxiliary terminal (M22), a low potential side terminal (E22) disposed on the top surface of the second package and connected to the low potential side of the second switching element, and disposed on the top surface of the second package.
  • a second connection terminal (Q22) connected to the second reverse blocking switching element and the second switching element;
  • the semiconductor module is provided as follows.
  • the second switching element is an insulated gate bipolar transistor having no reverse breakdown voltage
  • the second reverse blocking switching element is a reverse blocking insulated gate bipolar transistor having a reverse breakdown voltage
  • the high potential side is a collector.
  • the low potential side is an emitter.
  • an upper and lower arm kit as shown below is provided.
  • the upper and lower arm kit is composed of a pair of a first semiconductor module that is on the upper arm side of the three-level inverter and a second semiconductor module that is on the lower arm side of the three-level inverter.
  • the second semiconductor module has a second reverse blocking switching element having a reverse breakdown voltage, and a second reverse blocking voltage that is connected in series with the second reverse blocking switching element and connected in reverse parallel with a freewheeling diode.
  • Switching element, the second reverse blocking switching element, the second package containing the second switching element, and the high potential of the second reverse blocking switching element disposed on the upper surface of the second package A second intermediate potential auxiliary terminal (M22) connected to the second side, and connected to the low potential side of the second switching element disposed on the upper surface of the second package A low potential side terminal (E22) and a second connection terminal (Q22) disposed on the top surface of the second package and connected to the second reverse blocking switching element and the second switching element.
  • the three-level inverter connects the high-potential side terminals (C11 terminals) of the first semiconductor module with a third connection conductor, and connects the low-potential side terminals (E22 terminals) of the second semiconductor module to the second one.
  • the upper and lower arm kit includes a first semiconductor module and a second semiconductor module, and the first semiconductor module is a first switching element having a reverse breakdown voltage in which freewheeling diodes are connected in antiparallel.
  • a first reverse blocking switching element having a reverse withstand voltage connected in series with the first switching element, a first package containing the first switching element and the first reverse blocking switching element, A high potential side terminal (C11) disposed on the top surface of the first package and connected to a high potential side of the first switching device; and the first reverse blocking switching device disposed on the top surface of the first package.
  • a second connecting terminal (Q22) connected to the etching element and the second switching element; the first connecting terminal (Q11 terminal); the second connecting terminal (Q22 terminal); Are connected by a first connecting conductor, and the intermediate potential auxiliary terminal (M11 terminal) of the first semiconductor module and the intermediate potential auxiliary terminal (M22 terminal) of the second semiconductor module are connected by a second connecting conductor. Connect with.
  • a three-level inverter in which three upper and lower arm kits are arranged in parallel.
  • the three first connection conductors are connected to the U terminal, the V terminal, and the W terminal, which are output terminals of the three-level inverter, respectively, and the second connection conductors are connected to each other to connect the intermediate potential terminal.
  • M terminal the high potential side terminals of the first semiconductor module and the positive electrode of the first DC power supply are connected via a third connection conductor (P terminal), and the negative electrode of the first DC power supply is connected.
  • the intermediate potential terminal (M terminal) is connected, the low potential side terminals of the second semiconductor module and the negative electrode of the second DC power source are connected via a fourth connection conductor (N terminal), and the second The positive electrode of the DC power source is connected to the intermediate potential terminal (M terminal).
  • the semiconductor module, the upper and lower arm kit and the three-level inverter can be configured using the existing package (three main terminals), the design efficiency can be improved without developing a new package. Sharing can be realized and cost reduction can be achieved.
  • circuit configuration can be made using various existing packages, semiconductor modules having a wide current rating and voltage rating, an upper and lower arm kit, and a three-level inverter can be provided.
  • FIG. 4 is an internal structure diagram of the semiconductor module of FIG. 3. It is a principal part circuit diagram of the upper and lower arm kit of 3rd Example of this invention. It is a principal part top view of the upper-lower arm kit of 3rd Example of this invention.
  • FIG. (A) is a circuit diagram
  • FIG. (B) is a plan view of the package of the AC switch.
  • FIGS. 1A and 1B are configuration diagrams of a semiconductor module according to a first embodiment of the present invention, in which FIG. 1A is a principal circuit diagram and FIG. 1B is a principal plan view.
  • FIG. 2 is an internal structure diagram of the semiconductor module of FIG.
  • four first reverse blocking IGBTs 5 having reverse withstand voltage are connected in parallel
  • four first IGBTs 1 normally used IGBTs
  • FWD freewheel
  • Q11 of A and B are connected in the package 56
  • the Q11 of A is arranged on the package 56, and is a terminal corresponding to E1C2 in FIG.
  • the first semiconductor module 100 is characterized in that the FWD 2 of the upper arm of the series connection circuit of the three-level inverter is anti-parallel and has the reverse breakdown voltage of the first IGBT 1 that does not have the reverse breakdown voltage and one of the AC switches.
  • One reverse blocking IGBT 5 is housed in the same package 56 as the existing package 56a.
  • the first semiconductor module 100 has a configuration in which a first IGBT 1 in which FWD 2 is connected in antiparallel and a first reverse blocking IGBT 5 are connected in series, and the emitter of the first IGBT 1 and the first reverse blocking IGBT 5 The collector is connected at connection point 9a.
  • the high potential side terminal 7 (C11) connected to the collector of the first IGBT 1, the first intermediate potential auxiliary terminal 11 (M11) connected to the emitter of the first reverse blocking IGBT 5, the first A first connection terminal 9 (Q11) connected to a connection point 9a between the emitter of IGBT1 and the collector of first reverse blocking IGBT5 is arranged.
  • gate terminals G1 and G2 and auxiliary emitter terminals E1 and E2 of the first IGBT 1 and the first reverse blocking IGBT 5 are arranged.
  • Q11 is a terminal corresponding to E1C2 in FIG.
  • the first IGBT 1 in which the FWD 2 is connected in reverse parallel is an element constituting the upper arm of the three-level inverter 500 (see FIGS. 9 and 10), and the first reverse blocking IGBT 5 is the AC switch 15 (see FIG. 9). ) Is a part of the device.
  • the package 56 shown in FIG. 1B is the same as the package 56a of the existing semiconductor module 47 (see FIG. 17B), including the arrangement of terminals.
  • the package 56 used in the semiconductor module 100 of FIG. 1 can be shared with the existing package 56a of the conventional semiconductor module 47 shown in FIG. 17B, a new package is developed for the three-level inverter 500. Therefore, the development period of the first semiconductor module 100 can be shortened and the cost can be reduced.
  • FIGS. 3A and 3B are configuration diagrams of a semiconductor module according to a second embodiment of the present invention, in which FIG. 3A is a principal circuit diagram and FIG. 3B is a principal plan view.
  • FIG. 4 is an internal structure diagram of the semiconductor module of FIG. In FIG. 4, four second reverse blocking IGBTs 6 having reverse breakdown voltage are connected in parallel, four second IGBTs 3 (normally used IGBTs) having no reverse breakdown voltage are connected in parallel, and four FWDs 4 are connected. In the above, an example is shown in which each normal second IGBT 3 is arranged in reverse parallel.
  • the second semiconductor module 200 is characterized in that the FWD 4 in the lower arm of the serial connection circuit of the three-level inverter is anti-parallel and the second IGBT 3 that does not have a reverse breakdown voltage and the other reverse breakdown voltage of the AC switch.
  • the second reverse blocking IGBT 6 is housed in the same package 56 as the existing package 56a.
  • the second semiconductor module 200 has a configuration in which a second IGBT 3 in which FWD 4 is connected in reverse parallel and a second reverse blocking IGBT 6 are connected in series, and the collector of the second IGBT 3 and the second reverse blocking IGBT 6 Emitter connects.
  • gate terminals G3 and G4 and auxiliary emitter terminals E3 and E4 of the second IGBT 3 and the second reverse blocking IGBT 6 are arranged.
  • Q22 is a terminal corresponding to E1C2 in FIG.
  • the second IGBT 3 in which the FWD 4 is connected in reverse parallel is an element constituting the lower arm of the three-level inverter 500, and the second reverse blocking IGBT 6 is an element constituting a part of the AC switch 15 (see FIG. 9). It is.
  • the package 56 shown in FIG. 3 (b) is the same as the package 56a (see FIG. 17) of the existing semiconductor module 47 in which two conventional IGBT chips are housed in series, including each terminal arrangement.
  • the package 56 used in the semiconductor module 200 of FIG. 3B can be shared with the existing package 56a of the conventional semiconductor module 47 shown in FIG. There is no need to develop a package, and the development period of the second semiconductor module 200 can be shortened and the cost can be reduced.
  • FIGS. 5 and 6 show an upper and lower arm kit according to a third embodiment of the present invention.
  • FIG. 5 is a principal circuit diagram
  • FIG. 6 is a principal plan view.
  • the upper and lower arm kit 300 includes a pair of the first semiconductor module 100 on the upper arm side of the three-level inverter 500 shown in FIGS. 9 and 10 and the second semiconductor module 200 on the lower arm side.
  • a method of constructing one upper and lower arm of the three-level inverter 500 using the upper and lower arm kit 300 of FIG. 5 and FIG. 6 in which the upper and lower arms are not connected will be described.
  • a first connection terminal 9 (Q11) of the first semiconductor module 100 and a second connection terminal 10 (Q22) of the second semiconductor module 200 are connected by a first connection conductor 13 indicated by a dotted line, and a three-level inverter 500 is connected.
  • the U terminal of the output terminal see FIGS. 9 and 10).
  • the first intermediate potential auxiliary terminal 11 (M11) of the first semiconductor module 100 and the second intermediate potential auxiliary terminal 12 (M22) of the second semiconductor module 200 are connected by a second connection conductor 14 indicated by a dotted line.
  • the M terminal of the intermediate potential terminal of the three level inverter 500 is used.
  • the high potential side terminal 7 (C11) of the first semiconductor module 100 is connected to a P terminal (not shown) of the three-level inverter 500, and the low potential side terminal 8 (E22) of the second semiconductor module 200 is connected to the three-level inverter 500. Connect to N terminal (not shown).
  • the upper and lower arm kit 300 is configured using the same package 56 as the existing package 56a, the cost of the upper and lower arm kit 300 can be reduced. Also, the upper and lower arm kit 300 having a wide current rating and voltage rating can be easily provided.
  • the upper and lower arm kit 300 includes a first semiconductor module 100 and a second semiconductor module 200 that are not connected to each other.
  • ⁇ Example 4> 7 and 8 show a vertical arm kit according to a fourth embodiment of the present invention.
  • FIG. 7 is a principal circuit diagram
  • FIG. 8 is a principal plan view.
  • the difference between the upper and lower arm kit 400 in FIGS. 7 and 8 and the upper and lower arm kit 300 in FIGS. 5 and 6 is that Q11 and M11 of the first semiconductor module 100 on the upper arm side and the second semiconductor module 200 on the lower arm side are different.
  • Q22 and M22 are connected by the third connection conductor 16 and the fourth connection conductor 17, and the semiconductor modules 100 and 200 of the upper and lower arms are integrated.
  • FIGS. 9 and 10 are configuration diagrams of a three-level inverter according to a fifth embodiment of the present invention.
  • FIG. 9 is a circuit diagram of the main part
  • FIG. 10 is a plan view of the main part.
  • the first and second DC power sources 23 and 24 shown in FIG. 9 are not shown.
  • Q11 and Q22 of each of the three upper and lower arm kits 300 are connected by the first connecting conductor 13 to be the U terminal, V terminal, and W terminal which are output terminals.
  • M11 and M22 of each of the three upper and lower arm kits 300 are connected by the second connection conductor 14 to form an M terminal that is an intermediate potential terminal. This portion constitutes the AC switch 15 of the three-level inverter 500 shown in FIG.
  • the high potential side terminals 7 (C 11) of the first semiconductor module 100 are connected to each other by the fifth connection conductor 21 to be a P terminal of the three-level inverter 500.
  • the low potential side terminals 8 (E22) of the second semiconductor module 200 are connected to each other by the sixth connection conductor 22 to be an N terminal of the three-level inverter 500.
  • the positive and negative electrodes of the first DC power supply 23 are connected to the P and M terminals of the three-level inverter 500, respectively, and the positive and negative electrodes of the second DC power supply 24 are connected to the M and N terminals of the three-level inverter 500, respectively.
  • the three-level inverter 500 is configured.
  • the wiring inductance connected to the first and second DC power supplies 23 and 24 can be reduced by providing the M terminal, which is an intermediate potential terminal, at two locations.
  • FIGS. 11 and 12 are configuration diagrams of a three-level inverter according to a sixth embodiment of the present invention.
  • FIG. 11 is a principal circuit diagram
  • FIG. 12 is a principal plan view. In FIG. 12, the first and second DC power supplies 23 and 24 shown in FIG. 10 are not shown.
  • the difference between the three-level inverter 600 and the three-level inverter 500 shown in FIGS. 9 and 10 is that the upper and lower arm kit 400 is used instead of the upper and lower arm kit 300.
  • the first semiconductor module 100 and the second semiconductor module 200 are connected by the third and fourth connection conductors 16 and 17.
  • the connection conductor 25 and the eighth connection conductor 26 are connected at connection points 18 and 19, respectively, to obtain an M terminal, a U terminal, a V terminal, and a W terminal.
  • the positive and negative electrodes of the first DC power supply 23 are connected to the P and M terminals of the three-level inverter 600, respectively.
  • the positive and negative electrodes of the second DC power supply 24 are connected to the M and N terminals of the three-level inverter 600, respectively.
  • a three-level inverter 600 is configured.
  • the wiring inductance connected to the first and second DC power supplies 23 and 24 can be reduced by providing the M terminal, which is an intermediate potential terminal, at two locations.
  • the IGBT is used as the semiconductor element, but a power MOSFET may be used.
  • a power MOSFET may be used.
  • the power MOSFET does not have a reverse breakdown voltage, it is necessary to connect a diode in series to the power MOSFET used for the portion corresponding to the reverse blocking IGBT.

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Abstract

　新規のパッケージを開発することなく、既存のパッケージを用いることで、低コストで広い電流定格および電圧定格の半導体モジュール、上下アームキットおよび３レベルインバータを提供することができる。　既存のパッケージを用いて、上アーム側の第１半導体モジュール（１００）と下アーム側の第２半導体モジュール（２００）を形成し、これらの半導体モジュール（１００），（２００）を用いて上下アームキット（３００）を構成する。さらにこの上下アームキッド（３００）を用いて３レベルインバータ（５００）を構成する。これらを既存のパッケージ（５６）を用いて形成できるので、低コスト化で広い電流定格および電圧定格の半導体モジュール（１００），（２００）、上下アームキット（３００）および３レベルインバータ（５００）を提供することができる。

Description

半導体モジュール、上下アームキットおよび３レベルインバータ
　この発明は、半導体モジュール、この半導体モジュールで構成される上下アームキットおよびこの上下アームキットで構成される３レベルインバータに関する。
　図１３は、従来の技術を用いた直流から交流に変換する３レベルインバータの回路図である。
　図１３において、図中の符号の５１，５２が直列に接続された直流電源で、正極電位をＰ、負極電位をＮ、中性点電位をＭとしている。直流電源５１，５２を交流電源システムより構成する場合は、図示していないダイオード整流器と大容量の電解コンデンサなどを用いて構成することが可能である。
　正極電位Ｐと負極電位Ｎとの間には、ダイオードを逆並列接続した絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴという）の直列接続回路が３相分接続されている。即ち、Ｕ相用の直列接続回路６０はダイオードＤ１を逆並列接続したＩＧＢＴ（Ｔ１）からなる上アームとダイオードＤ２を逆並列接続したＩＧＢＴ（Ｔ２）からなる下アームとの直列接続回路で、Ｖ相用の直列接続回路６１はダイオードＤ３を逆並列接続したＩＧＢＴ（Ｔ３）からなる上アームとダイオードＤ４を逆並列接続したＩＧＢＴ（Ｔ４）からなる下アームとの直列接続回路で、Ｗ相用の直列接続回路６２はダイオードＤ５を逆並列接続したＩＧＢＴ（Ｔ５）からなる上アームとダイオードＤ６を逆並列接続したＩＧＢＴ（Ｔ６）からなる下アームとの直列接続回路で、それぞれ構成されている。
　各相の直列接続回路の上アームと下アームの直列接続点と直流中性点電位Ｍとの間には、ダイオードを逆並列接続したＩＧＢＴを逆直列接続した交流スイッチが接続されている。即ち、Ｕ相用の直列接続回路６０の直列接続点と直流電源の中性点Ｍとの間には、ダイオード８２を逆並列接続したＩＧＢＴ８１からなるＩＧＢＴモジュール６３のエミッタとダイオード８４を逆並列接続したＩＧＢＴ８３からなるＩＧＢＴモジュール６４のエミッタとが接続された構成の交流スイッチが、Ｖ相用の直列接続回路６１の直列接続点と直流電源の中性点Ｍとの間には、ダイオード８６を逆並列接続したＩＧＢＴ８５からなるＩＧＢＴモジュール６５のエミッタとダイオード８８を逆並列接続したＩＧＢＴ８７からなるＩＧＢＴモジュール６６のエミッタとが接続された構成の交流スイッチが、Ｗ相用の直列接続回路６２の直列接続点と直流電源の中性点Ｍとの間には、ダイオード９０を逆並列接続したＩＧＢＴ８９からなるＩＧＢＴモジュール６７のエミッタとダイオード９２を逆並列接続したＩＧＢＴ９１からなるＩＧＢＴモジュール６８のエミッタとが接続された構成の交流スイッチが、それぞれ接続されている。また、各直列接続回路６０、６１、６２の直列接続点は交流出力となり、各々フィルタ用リアクトル７１、７２、７３を介して負荷７４に接続される。
　本回路構成とすることで、各直列接続回路６０、６１、６２の直列接続点は、正極電位Ｐ、負極電位Ｎ、および中性点電位Ｍを出力することが可能となるため、３レベルのインバータ出力となる。図１４に出力電圧（Ｖｏｕｔ）波形例を示す。２レベルタイプのインバータに対して、３つの電圧レベルを持った低次の高調波成分の少ない交流電圧が出力されることが特徴であり、フィルタ用リアクトル（出力フィルタ）７１～７３の小型化が可能となる。
　つぎに、特許文献１に記載されている従来の３レベルインバータについて図１５を用いて説明する。
　図１５は、３レベルインバータの交流スイッチを含んだ上下アーム１相分の構成図であり、（ａ）は回路図、（ｂ）は半導体モジュールの斜視図である。
　図１５（ｂ）に示す半導体モジュール４０は、図１５（ａ）に示すように２個の逆阻止ＩＧＢＴ５４，５５を逆並列にした交流スイッチ５３と２個のＩＧＢＴ（Ｔ１，Ｔ２）が収納されている。
　図１６は、半導体モジュールの模式的な断面図である。この半導体モジュール４０は、パワー半導体チップ４３（図１５の符号で示すＴ１，Ｔ２，Ｄ１，Ｄ２，５４，５５）を放熱用金属ベース４１上の絶縁基板４２上に実装し、外部へ導出するための金属端子４４をパッケージ４５の上面に露出し、パッケージ４５の内部は樹脂４６が充填されている。
　この半導体モジュール４０は、電圧形の３レベルインバータに適用される。この半導体モジュール４０は、直列接続回路６０の正極端子（Ｐ端子）にコレクタ端子Ｃ１が接続されるダイオードＤ１を逆並列接続した第１のＩＧＢＴ（Ｔ１）と、この第１のＩＧＢＴ（Ｔ１）のエミッタにコレクタが接続され直列接続回路６０の負極端子（Ｎ端子）にエミッタ端子Ｅ２が接続されるダイオードＤ２が逆並列接続した第２のＩＧＢＴ（Ｔ２）からなる。
　また、第１のＩＧＢＴ（Ｔ１）のエミッタにコレクタが接続する第１の逆阻止型ＩＧＢＴ５４と、第１の逆阻止ＩＧＢＴ５４に逆並列接続される第２の逆阻止ＩＧＢＴ５５で構成される交流スイッチ５３からなる。
　前記のダイオードＤ１が逆並列した第１のＩＧＢＴ（Ｔ１）と第２のＩＧＢＴ（Ｔ２）で直列接続回路６０が構成され、直列接続回路６０の正極端子（Ｐ端子）が第１のＩＧＢＴのコレクタ端子Ｃ１と接続し、負極端子（Ｎ端子）が第２のＩＧＢＴ（Ｔ２）のエミッタ端子Ｅ２と接続する。
　前記の第１の逆阻止ＩＧＢＴ５４と第２の逆阻止ＩＧＢＴ５５で交流スイッチ５３が構成される。
　また、この交流スイッチ５３は第１のＩＧＢＴ（Ｔ１）のエミッタと第２のＩＧＢＴ（Ｔ２）のコレクタとの接続点Ｅ１Ｃ２と直列接続回路６０の正極端子（Ｐ端子）と負極端子（Ｎ端子）との間の中間電位にある中間電位端子（Ｍ端子）との間に接続される。第１のＩＧＢＴ（Ｔ１）、第２のＩＧＢＴ（Ｔ２）、第１の逆阻止ＩＧＢＴ５４および第２の逆阻止ＩＧＢＴ５５は一つのパッケージ４５内に収納される。
　このように、一つの上下アームを一つのパッケージ４５に収納し、これらのパッケージ４５を３個用いて３レベルインバータを構成すると、外部配線が単純化される。さらに、３レベルインバータの配線インダクタンスの低減が図れると同時に、装置全体の小型化が図れる。
　ここで、逆阻止ＩＧＢＴとは、順方向耐圧（順耐圧）と同等の逆方向耐圧（逆耐圧）を有するＩＧＢＴのことであり、順耐圧と逆耐圧が同等であるところから対称型ＩＧＢＴと称することもある。
　また、逆耐圧を有さないＩＧＢＴとは、逆耐圧が順耐圧より大幅に低い非対称型ＩＧＢＴと称せられるＩＧＢＴを指し、逆耐圧が印加されない例えばインバータ回路などにフリーホイーリングダイオードを逆並列接続して多用される。通常、単にＩＧＢＴというとこの逆耐圧を有さないＩＧＢＴのことを指す。
　また、特許文献２～４には、いわゆる１個組の半導体モジュールにおいて、エミッタ端子、コレクタ端子の導出位置を入れ替えた２種類のモジュールを用意し、この２種類のモジュールを並べて配置し、隣接する一方のモジュールのエミッタ端子と他方のモジュールのコレクタ端子を接続することでインバータの一つの上下アームを構成することが開示されている。
特開２００８－１９３７７９号公報 特開平３－１０８７４９号公報 特開平３－６５０６５号公報 特開平９－９６４４号公報
　しかし、前記の図１５で示す半導体モジュールを用いて３レベルインバータを製作する場合、３レベルインバータの容量によってモジュール内に格納するＩＧＢＴや逆阻止ＩＧＢＴなどの半導体素子が変更される。すなわち、容量を大きくするためには、半導体素子のチップサイズが変更されたり、ＩＧＢＴや逆阻止ＩＧＢＴなどを並列接続したりする。このように、多種の容量の３レベルインバータを揃える場合、格納するＩＧＢＴや逆阻止ＩＧＢＴなどの半導体素子に応じて専用の半導体モジュールのパッケージ４５を新規に開発する必要がある。そのため、数十Ａから数千Ａの広い電流領域に対応するためには、幾つかのパッケージを新規に用意する必要がある。また、数百Ｖから千数百Ｖの広い耐圧領域に対応するためには、幾つかのパッケージを新規に用意する必要がある。
　また、前記の第１、第２のＩＧＢＴ（Ｔ１，Ｔ２）と第１、第２の逆阻止ＩＧＢＴ５４，５５を別々のパッケージ５６ａ，５７（図１７、図１９参照）で３レベルインバータを構成する場合もある。
　図１７は、インバータの上下アーム１相分の構成図であり、同図（ａ）は回路図、（ｂ）は半導体モジュールの要部平面図である。ここで示す例では３主端子（Ｅ１Ｃ２，Ｅ２，Ｃ１）はパッケージ５６ａの上面に一列に配置されている。
　図１８は、図１７の半導体モジュールの内部構造図である。イとロのＥ１Ｃ２はパッケージ５６ａ内で接続しており、パッケージ５６ａ上に配置されるのはイのＥ１Ｃ２である。
　図１９は、逆阻止ＩＧＢＴが逆並列接続された交流スイッチの構成図であり、同図（ａ）は回路図、同図（ｂ）は交流スイッチのパッケージの平面図である。
　図１５に示す３レベルインバータを図１７および図１８で示す第１、第２のＩＧＢＴ（Ｔ１，Ｔ２）の上下アーム（直列接続回路６０）となる半導体モジュール４７と図１９で示す第１、第２の逆阻止ＩＧＢＴ５４，５５を用いた交流スイッチ５３を組み合わせて構成する。この場合は、図１７で示す半導体モジュール４７のパッケージは既存のパッケージ５６ａであり、上アームの素子と下アームの素子を収納した通常よく用いられている２個組パッケージである。この既存のパッケージ５６ａ上には３個の主端子（Ｅ１Ｃ２，Ｃ１，Ｅ２）が配置される。
　しかし、図１９（ｂ）に示す交流スイッチ５３のパッケージ５７は、図１７および図１８に示す半導体モジュール４７と内部配線の回路構成が異なり２主端子（Ｋ端子、Ｌ端子）であるため、図１７（ｂ）のパッケージ５６ａは使用できない。
　そのため、第１、第２の逆阻止ＩＧＢＴ５４，５５を収納するパッケージ５７は電流定格および電圧定格に合せて新規に開発する必要がある。
　３レベルインバータを製作するときに、図１５の半導体モジュール４０（新規の４５パッケージ）を用いる場合や図１７の半導体モジュール４７（既存のパッケージ５６ａ）と図１９の交流スイッチ５３（新規のパッケージ５７）を組み合わせて用いる場合にはいずれにしても新規のパッケージを開発する必要がある。
　また、特許文献２～４では、外部端子の位置が同じである既存のパッケージを用いて、内部に配置される半導体素子を変更することで，パッケージの形状が同一で２種類のモジュールを形成し、この２種類のモジュールを用いて３レベルインバータの一つの上下アームを構成することについては記載されていない。
　この発明の目的は、前記の課題を解決して、新規のパッケージを開発することなく、既存のパッケージを用いることで、低コストで広い電流定格および電圧定格の半導体モジュール、上下アームキットおよび３レベルインバータを提供することができる。
　上記目的を達成するために、以下に示すような、半導体モジュールが提供される。半導体モジュールは、フリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第１のスイッチング素子と、前記第１のスイッチング素子と直列接続する逆耐圧を有する第１の逆阻止スイッチング素子と、前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子を収納した第１のパッケージと、前記第１のパッケージの上面に配置され前記第１のスイッチング素子の高電位側と接続する高電位側端子（Ｃ１１）と、前記第１のパッケージの上面に配置される前記第１の逆阻止スイッチング素子の低電位側と接続する第１の中間電位補助端子（Ｍ１１）と、前記第１のパッケージの上面に配置され前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子とに接続する第１の接続端子（Ｑ１１）と、を有する。
　また、上記半導体モジュールは、次のようにして提供される。前記第１のスイッチング素子は、逆耐圧を有さない絶縁ゲートバイポーラトランジスタであり、前記第１の逆阻止スイッチング素子は、逆耐圧を有する逆阻止絶縁ゲートバイポーラトランジスタであり、前記高電位側がコレクタであり、前記低電位側がエミッタである。
　また、上記目的を達成するために、以下に示すような、半導体モジュールが提供される。逆耐圧を有する第２の逆阻止スイッチング素子と、前記第２の逆阻止スイッチング素子と直列接続しフリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第２のスイッチング素子と、前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子を収納した第２のパッケージと、前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子の高電位側と接続する第２の中間電位補助端子（Ｍ２２）と、前記第２のパッケージの上面に配置され前記第２のスイッチング素子の低電位側と接続する低電位側端子（Ｅ２２）と、前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子とに接続する第２の接続端子（Ｑ２２）と、を有する。
　また、上記半導体モジュールは、次のようにして提供される。前記第２のスイッチング素子は、逆耐圧を有さない絶縁ゲートバイポーラトランジスタであり、前記第２の逆阻止スイッチング素子は、逆耐圧を有する逆阻止絶縁ゲートバイポーラトランジスタであり、前記高電位側がコレクタであり、前記低電位側がエミッタである。
　また、上記目的を達成するために、以下に示すような、上下アームキットが提供される。上下アームキットは、３レベルインバータの上アーム側となる第１の半導体モジュールと、前記３レベルインバータの下アーム側となる第２の半導体モジュールの一対の組からなり、前記第１の半導体モジュールは、フリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第１のスイッチング素子と、前記第１のスイッチング素子と直列接続する逆耐圧を有する第１の逆阻止スイッチング素子と、前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子を収納した第１のパッケージと、前記第１のパッケージの上面に配置され前記第１のスイッチング素子の高電位側と接続する高電位側端子（Ｃ１１）と、前記第１のパッケージの上面に配置される前記第１の逆阻止スイッチング素子の低電位側と接続する第１の中間電位補助端子（Ｍ１１）と、前記第１のパッケージの上面に配置され前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子とに接続する第１の接続端子（Ｑ１１）と、を有し、前記第２の半導体モジュールは、逆耐圧を有する第２の逆阻止スイッチング素子と、前記第２の逆阻止スイッチング素子と直列接続しフリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第２のスイッチング素子と、前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子を収納した第２のパッケージと、前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子の高電位側と接続する第２の中間電位補助端子（Ｍ２２）と、前記第２のパッケージの上面に配置され前記第２のスイッチング素子の低電位側と接続する低電位側端子（Ｅ２２）と、前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子とに接続する第２の接続端子（Ｑ２２）と、を有する。
　また、上記上下アームキットを３個並列配置する３レベルインバータが提供される。３レベルインバータは、前記第１の半導体モジュールの前記高電位側端子（Ｃ１１端子）同士を第３の接続導体で接続し、前記第２の半導体モジュールの低電位側端子（Ｅ２２端子）同士を第４の接続導体で接続し、各前記第１の半導体モジュールの中間電位補助端子（Ｍ１１）と各前記第２の半導体モジュールの中間電位補助端子（Ｍ２２）同士を第５の接続導体で接続し、前記第３の接続導体と前記第５の接続導体に第１の直流電源の正極と負極をそれぞれ接続し、前記第５の接続導体と前記第４の接続導体に第２の直流電源の正極と負極をそれぞれ接続し、各前記第１の半導体モジュールの第１の接続端子（Ｑ１１）と各前記第２の半導体モジュールの第２の接続端子（Ｑ２２）を各々第６の接続導体で接続し、該３個の第６の接続導体を出力端子であるＵ端子、Ｖ端子、Ｗ端子とする。
　また、上記目的を達成するために、以下に示すような、上下アームキットが提供される。上下アームキットは、第１の半導体モジュールと、第２の半導体モジュールと、を含み、前記第１の半導体モジュールは、フリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第１のスイッチング素子と、前記第１のスイッチング素子と直列接続する逆耐圧を有する第１の逆阻止スイッチング素子と、前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子を収納した第１のパッケージと、前記第１のパッケージの上面に配置され前記第１のスイッチング素子の高電位側と接続する高電位側端子（Ｃ１１）と、前記第１のパッケージの上面に配置される前記第１の逆阻止スイッチング素子の低電位側と接続する第１の中間電位補助端子（Ｍ１１）と、前記第１のパッケージの上面に配置され前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子とに接続する第１の接続端子（Ｑ１１）と、を有し、前記第２の半導体モジュールは、逆耐圧を有する第２の逆阻止スイッチング素子と、前記第２の逆阻止スイッチング素子と直列接続しフリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第２のスイッチング素子と、前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子を収納した第２のパッケージと、前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子の高電位側と接続する第２の中間電位補助端子（Ｍ２２）と、前記第２のパッケージの上面に配置され前記第２のスイッチング素子の低電位側と接続する低電位側端子（Ｅ２２）と、前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子とに接続する第２の接続端子（Ｑ２２）と、を有し、前記第１の接続端子（Ｑ１１端子）と、前記第２の接続端子（Ｑ２２端子）と、を第１の接続導体で接続し、前記第１の半導体モジュールの中間電位補助端子（Ｍ１１端子）と前記第２の半導体モジュールの中間電位補助端子（Ｍ２２端子）と、を第２の接続導体で接続する。
　また、上記上下アームキットを３個並列配置する３レベルインバータが提供される。３レベルインバータは、前記３個の第１の接続導体に３レベルインバータの出力端子であるＵ端子、Ｖ端子、Ｗ端子をそれぞれ接続し、前記第２の接続導体同士を接続して中間電位端子（Ｍ端子）とし、前記第１半導体モジュールの高電位側端子同士と第１の直流電源の正極を第３の接続導体（Ｐ端子）を介して接続し、該第１の直流電源の負極を前記中間電位端子（Ｍ端子）に接続し、前記第２半導体モジュールの低電位側端子同士と第２の直流電源の負極を第４の接続導体（Ｎ端子）を介して接続し、該第２の直流電源の正極を前記中間電位端子（Ｍ端子）に接続する。
　この発明によれば、既存のパッケージ（３主端子）を用いて、半導体モジュール、上下アームキットおよび３レベルインバータが構成できるため、新規にパッケージを開発することなく、設計効率の向上、パッケージ部材の共通化が実現できて低コスト化を図ることができる。
　また、各種の既存のパッケージを用いて回路構成ができるため、広い電流定格および電圧定格の半導体モジュール、上下アームキットおよび３レベルインバータを提供することができる。
　本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
この発明の第１実施例の半導体モジュールの構成図であり、（ａ）は要部回路図、（ｂ）は要部平面図である。 図１の半導体モジュールの内部構造図である。 この発明の第２実施例の半導体モジュールの構成図であり、（ａ）は要部回路図、（ｂ）は要部平面図である。 図３の半導体モジュールの内部構造図である。 この発明の第３実施例の上下アームキットの要部回路図である。 この発明の第３実施例の上下アームキットの要部平面図である。 この発明の第４実施例の上下アームキットの要部回路図である。 この発明の第４実施例の上下アームキットの要部平面図である。 この発明の第５実施例の３レベルインバータの要部回路図である。 この発明の第５実施例の３レベルインバータの構成図の要部平面図である。 この発明の第６実施例の３レベルインバータの要部回路図である。 この発明の第６実施例の３レベルインバータの構成図の要部平面図である。 従来の技術を用いた直流から交流に変換する３レベルインバータの回路図である。 ３レベルインバータの出力電圧（Ｖｏｕｔ）波形例の図である。 ３レベルインバータの交流スイッチを含んだ上下アーム１相分の構成図であり、（ａ）は回路図、（ｂ）は半導体モジュールの斜視図である。 半導体モジュールの模式的な断面図である。 インバータの上下アーム１相分の構成図であり、（ａ）は回路図、（ｂ）は半導体モジュールの要部平面図である。 図１７の半導体モジュールの内部構造図である。 逆阻止ＩＧＢＴが逆並列接続された交流スイッチの構成図であり、同図（ａ）は回路図、同図（ｂ）は交流スイッチのパッケージの平面図である。
　実施の形態を以下の実施例で説明する。
＜実施例１＞
　図１は、この発明の第１実施例の半導体モジュールの構成図であり、同図（ａ）は要部回路図、同図（ｂ）は要部平面図である。図２は、図１の半導体モジュールの内部構造図である。図２では、逆耐圧を有する第１の逆阻止ＩＧＢＴ５が４個並列接続され、逆耐圧を有さない第１のＩＧＢＴ１（通常用いられているＩＧＢＴ）が４個並列接続され、ＦＷＤ（フリーホイーリングダイオード）２が４個で各第１のＩＧＢＴ１に逆並列された配置された例を挙げた。これは、図１８のＦＷＤ（Ｄ２）を除去した場合の配置と同じである。また、イとロのＱ１１はパッケージ５６内で接続しており、パッケージ５６上に配置されるのはイのＱ１１であり、図１７のＥ１Ｃ２に相当する端子である。
　また、この第１半導体モジュール１００の特徴は、３レベルインバータの直列接続回路の上アームのＦＷＤ２が逆並列された逆耐圧を有さない第１のＩＧＢＴ１と交流スイッチの一方の逆耐圧を有する第１の逆阻止ＩＧＢＴ５を既存のパッケージ５６ａと同一のパッケージ５６に収納している点である。
　図１において、第１半導体モジュール１００は、ＦＷＤ２を逆並列接続した第１のＩＧＢＴ１と第１の逆阻止ＩＧＢＴ５を直列接続した構成であり、第１のＩＧＢＴ１のエミッタと第１の逆阻止ＩＧＢＴ５のコレクタが接続点９ａで接続する。
　パッケージ５６上には、第１のＩＧＢＴ１のコレクタと接続する高電位側端子７（Ｃ１１）、第１の逆阻止ＩＧＢＴ５のエミッタと接続する第１の中間電位補助端子１１（Ｍ１１）、第１のＩＧＢＴ１のエミッタと第１の逆阻止ＩＧＢＴ５のコレクタの接続点９ａに接続する第１の接続端子９（Ｑ１１）が配置される。
　また、パッケージ５６上には、第１のＩＧＢＴ１および第１の逆阻止ＩＧＢＴ５のそれぞれのゲート端子Ｇ１，Ｇ２と補助エミッタ端子Ｅ１，Ｅ２とが配置される。前記のＱ１１は図１７のＥ１Ｃ２に相当する端子である。
　前記のＦＷＤ２を逆並列接続した第１のＩＧＢＴ１は、３レベルインバータ５００（図９、図１０参照）の上アームを構成する素子であり、第１の逆阻止ＩＧＢＴ５は交流スイッチ１５（図９参照）の一部を構成する素子である。
　図１（ｂ）に示すパッケージ５６は各端子配置も含めて、既存の半導体モジュール４７のパッケージ５６ａ（図１７（ｂ）参照）と同じである。
　このように、図１の半導体モジュール１００で用いられるパッケージ５６は、図１７（ｂ）に示す従来の半導体モジュール４７の既存のパッケージ５６ａと共用できるため、３レベルインバータ５００用として新規のパッケージを開発する必要がなく、第１半導体モジュール１００の開発期間の短縮と、低コスト化ができる。
　また、新規のパッケージを開発せずに容易に広い電流定格および電圧定格の第１半導体モジュール１００を提供することができる。
＜実施例２＞
　図３は、この発明の第２実施例の半導体モジュールの構成図であり、同図（ａ）は要部回路図、同図（ｂ）は要部平面図である。図４は、図３の半導体モジュールの内部構造図である。図４は、逆耐圧を有する第２の逆阻止ＩＧＢＴ６が４個並列接続され、逆耐圧を有さない第２のＩＧＢＴ３（通常用いられているＩＧＢＴ）が４個並列接続され、ＦＷＤ４が４個で各通常の第２のＩＧＢＴ３に逆並列された配置された例を挙げた。これは、図１８のＦＷＤ（Ｄ１）を除去した場合の配置と同じである。また、イとロのＱ２２はパッケージ５６内で接続しており、パッケージ５６上に配置されるのはイのＱ２２であり、図１７のＥ１Ｃ２に相当する端子である。
　また、この第２半導体モジュール２００の特徴は、３レベルインバータの直列接続回路の下アームのＦＷＤ４が逆並列された逆耐圧を有さない第２のＩＧＢＴ３と交流スイッチの他方の逆耐圧を有する第２の逆阻止ＩＧＢＴ６を既存のパッケージ５６ａと同一のパッケージ５６に収納している点である。
　図３において、第２半導体モジュール２００は、ＦＷＤ４を逆並列接続した第２のＩＧＢＴ３と第２の逆阻止ＩＧＢＴ６を直列接続した構成であり、第２のＩＧＢＴ３のコレクタと第２の逆阻止ＩＧＢＴ６のエミッタが接続する。
　第２のＩＧＢＴ３のエミッタと接続する低電位側端子８（Ｅ２２）、第２の逆阻止ＩＧＢＴ６のコレクタと接続する第２の中間電位補助端子１２（Ｍ２２）、第２のＩＧＢＴ３のコレクタと第２の逆阻止ＩＧＢＴ６のエミッタの接続点１０ａに接続する第２の接続端子１０（Ｑ２２）と、第２のＩＧＢＴ３および第２の逆阻止ＩＧＢＴ６のそれぞれのゲート端子Ｇ２と補助エミッタ端子Ｅ２とが、第２半導体モジュール２００のパッケージ５６上に配置される。
　また、パッケージ５６上には、第２のＩＧＢＴ３および第２の逆阻止ＩＧＢＴ６のそれぞれのゲート端子Ｇ３，Ｇ４と補助エミッタ端子Ｅ３，Ｅ４とが配置される。前記のＱ２２は図１７のＥ１Ｃ２に相当する端子である。
　前記のＦＷＤ４を逆並列接続した第２のＩＧＢＴ３は、３レベルインバータ５００の下アームを構成する素子であり、第２の逆阻止ＩＧＢＴ６は交流スイッチ１５（図９参照）の一部を構成する素子である。
　図３（ｂ）に示すパッケージ５６は各端子配置も含めて、従来のＩＧＢＴチップが２個直列接続して収納される既存の半導体モジュール４７のパッケージ５６ａ（図１７参照）と同じである。
　このように、図３（ｂ）の半導体モジュール２００で用いられるパッケージ５６は、図１７（ｂ）に示す従来の半導体モジュール４７の既存のパッケージ５６ａと共用できるため、３レベルインバータ５００用として新規のパッケージを開発する必要がなく、第２半導体モジュール２００の開発期間の短縮と、低コスト化ができる。
　また、新規のパッケージを開発せずに容易に広い電流定格および電圧定格の第２半導体モジュール２００を提供することができる。
　尚、図中のＧ３，Ｅ３は第２の逆阻止ＩＧＢＴ６のゲート端子、エミッタ補助端子であり、Ｇ４，Ｅ４は第２のＩＧＢＴ３のゲート端子、エミッタ補助端子である。
＜実施例３＞
　図５および図６は、この発明の第３実施例の上下アームキットであり、図５は要部回路図、図６は要部平面図である。
　この上下アームキット３００は、図９および図１０に示す３レベルインバータ５００の上アーム側となる前記第１半導体モジュール１００と下アーム側となる第２半導体モジュール２００の一対組からなる。
　上下アームが接続されていない図５および図６の上下アームキット３００を用いて３レベルインバータ５００の一つの上下アームを構成する仕方を説明する。
　前記第１半導体モジュール１００の第１の接続端子９（Ｑ１１）と第２半導体モジュール２００の第２の接続端子１０（Ｑ２２）を点線で示す第１の接続導体１３で接続して３レベルインバータ５００（図９、図１０参照）の出力端子の例えばＵ端子とする。
　前記第１半導体モジュール１００の第１の中間電位補助端子１１（Ｍ１１）と第２半導体モジュール２００の第２の中間電位補助端子１２（Ｍ２２）を点線で示す第２の接続導体１４で接続して３レベルインバータ５００の中間電位端子のＭ端子とする。
　前記の第１半導体モジュール１００の高電位側端子７（Ｃ１１）は３レベルインバータ５００の図示しないＰ端子に接続し、第２半導体モジュール２００の低電位側端子８（Ｅ２２）は３レベルインバータ５００の図示しないＮ端子に接続する。
　このように、既存のパッケージ５６ａと同一のパッケージ５６を用いてこの上下アームキット３００を構成するので上下アームキット３００の低コスト化ができる。また、容易に広い電流定格および電圧定格の上下アームキット３００を提供できる。
　また、前記の上下アームキット３００は、互いに接続していない第１半導体モジュール１００と第２半導体モジュール２００で構成されている。
＜実施例４＞
　図７および図８は、この発明の第４実施例の上下アームキットであり、図７は要部回路図、図８は要部平面図である。
　図７および図８の上下アームキット４００と図５および図６の上下アームキット３００との違いは、上アーム側の第１半導体モジュール１００のＱ１１，Ｍ１１と下アーム側の第２半導体モジュール２００のＱ２２，Ｍ２２を第３の接続導体１６、第４の接続導体１７で接続し、上下アームの半導体モジュール１００，２００を一体化した点である。
　この場合上下アームが一体化されているので使い勝手がよい。また、第３実施例と同様の効果が得られる。
＜実施例５＞
　図９および図１０は、この発明の第５実施例の３レベルインバータの構成図であり、図９は要部回路図、図１０は要部平面図である。図１０では図９に示す第１、第２の直流電源２３，２４は図示されていない。
　３個の上下アームキット３００（図５および図６）のそれぞれのＱ１１，Ｑ２２を第１の接続導体１３で接続して出力端子であるＵ端子、Ｖ端子、Ｗ端子とする。
　また、３個の上下アームキット３００のそれぞれのＭ１１，Ｍ２２を第２の接続導体１４で接続して、中間電位端子であるＭ端子とする。この部分は図９に示す３レベルインバータ５００の交流スイッチ１５を構成する。
　また、第１の半導体モジュール１００の高電位側端子７（Ｃ１１）同士を第５の接続導体２１で接続して３レベルインバータ５００のＰ端子とする。
　また、第２の半導体モジュール２００の低電位側端子８（Ｅ２２）同士を第６の接続導体２２で接続して３レベルインバータ５００のＮ端子とする。
　第１の直流電源２３の正極と負極を３レベルインバータ５００のＰ端子とＭ端子にそれぞれ接続し、第２の直流電源２４の正極と負極を３レベルインバータ５００のＭ端子とＮ端子にそれぞれ接続することで、３レベルインバータ５００が構成される。尚、図示しないが中間電位端子であるＭ端子を２箇所に設けることで第１、第２の直流電源２３，２４と接続する配線インダクタンスを低減できる場合もある。
　このように上アーム側を構成する第１半導体モジュール１００と下アーム側を構成する第２半導体モジュール２００の一対からなる前記の上下アームキット３００を３個用いて３レベルインバータ５００を製作するため、３レベルインバータ５００の低コスト化ができる。また、容易に広い電流定格および電圧定格の３レベルインバータ５００を製作できる。
＜実施例６＞
　図１１および図１２は、この発明の第６実施例の３レベルインバータの構成図であり、図１１は要部回路図、図１２は要部平面図である。図１２では図１０に示す第１、第２の直流電源２３，２４は図示されていない。
　この３レベルインバータ６００と図９および図１０の３レベルインバータ５００との違いは、上下アームキット３００の代わりに上下アームキット４００を用いた点である。上下アームキット４００では第１半導体モジュール１００と第２半導体モジュール２００は第３、第４の接続導体１６，１７で接続されているので、その第３、第４の接続導体１６，１７に第７の接続導体２５、第８の接続導体２６を接続点１８，１９でそれぞれ接続して、Ｍ端子、Ｕ端子、Ｖ端子、Ｗ端子とする。
　第１の直流電源２３の正極と負極を３レベルインバータ６００のＰ端子とＭ端子にそれぞれ接続し、第２の直流電源２４の正極と負極を３レベルインバータ６００のＭ端子とＮ端子にそれぞれ接続することで、３レベルインバータ６００が構成される。尚、図示しないが中間電位端子であるＭ端子を２箇所に設けることで第１、第２の直流電源２３，２４と接続する配線インダクタンスを低減できる場合もある。
　この３レベルインバータ６００の場合も前記の３レベルインバータ５００と同様の効果が得られる。
　尚、前記の第１実施例から第６実施例は半導体素子としてＩＧＢＴを例として挙げたが、パワーＭＯＳＦＥＴを用いても構わない。しかし、ＦＷＤが内蔵されたパワーＭＯＳＦＥＴの場合には、ＦＷＤを外付けする必要はない。また、パワーＭＯＳＦＥＴは逆耐圧がないため、逆阻止ＩＧＢＴに相当する部位に用いるパワーＭＯＳＦＥＴには直列にダイオードを接続する必要がある。
　上記については単に本発明の原理を示すものである。
　さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
　１　第１のＩＧＢＴ
　２，４　ＦＷＤ
　３　第２のＩＧＢＴ
　５　第１の逆阻止ＩＧＢＴ
　６　第２の逆阻止ＩＧＢＴ
　７　高電位側端子（Ｃ１１）
　８　低電位側端子（Ｅ２２）
　９　第１の接続端子（Ｑ１１）
　９ａ，１０ａ，１８，１９　接続点
　１０　第２の接続端子（Ｑ２２）
　１１　第１の中間電位補助端子（Ｍ１１）
　１２　第２の中間電位補助端子（Ｍ２２）
　１３　第１の接続導体（出力端子：Ｕ端子、Ｖ端子、Ｎ端子）
　１４　第２の接続導体（中間電位端子：Ｍ端子）
　１５　交流スイッチ
　１６　第３の接続導体
　１７　第４の接続導体
　２１　第５の接続導体（Ｐ端子）
　２２　第６の接続導体（Ｎ端子）
　２３　第１の直流電源
　２４　第２の直流電源
　２５　第７の接続導体（中間電位端子：Ｍ端子）
　２６　第８の接続導体（出力端子：Ｕ端子、Ｖ端子、Ｗ端子）
　５６　パッケージ（既存のパッケージ５６ａと同じ）
　１００　第１半導体モジュール
　２００　第２半導体モジュール
　３００，４００　上下アームキット
　５００，６００　３レベルインバータ

Claims (8)

  1. 　フリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第１のスイッチング素子と、
    　前記第１のスイッチング素子と直列接続する逆耐圧を有する第１の逆阻止スイッチング素子と、
    　前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子を収納した第１のパッケージと、
    　前記第１のパッケージの上面に配置され前記第１のスイッチング素子の高電位側と接続する高電位側端子（Ｃ１１）と、
    　前記第１のパッケージの上面に配置される前記第１の逆阻止スイッチング素子の低電位側と接続する第１の中間電位補助端子（Ｍ１１）と、
    　前記第１のパッケージの上面に配置され前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子とに接続する第１の接続端子（Ｑ１１）と、
    　を有することを特徴とする半導体モジュール。
  2. 　逆耐圧を有する第２の逆阻止スイッチング素子と、
    　前記第２の逆阻止スイッチング素子と直列接続しフリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第２のスイッチング素子と、
    　前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子を収納した第２のパッケージと、
    　前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子の高電位側と接続する第２の中間電位補助端子（Ｍ２２）と、
    　前記第２のパッケージの上面に配置され前記第２のスイッチング素子の低電位側と接続する低電位側端子（Ｅ２２）と、
    　前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子とに接続する第２の接続端子（Ｑ２２）と、
    　を有することを特徴とする半導体モジュール。
  3. 　前記第１のスイッチング素子は、逆耐圧を有さない絶縁ゲートバイポーラトランジスタであり、
    　前記第１の逆阻止スイッチング素子は、逆耐圧を有する逆阻止絶縁ゲートバイポーラトランジスタであり、前記高電位側がコレクタであり、前記低電位側がエミッタであることを特徴とする請求の範囲第１項に記載の半導体モジュール。
  4. 　前記第２のスイッチング素子は、逆耐圧を有さない絶縁ゲートバイポーラトランジスタであり、
    　前記第２の逆阻止スイッチング素子は、逆耐圧を有する逆阻止絶縁ゲートバイポーラトランジスタであり、前記高電位側がコレクタであり、前記低電位側がエミッタであることを特徴とする請求の範囲第２項に記載の半導体モジュール。
  5. 　３レベルインバータの上アーム側となる第１の半導体モジュールと、前記３レベルインバータの下アーム側となる第２の半導体モジュールの一対の組からなる上下アームキットであって、
    　前記第１の半導体モジュールは、
    　フリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第１のスイッチング素子と、
    　前記第１のスイッチング素子と直列接続する逆耐圧を有する第１の逆阻止スイッチング素子と、
    　前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子を収納した第１のパッケージと、
    　前記第１のパッケージの上面に配置され前記第１のスイッチング素子の高電位側と接続する高電位側端子（Ｃ１１）と、
    　前記第１のパッケージの上面に配置される前記第１の逆阻止スイッチング素子の低電位側と接続する第１の中間電位補助端子（Ｍ１１）と、
    　前記第１のパッケージの上面に配置され前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子とに接続する第１の接続端子（Ｑ１１）と、
    　を有し、
    　前記第２の半導体モジュールは、
    　逆耐圧を有する第２の逆阻止スイッチング素子と、
    　前記第２の逆阻止スイッチング素子と直列接続しフリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第２のスイッチング素子と、
    　前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子を収納した第２のパッケージと、
    　前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子の高電位側と接続する第２の中間電位補助端子（Ｍ２２）と、
    　前記第２のパッケージの上面に配置され前記第２のスイッチング素子の低電位側と接続する低電位側端子（Ｅ２２）と、
    　前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子とに接続する第２の接続端子（Ｑ２２）と、
    　を有する、
    　ことを特徴とする上下アームキット。
  6. 　第１の半導体モジュールと、第２の半導体モジュールと、を含む上下アームキットであって、
    　前記第１の半導体モジュールは、
    　フリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第１のスイッチング素子と、
    　前記第１のスイッチング素子と直列接続する逆耐圧を有する第１の逆阻止スイッチング素子と、
    　前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子を収納した第１のパッケージと、
    　前記第１のパッケージの上面に配置され前記第１のスイッチング素子の高電位側と接続する高電位側端子（Ｃ１１）と、
    　前記第１のパッケージの上面に配置される前記第１の逆阻止スイッチング素子の低電位側と接続する第１の中間電位補助端子（Ｍ１１）と、
    　前記第１のパッケージの上面に配置され前記第１のスイッチング素子と前記第１の逆阻止スイッチング素子とに接続する第１の接続端子（Ｑ１１）と、
    　を有し、
    　前記第２の半導体モジュールは、
    　逆耐圧を有する第２の逆阻止スイッチング素子と、
    　前記第２の逆阻止スイッチング素子と直列接続しフリーホイーリングダイオードを逆並列接続した逆耐圧を有さない第２のスイッチング素子と、
    　前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子を収納した第２のパッケージと、
    　前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子の高電位側と接続する第２の中間電位補助端子（Ｍ２２）と、
    　前記第２のパッケージの上面に配置され前記第２のスイッチング素子の低電位側と接続する低電位側端子（Ｅ２２）と、
    　前記第２のパッケージの上面に配置され前記第２の逆阻止スイッチング素子と前記第２のスイッチング素子とに接続する第２の接続端子（Ｑ２２）と、
    　を有し、
    　前記第１の接続端子（Ｑ１１端子）と、前記第２の接続端子（Ｑ２２端子）と、を第１の接続導体で接続し、前記第１の半導体モジュールの中間電位補助端子（Ｍ１１端子）と前記第２の半導体モジュールの中間電位補助端子（Ｍ２２端子）と、を第２の接続導体で接続する、
    　ことを特徴とする上下アームキット。
  7. 　請求の範囲第５項に記載の上下アームキットを３個並列配置し、
    　前記第１の半導体モジュールの前記高電位側端子（Ｃ１１端子）同士を第３の接続導体で接続し、前記第２の半導体モジュールの低電位側端子（Ｅ２２端子）同士を第４の接続導体で接続し、各前記第１の半導体モジュールの中間電位補助端子（Ｍ１１）と各前記第２の半導体モジュールの中間電位補助端子（Ｍ２２）同士を第５の接続導体で接続し、前記第３の接続導体と前記第５の接続導体に第１の直流電源の正極と負極をそれぞれ接続し、前記第５の接続導体と前記第４の接続導体に第２の直流電源の正極と負極をそれぞれ接続し、各前記第１の半導体モジュールの第１の接続端子（Ｑ１１）と各前記第２の半導体モジュールの第２の接続端子（Ｑ２２）を各々第６の接続導体で接続し、該３個の第６の接続導体を出力端子であるＵ端子、Ｖ端子、Ｗ端子とする、
    　ことを特徴とする３レベルインバータ。
  8. 　請求の範囲第６項に記載の上下アームキットを３個並列配置し、
    　前記３個の第１の接続導体に３レベルインバータの出力端子であるＵ端子、Ｖ端子、Ｗ端子をそれぞれ接続し、前記第２の接続導体同士を接続して中間電位端子（Ｍ端子）とし、前記第１半導体モジュールの高電位側端子同士と第１の直流電源の正極を第３の接続導体（Ｐ端子）を介して接続し、該第１の直流電源の負極を前記中間電位端子（Ｍ端子）に接続し、前記第２半導体モジュールの低電位側端子同士と第２の直流電源の負極を第４の接続導体（Ｎ端子）を介して接続し、該第２の直流電源の正極を前記中間電位端子（Ｍ端子）に接続する、
    　ことを特徴とする３レベルインバータ。
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