KR20210071011A - 수직 게이트 모듈을 포함하는 측면 iii-질화물 디바이스들 - Google Patents

수직 게이트 모듈을 포함하는 측면 iii-질화물 디바이스들 Download PDF

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KR20210071011A
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지탁 굽타
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브라이언 엘. 스웬손
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Abstract

측면 III-N 디바이스는 N-극성 또는 III족 극성 배향으로 배향되는 III-N 재료를 갖는 수직 게이트 모듈을 갖는다. III-N 재료 구조물은 III-N 버퍼층, III-N 배리어층 및 III-N 채널층을 갖는다. III-N 배리어층과 III-N 채널층 사이의 조성 차이로 인해 III-N 채널층에 2DEG 채널이 유도된다. p형 III-N 바디층은 소스 측 액세스 영역에서는 III-N 채널층 위에 배치되지만, 드레인 측 액세스 영역 위에서는 배치되지 않는다. p형 III-N 바디층 위의 n형 III-N 캡핑층. 게이트 전극이 임계 전압 아래의 전압에서 소스 전극에 대해 바이어스될 때, n형 III-N 캡핑층과 접촉하는 소스 전극은 p형 III-N 바디층에 전기적으로 연결되고, 2DEG 채널로부터 전기적으로 분리된다.

Description

수직 게이트 모듈을 포함하는 측면 III-질화물 디바이스들
개시된 기술들은 반도체 디바이스들, 특히, III-질화물 트랜지스터들 및 스위치들에 관한 것이다.
현재, 트랜지스터들, 다이오드들, 전력 MOSFET들 및 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor)(IGBT)들과 같은 디바이스들을 포함하는 전형적인 전력 반도체 디바이스들은 실리콘(Si) 반도체 재료로 제작된다. 더 최근에는, 광-대역갭 재료들(SiC, III-N, III-O, 다이아몬드)이 그들의 우수한 속성들로 인해 전력 디바이스들로 고려되었다. 이제, 갈륨 질화물(gallium nitride)(GaN) 디바이스들과 같은 III-질화물 또는 III-N 반도체 디바이스들이 큰 전류들을 운반하고, 고전압들을 지원하며, 매우 낮은 온-저항 및 빠른 스위칭 시간들을 제공하는 매력적인 후보들로서 부상하고 있다. 고전압 III-N 다이오드들, 트랜지스터들 및 스위치들이 상용화되기 시작했지만, 이러한 디바이스들의 성능, 효율성, 신뢰성 및 비용을 개선하려면 추가 개선들이 필요하다. 디바이스라는 용어는 일반적으로 임의의 트랜지스터 또는 스위치 또는 다이오드를 구별할 필요가 없을 때 사용될 것이다.
III족 극성 측면 III-N 디바이스(group-III polar lateral III-N device)(100A) 및 N-극성 측면 III-N 디바이스(N-Polar lateral III-N device)(100B)의 단면도들이 도 1a 및 도 1b에 각각 도시되어 있다. 디바이스들(100A 및 100B)은 각각 소스 콘택(21), 드레인 콘택(22), 게이트 콘택(23) 및 액세스 영역(82 및 83)을 포함한다. 본 명세서에서 사용될 때, 디바이스의 "액세스 영역들"은 디바이스의 소스와 게이트 콘택들 사이, 및 게이트와 드레인 콘택들 사이의 두 영역, 즉, 각각 도 1a 및 도 1b의 영역들(82 및 83)을 지칭한다. 게이트의 소스 측 상의 액세스 영역인 영역(82)은 통상적으로 소스 측 액세스 영역으로 지칭되고, 게이트의 드레인 측 상의 액세스 영역인 영역(83)은 통상적으로 드레인 측 액세스 영역으로 지칭된다. 본 명세서에서 사용될 때, 디바이스의 "게이트 영역"(81)은 도 1a 및 도 1b에서 2개의 액세스 영역(82 및 83) 사이의 트랜지스터의 부분을 지칭한다. 디바이스의 게이트 모듈은 디바이스의 게이트 영역에 있거나 이에 인접하고, 디바이스의 게이트 영역에서의 채널 전도성을 변조하기 위해 게이트 전압들의 인가를 통해 그 내부에서 전계가 변조되는 디바이스의 층들 및 재료들 부분을 지칭한다. 디바이스 채널은, 디바이스가 ON 상태로 바이어스될 때, 소스 콘택과 드레인 콘택 사이에서 디바이스의 전류 경로로서 역할하는 전도성 영역을 지칭한다. 소스 콘택(21) 및 드레인 콘택(22)은 III-N 배리어층(14)과 III-N 채널층(16) 사이의 계면에 인접한 III-N 채널층(16)에서 유도되고 디바이스 채널로서 역할하는 측면 2차원 전자 가스(two-dimensional electron gas)(2DEG) 채널(19)(도 1a에서 파선으로 표시됨)에 전기적으로 연결된다. 도 1a 및 도 1b의 디바이스들의 게이트 영역(81)의 디바이스 채널은 게이트 콘택(23) 아래의 2DEG 채널의 부분으로부터 측면 방향으로 형성된다.
도 1a에 도시된 바와 같이, 통상적인 III-N 고 전자 이동성 트랜지스터(high electron mobility transistor)(HEMT)들 및 관련된 디바이스들은 [0 0 0 1](C-평면) 배향과 같은 III족 극성(예를 들어, Ga-극성) 배향으로 성장된 III-질화물 재료들 상에 형성된다. 즉, HEMT의 소스, 게이트 및 드레인 콘택들은 통상적으로 III-N 층들이 형성되는 기판과는 III-N 재료층들의 반대측 면 상에 있는 III-N 재료층들의 III족 면(예를 들어, [0 0 0 1] 면) 위에 형성된다. 대안적으로, 도 1b에 도시된 바와 같이, III-N HEMT들은 [0 0 0 -1] 배향과 같은 N-극성(즉, N-면) 배향으로 성장된 III-질화물 재료들 상에 형성될 수 있다. 이 경우, HEMT의 소스, 게이트 및 드레인 콘택들은 III-N 재료층들의 N-면(예를 들어, [0 0 0 -1] 면) 위에 형성된다. N-극성 III-N 재료들은 III족 극성 III-N 재료들과 반대 방향의 분극장(polarization field)들을 가지므로, III족 극성 구조물들을 사용하여 제작될 수 없는 III-N 디바이스들의 구현을 가능하게 할 수 있다. 일부 경우들에서, N-극성 III-N 디바이스들은, 더 높은 전류 밀도, 더 높은 전력 밀도 및 더 높은 신뢰성을 갖고 더 낮은 정적 및 동적 온-저항을 포함하는 III족 극성 디바이스들과 비교할 때, 더 우수한 특성들을 나타낼 수 있다.
더욱이, III-N HEMT들은 통상적으로 공핍-모드(depletion-mode)(D-모드) 디바이스들이며, 이는 이들이 정상-온 상태(normally-on)임을, 즉, 소스에 대해 게이트에 0의 전압이 인가되고 소스에 대해 드레인에 양의 전압이 인가될 때, 이들이 전류를 전도함을 의미한다. 그러나, 전력 전자 기기들에서는, 0의 게이트 전압에서 실질적인 전류를 전도하지 않고, 턴온되기 위해 소스에 대해 게이트에 충분한 양의 전압이 인가되어야 하는 향상 모드(enhancement mode)(E-모드) 디바이스들이라고 하는 정상-오프 상태(normally-off) 디바이스들을 갖는 것이 더 바람직하다. 전력 전자 기기들에서, E-모드 디바이스들을 사용하면, 회로 장애의 경우에 디바이스의 우발적인 턴온을 방지함으로써 안전성을 증가시키는 것을 도울 수 있고, 디바이스에 대한, 다른 회로 컴포넌트들에 대한 또는 전체 전력 시스템에 대한 손상 가능성을 감소시키는 것을 도울 수 있다. 그러나, 시장 적응성을 더욱 증가시키기 위해 E-모드 디바이스들의 전기적 성능 개선들이 여전히 필요하다.
본 명세서에는 수직 게이트 모듈을 갖는 측면 III-N(예를 들어, GaN) 디바이스들이 설명되어 있으며, 이 경우, III-N 재료는 N-극성 또는 III족 극성 배향으로 배향된다. 디바이스 구조물들은 안정적인 임계 전압, 낮은 누설 전류 및 높은 항복 전압들을 가지면서, 게이트와 드레인 사이의 작은 분리를 유지하여 낮은 온-저항을 보장하도록 구성될 수 있다. 본 명세서에 설명된 주제의 하나 이상의 실시예의 세부 사항들은 첨부된 도면들 및 이하의 설명에서 설명된다. 주제의 다른 피처들, 양태들 및 이점들은 설명, 도면들 및 청구 범위로부터 명백해질 것이다.
제1 양태에서, III-N 디바이스가 설명된다. III-N 디바이스는 기판 위의 III-N 재료 구조물을 포함한다. III-N 재료 구조물은 III-N 버퍼층, III-N 배리어층 및 III-N 채널층을 포함하며, 여기서 III-N 배리어층과 III-N 채널층 사이의 조성 차이로 인해 III-N 채널층에 2DEG 채널이 유도된다. III-N 디바이스는 디바이스의 소스 측 액세스 영역의 III-N 채널층 위에는 있지만, 디바이스의 드레인 측 액세스 영역의 III-N 채널층 위에는 없는 p형 III-N 바디층(body layer), 및 p형 III-N 바디층 위의 n형 III-N 캡핑층을 추가로 포함한다. III-N 디바이스는 소스 전극, 게이트 전극 및 드레인 전극을 추가로 포함한다. 소스 전극은 n형 III-N 캡핑층과 접촉하고 p형 III-N 바디층에 전기적으로 연결되고, 드레인 전극은 III-N 채널층과 접촉하며, 여기서 게이트 전극이 디바이스의 임계 전압 아래의 전압에서 소스 전극에 대해 바이어스될 때, 소스 전극은 2DEG 채널로부터 전기적으로 분리된다.
제2 양태에서, III-N 트랜지스터가 설명된다. 트랜지스터는 III-N 재료 구조물, 및 III-N 재료 구조물에서 측면(lateral) 2DEG 채널에 연결되는 드레인 전극을 포함한다. III-N 트랜지스터는 전류 차단층에 의해 측면 2DEG 채널로부터 분리되는 소스 전극을 추가로 포함한다. III-N 트랜지스터는 소스 전극과 측면 2DEG 채널 사이의 경사 또는 수직 채널에 흐르는 전류를 변조하도록 구성되는 게이트 전극을 추가로 포함하며, 여기서 트랜지스터의 임계 전압은 0V보다 크다.
제3 양태에서, 전자 디바이스가 설명된다. 전자 디바이스는 N-극성 III-N 재료 구조물을 포함한다. III-N 재료 구조물은 III-N 채널층, p형 GaN 바디층 및 n형 GaN 캡핑층을 포함한다. 디바이스는 소스 콘택과 드레인 콘택 사이의 게이트 콘택을 추가로 포함하며, 여기서 p형 GaN 바디층은 소스 콘택과 III-N 채널층 사이에 있고, 드레인 콘택은 III-N 채널층과 직접 접촉한다. 디바이스는 게이트 콘택과 p형 GaN 바디층의 측벽 사이의 III-N 층 구조물을 추가로 포함하며, 여기서 III-N 층 구조물은 소스 콘택과 게이트 콘택 사이의 제1 영역에서 n형 GaN 캡핑층과 접촉하고, 게이트 콘택과 드레인 콘택 사이의 제2 영역에서 III-N 채널층과 접촉한다.
제4 양태에서, 전자 디바이스가 설명된다. 디바이스는 제2 도핑 밀도를 갖는 제1 p형 GaN 층 위에 제1 도핑 밀도를 갖는 제1 n형 GaN 층을 포함하는 N-극성 III-N 재료 구조물을 포함한다. 디바이스는 n형 GaN 층 위에 적어도 부분적으로 전극을 추가로 포함하며, 여기서 전극은 터널 접합을 통해 p형 층에 전기적으로 연결된다. 터널 접합은 p형 GaN 층과 n형 GaN 층 사이의 계면에서 0<y≤1인 AlyGa1 - yN 층을 포함한다.
제5 양태에서, III-N 디바이스를 동작시키는 방법이 설명된다. 방법은 임계 전압보다 큰 전압에서 소스 콘택에 대해 게이트 콘택을 바이어스하는 단계를 포함하며, 여기서 반전 채널이 게이트 절연체층과 p형 III-N 층 사이의 수직 계면에서 형성되어, 소스 콘택을 측면 2DEG 채널에 전기적으로 연결한다. 방법은 소스 콘택에 대한 양의 전압에서 드레인 콘택을 바이어스하는 단계를 추가로 포함하며, 여기서 전자들은 소스 콘택으로부터 반전 채널을 통해 측면 2DEG 채널로 흐르고, 연속적인 디바이스 채널이 소스 콘택과 드레인 콘택 사이에 형성된다.
제6 양태에서, 전자 디바이스가 설명된다. 디바이스는 기판 및 기판 위의 III-N 재료 구조물을 포함한다. 디바이스는 게이트 전극 및 게이트 절연층을 추가로 포함하며, 여기서 게이트 절연층은 III-N 재료 구조물 및 게이트 전극 사이에 있다. 디바이스는 소스 전극 및 드레인 전극을 추가로 포함하고, 소스 전극은 III-N 재료 구조물과 접촉하는 부분을 포함한다. 소스 전극 및 드레인 전극은 기판과의 반대측의 III-N 재료 구조물의 면 상에 있으며, 여기서 III-N 재료 구조물과 접촉하는 소스 전극의 부분은 게이트 전극과 드레인 전극 사이에 형성된다.
제7 양태에서, 전자 디바이스가 설명된다. 디바이스는 기판 위에 III-N 재료 구조물을 포함한다. III-N 재료 구조물은 III-N 버퍼층 위에 III-N 채널층을 포함한다. III-N 재료 구조물은 III-N 채널층 위에 III-N 배리어층을 추가로 포함하며, 여기서 III-N 배리어층과 III-N 채널층 사이의 조성 차이로 인해 III-N 채널층에 측면 2DEG 채널이 유도된다. 디바이스는 기판과의 반대측 면 상의 III-N 재료 구조물 위에 소스 콘택, 게이트 콘택 및 드레인 콘택을 추가로 포함한다. 디바이스는 소스 측 액세스 영역의 III-N 배리어층 위에는 있지만 드레인 측 액세스 영역의 III-N 채널층 위에는 없는 p형 III-N 바디층, 및 p형 III-N 바디층 위의 n형 III-N 캡핑층을 추가로 포함한다. 소스 콘택은 n형 캡핑층과 접촉하고 p형 III-N 바디층에 전기적으로 연결되며, 여기서 디바이스가 임계 전압 아래로 바이어스될 때, 드레인은 2DEG 채널에 전기적으로 연결되고, 소스는 2DEG 채널로부터 전기적으로 분리된다.
제8 양태에서, 전자 디바이스가 설명된다. 전자 디바이스는 기판 위에 III-N 재료 구조물을 포함한다. III-N 재료 구조물은 소스 측 액세스 영역에서는 III-N 버퍼층 및 III-N 버퍼층 위의 p형 층을 포함하지만, 드레인 측 액세스 영역에서는 버퍼층 위에 이를 포함하지 않는다. 디바이스는 기판과의 반대측 면 상의 III-N 버퍼층 위에 소스 콘택, 게이트 콘택 및 드레인 콘택을 추가로 포함한다. 디바이스는 소스 콘택과 드레인 콘택 사이에서 연장되는 III-N 재료 구조물 위에 형성되는 III-N 채널층 및 III-N 배리어층을 추가로 포함하며, 여기서 III-N 배리어층과 III-N 채널층의 조성 차이로 인해 III-N 채널층에 2DEG 채널이 유도되고, 소스 콘택은 p형 층에 연결되고, p형 층의 측벽 각도는 게이트 콘택 아래의 영역에 III-N 채널층의 반-극성 결정 배향을 형성한다.
제9 양태에서, N-극성 III-N 디바이스가 설명된다. III-N 디바이스는 기판 위에 III-N 재료 구조물을 포함한다. III-N 재료 구조물은 III-N 버퍼층 위의 III-N 배리어층 및 III-N 배리어층 위의 III-N 채널층을 포함하며, 여기서 III-N 배리어층과 III-N 채널층 사이의 조성 차이로 인해 III-N 채널층에 측면 2DEG 채널이 유도된다. 디바이스는 소스 측 액세스 영역의 III-N 채널층 위에 p형 III-N 바디층을 추가로 포함하고, p형 III-N 바디층은 III-N 채널층의 상부 표면에 대해 0이 아닌 각도로 측벽을 갖는다. 디바이스는 p형 III-N 바디층 위에 n형 III-N 캡핑층을 추가로 포함한다. 소스 콘택은 n형 III-N 캡핑층과 접촉한다. 드레인 콘택은 III-N 채널층과 접촉한다. 게이트 절연체층은 게이트 콘택과 접촉하고, 게이트 절연체층은 0이 아닌 각도로 p형 III-N 바디층의 측벽에서 접촉한다.
본 명세서에 설명된 전자 디바이스들 및 트랜지스터들 각각은 다음 피처들 중 하나 이상을 포함할 수 있다. 디바이스는 N-극성 디바이스일 수 있으며, 여기서 III-N 배리어층은 III-N 채널층과 III-N 버퍼층 사이에 있다. 디바이스는 게이트 절연체층을 포함할 수 있으며, 여기서 게이트 절연체는 p형 층의 수직 또는 경사 측벽 위에 형성된다. 디바이스는, 게이트 전극이 디바이스의 임계 전압보다 큰 전압에서 소스 전극에 대해 바이어스될 때, 게이트 절연체층에 인접한 p형 III-N 바디층 또는 III-N 층 구조물에 반전 채널이 형성되도록 구성될 수 있다. 디바이스는 게이트 절연체층과 III-N 바디층 사이에 III-N 층 구조물을 포함할 수 있으며, 여기서 III-N 층 구조물은 소스 측 액세스 영역의 III-N 캡핑층과 접촉하고, 드레인 측 액세스 영역의 III-N 채널층과 접촉한다. III-N 바디층의 수직 또는 경사 측벽과 III-N 재료 구조물 사이의 각도는 20°내지 80°이다. 디바이스는 소스 전극과 p형 III-N 바디층 사이의 터널 접합을 포함할 수 있으며, 여기서 터널 접합은 제1 n형 GaN 층과 AlyGa1 - yN 층 사이의 제2 n형 GaN 층, 및 제1 p형 GaN 층과 AlyGa1-yN 층 사이의 제2 p형 GaN 층을 추가로 포함하며, 여기서 제2 n형 GaN 층 및 제2 p형 GaN 층은 제1 및 제2 도핑 밀도보다 큰 도핑 밀도를 갖는다.
본 명세서에서 사용될 때, III-질화물 또는 III-N 재료들, 층들, 디바이스들 등의 용어들은 화학양론식 BwAlxInyGazN에 따른 화합물 반도체 재료로 구성되는 재료 또는 디바이스를 지칭하며, 여기서 w+x+y+z는 약 1이고, 0≤w≤1, 0≤x≤1, 0≤y≤1 및 0≤z≤1이다. III-N 재료들, 층들 또는 디바이스들은 (예를 들어, 금속 유기 화학 기상 퇴적에 의해) 적절한 기판 상에서 직접 성장함으로써, 또는 적절한 기판 상에서 성장하고 원래의 기판으로부터 분리되고 다른 기판들에 본딩함으로써 형성되거나 준비될 수 있다.
본 명세서에서 사용될 때, 2개 이상의 콘택 또는 전도성 채널들 또는 컴포넌트들과 같은 다른 항목들은, 이들이 충분히 전도되는 재료에 의해 연결되어, 콘택들 또는 다른 항목들 각각에서의 전위가 임의의 바이어스 조건들 하에서 항상 동일하게, 예를 들어, 거의 동일하게 의도되는 것을 보장하는 경우, "전기적으로 연결"되었다고 한다.
본 명세서에서 사용될 때, "전압 차단"은, 전압이 트랜지스터, 디바이스 또는 컴포넌트에 인가될 때, 트랜지스터, 디바이스 또는 컴포넌트가 정규 전도(regular conduction) 동안 동작 전류의 0.001배보다 큰 전류와 같은 상당한 전류가 트랜지스터, 디바이스 또는 컴포넌트를 통해 흐르는 것을 방지하는 능력을 지칭한다. 즉, 트랜지스터, 디바이스 또는 컴포넌트가 그에 인가되는 전압을 차단하는 동안, 트랜지스터, 디바이스 또는 컴포넌트를 통과하는 총 전류는 정규 전도 동안 동작 전류의 0.001배보다 크지 않을 것이다. 이 값보다 큰-오프 상태 전류들을 갖는 디바이스들은 높은 손실과 낮은 효율성을 나타내며, 통상적으로 많은 애플리케이션들, 특히, 전력 스위칭 애플리케이션들에 적절하지 않다.
본 명세서에서 사용될 때, "고전압 디바이스", 예를 들어, 고전압 스위칭 트랜지스터, HEMT, 양방향 스위치 또는 4상한 스위치(four-quadrant switch)(FQS)는 고전압 애플리케이션들에 최적화된 전자 디바이스이다. 즉, 디바이스가 오프일 때에는, 약 300V 이상, 약 600V 이상 또는 약 1200V 이상과 같은 고전압들을 차단할 수 있고, 디바이스가 온일 때에는, 사용되는 애플리케이션에 대해 충분히 낮은 온-저항(RON)을 가지며, 예를 들어, 상당한 전류가 디바이스를 통과할 때, 충분히 낮은 전도 손실을 겪는다. 고전압 디바이스는 적어도 고전압 공급 장치와 동일한 전압 또는 사용되는 회로의 최대 전압을 차단할 수 있다. 고전압 디바이스는 애플리케이션에 필요한 300V, 600V, 1200V, 1700V, 2500V, 3300V 또는 기타 적절한 차단 전압을 차단할 수 있다. 즉, 고전압 디바이스는 0V 내지 적어도 Vmax의 모든 전압들을 차단할 수 있으며, 여기서 Vmax는 회로 또는 전원 공급 장치에 의해 공급될 수 있는 최대 전압이고, Vmax는, 예를 들어, 300V, 600V, 1200V, 1700V, 2500V, 3300V 또는 기타 애플리케이션에 필요한 적절한 차단 전압일 수 있다. 양방향 또는 4상한 스위치의 경우, 차단 전압은 스위치가 OFF일 때의 특정 최대값보다 작은 임의의 극성일 수 있고(±300V 또는 ±600V, ±1200V 등과 같은 ±Vmax), 전류는 스위치가 ON일 때의 방향 중 어느 것일 수 있다.
본 명세서에서 사용될 때, "III-N 디바이스"는 III-N 헤테로 구조물들을 포함하여 III-N 재료들에 기초하거나 본질적으로 이를 포함하는 디바이스이다. III-N 디바이스는 디바이스의 상태가 게이트 단자에 의해 제어되는 트랜지스터 또는 스위치로서, 또는 게이트 단자 없이 한 방향으로 전류 흐름을 차단하고 다른 방향으로 전도하는 2단자 디바이스로서 동작하도록 설계될 수 있다. III-N 디바이스는 고전압 애플리케이션들에 적절한 고전압 디바이스일 수 있다. 이러한 고전압 디바이스에서는, 디바이스가 바이어스 오프될 때(예를 들어, 소스에 대한 게이트 상의 전압이 디바이스 임계 전압보다 작을 때), 디바이스가 사용되는 애플리케이션에서의 고전압 이하의 모든 소스-드레인 전압들을 적어도 지원할 수 있으며, 이는, 예를 들어, 100V, 300V, 600V, 1200V, 1700V, 2500V 또는 그 초과일 수 있다. 고전압 디바이스가 바이어스 온될 때(예를 들어, 소스 또는 연관된 전력 단자에 대한 게이트 상의 전압이 디바이스 임계 전압보다 클 때), 이것은 낮은 온-전압(즉, 소스와 드레인 단자들 사이 또는 대향하는 전력 단자들 사이의 저전압)으로 상당한 전류를 전도할 수 있다. 허용 가능한 최대 온-전압은 디바이스가 사용되는 애플리케이션에서 유지될 수 있는 최대 온-상태 전압이다.
본 명세서에서 사용될 때, "III-극성" 또는 "III족 극성" III-N 재료는 III족 면(즉, [0 0 0 1] 면)이 재료가 성장되는 기판과의 반대측에 있는 III-N 재료이다. "III-극성" 또는 "III족 극성" 측면 III-N 디바이스에서, 디바이스 콘택들(예를 들어, 소스 및/또는 드레인 콘택들) 중 적어도 일부는 통상적으로 III-N 재료의 [0 0 0 1] 면 상에(예를 들어, [0 0 0 -1] 면과의 반대측 면 상에) 형성된다.
본 명세서에서 사용될 때, "N-극성" III-N 재료는 질소 면(즉, [0 0 0 -1] 면)이 재료가 성장되는 기판과의 반대측에 있는 III-N 재료이다. "N-극성" 측면 III-N 디바이스에서, 디바이스 콘택들(예를 들어, 소스 및/또는 드레인 콘택들) 중 적어도 일부는 통상적으로 III-N 재료의 [0 0 0 -1] 면 상에(예를 들어, [0 0 0 1] 면과의 반대측 면 상에) 형성된다.
본 명세서에서 사용될 때, "재성장된(regrown)" III-N 층 구조물 또는 III-N 재료 구조물은 이전 재료 퇴적 공정들 후에 수행되는 추가적인 재료 퇴적 공정을 지칭한다. 후속 성장과 재성장 공정들 사이에, 디바이스가 퇴적 툴로부터 제거될 수 있고, 진공 환경이 중단될 수 있다. 따라서, 재성장된 III-N 재료 구조물은 초기 III-N 재료 구조물 삽입으로부터 III-N 재료 구조물 퇴적 장비에 별도의 삽입을 필요로 할 수 있다. 예를 들어, 재성장된 III-N 층은 초기 III-N 재료 구조물의 적어도 일부를 제거한 후에 퇴적될 수 있다. 초기 III-N 재료 구조물의 일부 제거는 통상적으로 1차 III-N 재료 구조물 퇴적 장비의 외부 환경에서 발생한다.
본 명세서에서 사용되는 용어들 "위(over)", "아래(under)", "사이(between)" 및 "상(on)"은 다른 층들에 대한 한 층의 상대적 포지션을 지칭한다. 이와 같이, 예를 들어, 다른 층 위에 또는 아래에 배치된 하나의 층은 다른 층과 직접 접촉할 수도 있고, 또는 하나 이상의 개재층을 가질 수도 있다. 더욱이, 2개의 층 사이에 배치된 하나의 층은 2개의 층과 직접 접촉할 수도 있고, 또는 하나 이상의 개재층을 가질 수도 있다. 대조적으로, 제2 층 "상"의 제1 층은 그 제2 층과 접촉한다. 추가적으로, 다른 층들에 대한 한 층의 상대적 포지션은 기판의 절대 배향을 고려하지 않고 기판에 대해 동작들이 수행된다는 가정하에 제공된다.
본 명세서에 설명된 주제의 하나 이상의 개시된 구현의 세부 사항은 첨부된 도면들 및 아래의 설명에서 설명된다. 추가적인 피처들 및 변형들도 구현에 포함될 수 있다. 다른 피처들, 양태들 및 이점들은 설명, 도면 및 청구 범위로부터 명백해질 것이다.
도 1a 및 도 1b는 종래 기술의 III-N 디바이스들의 단면도들이다.
도 2는 N-극성 배향 및 수직 게이트 채널을 갖는 III-N 디바이스의 단면도이다.
도 3은, 게이트가 ON 상태에서 바이어스될 때, 도 2의 III-N 디바이스의 전류 전도 채널을 예시한다.
도 4는 게이트 영역에서 N-극성 배향 및 재성장된 III-N 재료층 구조물을 갖는 III-N 디바이스의 단면도이다.
도 5는 게이트 영역에서 N-극성 배향 및 경사 III-N 재료층 구조물을 갖는 III-N 디바이스의 단면도이다.
도 6은 도 5의 III-N 디바이스의 대안적인 실시예이다.
도 7은 III족 극성 배향 및 게이트-소스-드레인(Gate-Source-Drain)(G-S-D) 구성을 갖는 III-N 디바이스의 단면도이다.
도 8은 III족 극성 배향 및 다수의 III-N 채널층들을 갖는 III-N 디바이스의 단면도이다.
도 9는 III족 극성 배향 및 수직 게이트 채널을 갖는 III-N 디바이스의 단면도이다.
도 10은 III족 극성 배향 및 재성장된 III-N 채널층을 갖는 공핍 모드 III-N 디바이스의 단면도이다.
도 11a 및 도 11b는 하이브리드 III-N 디바이스의 2개의 상이한 실시예의 단면도들로서, 각각의 경우에 저전압 향상 모드 III-N 모듈 및 고전압 공핍 모드 III-N 모듈을 포함한다.
도 12는 도 2 내지 도 6의 디바이스들에 대한 제1 레이아웃의 평면도이다.
도 13a 내지 도 13e는 도 2 내지 도 6의 디바이스들에 대한 제2 레이아웃의 평면도를 도시한다.
도 14a 및 도 14b는 도 2 내지 도 6의 디바이스들에 대한 제3 레이아웃의 평면도를 도시한다.
도 14c 및 도 14d는 도 14a 및 도 14b에 도시된 제3 레이아웃과 비교하여 90° 회전된 제4 레이아웃의 평면도를 도시한다.
도 15a는 터널 접합을 형성하는 재료층 구조물들의 상세 단면도이다.
도 15b 내지 도 15d는 터널 접합 콘택의 특성들을 자세하게 설명하는 전류-전압 곡선들을 도시한다.
도 16a 내지 도 16c는 이동성 향상층(mobility enhancement layer)의 특성들을 자세하게 설명하는 전류-전압 곡선들을 도시한다.
도 17a 내지 도 17c는 대안적인 게이트 레이아웃 구조물들의 특성들을 자세하게 설명하는 전류-전압 곡선들을 도시한다.
도 18은 임계 전압 안정성이 높은 디바이스의 전류-전압 전달 곡선이다.
도 19는 시간에 따른 디바이스의 양의 임계 전압 안정성을 자세하게 설명한다.
도 20은 시간에 따른 디바이스의 음의 임계 전압 안정성을 자세하게 설명한다.
본 명세서에는 수직 게이트 모듈을 갖는 측면 III-N 디바이스들, 특히, III-N 재료가 N-극성 또는 III족 극성(예를 들어, Ga-극성) 배향으로 배향되는 향상-모드(E-모드) III-N 디바이스들이 설명되어 있다. 구체적으로, 디바이스가 ON으로 바이어스될 때, 액세스 영역들에 있는 디바이스의 채널은 측면 방향으로 전류를 전도하는 반면, 게이트 영역에 있는 디바이스의 채널은 실질적으로 수직 방향으로 전류를 전도한다.
정상-오프 상태(normally-off) 고전압 트랜지스터로서 기능하는 디바이스들은 캐스코드 구성에서 저전압 E-모드 FET와 고전압 D-모드 FET를 연결함으로써 실현될 수 있다. 저전압 E-모드 FET는 고전압 D-모드 III-N FET에 와이어 본딩된 개별 컴포넌트(예를 들어, 실리콘 기반 MOSFET)이거나 또는 고전압 D-모드 III-N 디바이스와 모놀리식으로 통합되어 통합된 III-N 디바이스를 생성하는 저전압 E-모드 III-N 디바이스일 수 있다. 일부 경우들에서는, 설계 유연성, 패키징, 비용 및 확장성을 개선하여 매우 높은 전력 동작들을 달성하기 위해 단일 칩 상에 모놀리식으로 통합된 디바이스가 선호될 수 있다.
D-모드 및 E-모드 III-N 디바이스들 모두에서, 게이트 모듈의 설계가 디바이스 성능 및 신뢰성에 중요하다. 본 명세서에서 설명되는 디바이스들은 낮은 온-저항, 안정적인 임계 전압들(VTH), 낮은 게이트 누설, 높은 항복 전압들 및 높은 단락 생존성을 보장할 수 있는 게이트 모듈들을 통합한다. 이러한 요구 사항들은 현재 종래의 III족 극성 측면 III-N 디바이스 아키텍처들에서 상업적으로 만족될 수 없다. 종래의 측면 III-N 디바이스 아키텍처들에서, 게이트 모듈은 두꺼운(> 500nm) 의도하지 않게 도핑된(unintentionally doped)(UID) GaN 채널층과 절연성 또는 반-절연성 III-N(예를 들어, GaN) 버퍼층(> 2㎛) 위에 형성된다. 이러한 아키텍처들에서, 디바이스 채널의 전위는 커패시턴스(9)로서 도 1a에 표현된 바와 같이 디바이스의 상부면으로부터 디바이스 채널로의 게이트 콘택의 용량성 커플링을 통해 제어된다. 이 커플링은 고전압 및/또는 고온 조건들 하에서 신뢰성 있는 디바이스 동작들을 보장하기에 충분하지 않을 수 있다. 고전압 및/또는 고온 동작 하에서, 디바이스의 III-N 재료 구조물은 종래의 필드-플레이팅(field-plating) 구조물들에 의해 제어될 수 없는 높은 전계 효과들에 취약할 수 있으며, 이는 디바이스의 게이트 영역에 손상을 줄 수 있다. 이러한 높은 전계 효과들은 드레인 유도 배리어 저하(drain-induced barrier lowering)(DIBL), 충격 이온화(impact ionization) 및 홀 생성, 및 빠르거나 느린 전하 트래핑을 포함할 수 있다. 이러한 높은 전계 효과들은 임계 전압 불안정성들, 과도한 누설 전류 및 조기 디바이스 고장과 같은 바람직하지 않은 영향들을 초래할 수 있다.
높은 전계 효과들을 감소시키는 한 가지 방법은 디바이스 채널의 후면에 근접한 게이트 영역에 매립되는 추가 필드-플레이팅 구조물을 도입하는 것이다. 이러한 매립형 필드-플레이팅 구조물은 "바디"층으로서 지칭되고, 도 2를 참조하여 아래에서 추가로 설명된다. 바디층과 디바이스 채널 사이의 매우 높은 용량성 커플링으로 인해, 게이트 영역의 필드-플레이팅이 개선되어, 고전압 동작으로 인한 영향을 감소시킬 수 있다. 드레인과 소스 사이의 낮은 커패시턴스뿐만 아니라 우수한 스위칭 성능을 유지하기 위해, 바디층은 꼭 필요한 곳에만, 예를 들어, 수직 게이트 모듈에서만 위치될 수 있다.
도 2 내지 도 10은 종래의 측면 고전압 게이트 모듈(낮은 커패시턴스)을 보호 바디층(예를 들어, 전류 차단층)을 채택하는 수직(또는 반-수직 또는 경사) 게이트 모듈과 통합하는 하이브리드 III-N 디바이스들을 예시하며, 이는 본 명세서에서 측면 트렌치 MOSFET(Lateral Trench MOSFET)들(즉, LT-MOS)로서 지칭될 수 있다. 도 2를 참조하면, N-극성 III-N 향상 모드 디바이스(200)가 도시되어 있다. III-N 디바이스(200)는 III-N 버퍼층(12), 예를 들어, 실리콘(Si), 실리콘 카바이드(SiC), 사파이어, AlN 또는 GaN일 수 있는 적절한 기판(10) 상에서 성장된, 예를 들어, GaN 또는 AlGaN을 포함한다. 기판은 전기 전도성(예를 들어, p형 Si), 전기 반-절연성(예를 들어, SiC) 또는 전기 절연성(예를 들어, 사파이어)일 수 있다. 기판은 높은 열 전도성을 가질 수도 있고(예를 들어, SiC) 또는 낮은 열 전도성을 가질 수도 있으며(예를 들어, 사파이어), 후자의 경우, 기판은 열 방출을 개선하기 위해 얇게 될 수 있다. 기판은 III-N 구조물의 임의의 재료층들 중 임의의 것과 유사하거나 상이한 격자 상수 및/또는 열팽창 계수를 가질 수 있다. 기판과 III-N 층들 사이의 격자 상수 및/또는 열팽창 계수가 상이할 때, 핵 생성 및/또는 스트레스-완화 관리층이 기판(10)과 버퍼층(12)(도시 생략) 사이에 도입될 수 있다. 기판(10)은 플로팅 상태일 수도 있고(즉, 고정 전위 없음) 또는 접지될 수도 있다(즉, 기판 전위가 소스의 동일한 전압에서 고정됨). 일부 구현들에서, 기판(10)은 생략될 수 있다.
버퍼층(12)은 층에 전위(dislocation)들 또는 점 결함들을 포함함으로써, 또는 Fe, C 및/또는 Mg와 같은 보상 엘리먼트들로 층을 도핑함으로써, 절연되게 하거나 또는 의도하지 않은 n형 이동 캐리어들을 실질적으로 제거할 수 있다. 버퍼층은 전체적으로 실질적으로 균일한 조성을 가질 수도 있고, 조성이 다양할 수도 있다. 예를 들어, 일부 구현들에서, 버퍼층은 버퍼층의 수직축을 따라 알루미늄 조성을 등급화하는 것과 같이 조성적으로 등급화된다. 버퍼층(12)은 구조물의 다른 III-질화물 층들 중 임의의 것보다 실질적으로 더 두꺼울 수 있다. 예를 들어, 버퍼층(12)은 버퍼층(12)과 게이트(23) 사이의 III-N 층들의 결합된 두께의 적어도 10배, 그러나 통상적으로는 적어도 30배의 두께를 가질 수 있다.
III-N 디바이스(200)는 III-N 버퍼층(12) 위에 III-N 백-배리어층(14), 예를 들어, AlxGa1 - xN을, III-N 백-배리어층(14) 위에 III-N 채널층(16), 예를 들어, 의도하지 않게 도핑된(UID) GaN을 추가로 포함한다. III-N 백-배리어층(14)의 대역갭은 III-N 채널층(16)의 것보다 크다. III-N 채널층(16)은 III-N 백-배리어층(14)과 상이한 조성을 갖고, III-N 백-배리어층(14) 및 III-N 채널층(16) 각각의 두께 및 조성은 III-N 채널층(16)에 전자 전도층이 유도되도록 선택된다. III-N 백-배리어층(14)과 III-N 채널층(16) 사이의 계면은 급격할 수 있다. 이 경우, 전도성 2차원 전자 가스(2DEG) 채널(19)(도 2에서 파선으로 표시됨)이 층들(14 및 16) 사이의 계면에 인접한 III-N 채널층(16)에서 유도된다. III-N 백-배리어층(14)과 III-N 채널층(16)의 조성은 일정할 수도 있고 또는 전체적으로 변할 수도 있다. 예를 들어, 층(14)은 증가하는 Al 농도를 갖는(예를 들어, 기판에 가장 가까운 면 상에서 가장 낮은 Al 농도를 갖는) 등급화된 AlGaN 부분인 제1 부분 및 일정한 Al 농도를 갖는 제2 AlGaN 부분을 가질 수 있다. 다른 예에서, III-N 백-배리어층은 n형 GaN 또는 AlGaN인 제1 부분 및 도핑되지 않은 AlGaN인 제2 부분을 갖는다. III-N 백-배리어층(14)은 n형 III-N 부분인 제1 부분(기판 근처), 등급화된 III-N 부분인 제1 부분 위의 제2 부분(예를 들어, 알루미늄 조성이 등급화됨) 및 일정한 조성을 가진 제2 부분 위의 제3 부분을 포함할 수 있다. 또한, III-N 백-배리어층(14)의 등급화된 부분 또는 n형 부분은 Si 또는 홀들의 형성을 방지하는 임의의 다른 도펀트로 도핑될 수 있다. 단위 면적당 도핑 농도는 1e11 donors/cm2 내지 1e14 donors/cm2 범위일 수 있다. 바람직하게, 도핑 농도는 크기가 III-N 백-배리어층(14)의 영역 분극 전하 농도(areal polarization charge concentration)와 유사하도록(예를 들어, 50% 이내가 되도록) 선택된다.
III-N 백-배리어층(14)의 상이한 부분들은 백-배리어층의 바닥 근처에 기생 2차원 홀-가스가 형성되는 것을 방지하도록 작용할 수 있다. 예를 들어, 백-배리어의 바닥 근처에 홀들이 축적되는 경우, 디바이스는 홀-트래핑(hole-trapping)으로 인해 기생 누설 전류 및 임계 전압 불안정성들을 겪을 수 있다. 층의 도핑이 너무 낮은 경우에는, 기생 홀 축적이 발생할 수 있지만, 도핑이 너무 높은 경우에는, 기생 전자 축적이 백-배리어층(14)의 바닥 근처에서 발생할 수 있다.
백-배리어층(14)은 5nm 내지 50nm의 두께를 가질 수 있다. 백-배리어층(14)은 20nm보다 큰 두께를 가질 수 있다. 채널층(16)은 2nm 내지 300nm의 두께를 가질 수 있다. 채널층(16)은 20nm보다 큰 두께를 가질 수 있다. 또한, 0.5-5nm AlN 중간층(도시 생략)이 배리어층(14)과 채널층(16) 사이에 배치될 수 있다. 이 AlN 중간층은 분극 전하를 증가시키고, III-N 백-배리어층(14)과 III-N 채널층(16) 사이의 계면에서 전자 산란을 감소시키는 데 도움을 주어, 2DEG 채널 시트-저항을 개선시킬 수 있다.
다른 예에서, III-N 채널층(16)의 일부는 불순물 도핑(예를 들어, 실리콘 혼입) 및/또는 분극-도핑(polarization-doping)을 통해 생성된 벌크 n형 전도성을 가질 수 있다. 분극-도핑된 n형 전도성을 달성하기 위해, III-N 채널층(16)의 조성은 분극장의 구배가 [000-1] 방향에서 음이 되도록 등급화된다. 예를 들어, III-N 디바이스(200)의 III-N 채널층(16)은 AlyGa1 - yN(0≤y≤1)으로 형성될 수 있으며, 여기서 y는 III-N 백-배리어층(14)의 y와 동일하고, III-N 백-배리어층(14)에 인접한 면으로부터 III-N 백-배리어층(14)과의 반대측 면으로 감소된다(예를 들어, 연속적으로 감소된다). 대안적으로, III-N 채널층(16)은 InzGa1 - zN(0≤z≤1)으로 형성될 수 있으며, 여기서 z는 III-N 백-배리어층(14)에 인접한 면으로부터 III-N 백-배리어층(14)과의 반대측 면으로 증가된다(예를 들어, 연속적으로 증가된다).
III-N 바디층(17)이 III-N 채널층(16)의 적어도 일부 위에 형성된다. 도 2에 도시된 바와 같이, III-N 바디층(17)은 게이트 콘택(23)과 소스 콘택(21) 사이의 측면 방향 연장 영역의 채널 위에 있을 수 있지만, 게이트 콘택(23)과 드레인 콘택(22) 사이에는 없을 수 있다. 그 결과, III-N 바디층(17)은 적어도 소스 측 액세스 영역(82)의 III-N 채널층(16) 위에는 있지만, 드레인 측 액세스 영역(83)의 III-N 채널층 위에는 없다. 예를 들어, III-N 바디층(17)은 전체 III-N 채널층 위에 형성되고, 이어서 게이트 콘택(23)과 소스 콘택(21)이 후속적으로 퇴적되는 곳 사이를 제외한 모든 곳에서 (예를 들어, 건식 및/또는 습식 에칭에 의해) 제거될 수 있다.
III-N 바디층(17)은 p형 도핑된 III-N 층(예를 들어, p-GaN)일 수 있다. p형 도핑된 III-N 바디층(17)은 1x1016cm-3보다 크고 2x1020cm-3보다 낮은, 예를 들어, 1x1018/cm-3보다 큰 활성 어셉터 농도 밀도로 도핑될 수 있어서, 드레인이 디바이스의 최대 정격 전압(maximum rated voltage) 이하에서 바이어스될 때, 완전히 공핍되지 않게 된다. III-N 바디층(17)이 Mg로 도핑된 p형 GaN인 경우, 디바이스는 Mg 도펀트들을 전기적으로 활성화하기 위해 고온 어닐링으로 처리될 수 있으며, 과도한 불순물들(탄소 및 수소 등)의 혼입을 피하고 전자 산란을 감소시키기 위해 2x1019cm-3보다 낮은 p형 도핑 농도를 가질 수 있다. 또한, 0.5-5nm AlGaN 또는 AlN 중간층(도시 생략)이 III-N 바디층(17)과 채널층(16) 사이에 배치될 수 있다. 이 AlGaN 또는 AlN 중간층은 p형 III-N 바디층의 Mg-도핑으로부터 III-N 채널층(16)으로 원하지 않는 Mg 확산을 방지하는 데 도움이 될 수 있다. 이 AlGaN 또는 AlN 중간층은 드레인 측 액세스 영역의 III-N 바디층(17)을 제거하는 데 사용되는 에칭 공정의 제어 및 정확도를 개선시키기 위해 선택적인 에칭 정지층 역할을 할 수도 있다. III-N 바디층(17)은 20nm 내지 5㎛의 두께를 가질 수 있다. III-N 바디층(17)은 50nm보다 큰 두께를 가질 수 있다. III-N 바디층(17)은 200nm보다 큰 두께를 가질 수 있다.
추가적으로, 일부 경우들에서는, 전체 층(17)이 p형으로 도핑되는 반면, 다른 경우들에서는, 층의 일부만이 p형으로 도핑된다. 예를 들어, 층(17)은 수직 방향으로 일련의 p형 도핑된 부분들을 포함할 수 있으며, 이들은 각각 도핑되지 않은 부분들에 의해 분리된다. III-N 바디층(17)이 p형으로 도핑될 때, 바디층은 게이트 영역(81)의 수직 채널의 전자들을 공핍시켜, 디바이스의 임계 전압을 양이 되게 할 것이다. 소스 콘택을 2DEG 채널에 연결하려면 (소스 콘택에 대한) 양의 전압이 게이트 콘택에 인가되어야 하므로, E-모드 동작 모드를 달성할 수 있다. 또한, p형 도핑된 바디층이 소스 콘택(21)에 전기적으로 연결될 때, 소스 전위(즉, 접지면)는 수직 채널에 매우 가까울 수 있다(예를 들어, 20nm 미만일 수 있다). 이와 같이, 바디층(17)은 매립형 소스-연결 필드 플레이트 구조물로서 기능하여, 고전압 스트레스로부터 게이트 영역을 차폐하고, 드레인 유도 배리어 저하(즉, DIBL)와 같은 단-채널 효과들을 완화하고, VTH 불안정성들을 억제할 수 있다. p형 바디는 III-N 디바이스의 고전압 섹션에서 생성된 홀들을 수집하여 이들이 게이트 아래에 트래핑되는 것을 방지하여, VTH 불안정성들을 감소시킬 수 있다. 또한, p형 바디는 정전기 방전(electrostatic discharge)(ESD) 보호 구조물들의 설계 및 통합을 가능하게 하여, 디바이스 신뢰성을 개선시킬 수 있다.
대안적으로, III-N 바디층(17)의 p형은 (예를 들어, 임의의 도펀트 불순물들을 도입하지 않고 층의 대역갭을 등급화함으로써) 분극-유도 도핑에 의해 달성될 수 있다. 이 경우, III-N 바디층(17)의 알루미늄 또는 인듐 조성은 홀들을 끌어당길 수 있는 벌크 음의 분극-전하를 유도하도록 등급화되어, III-N 바디층(17)이 p형이 된다. 등급화된 III-N 바디층(17)은 III-N 채널층(16)에 인접한 면으로부터 III-N 채널층(16)과의 반대측 면으로 등급화되는(예를 들어, 연속적으로 등급화되는) 조성을 갖는다. 등급화된 p형 III-N 바디층(17)의 조성은 분극장의 구배가 [000-1] 방향으로 양이 되도록 선택된다. 예를 들어, III-N 디바이스(100)의 III-N 바디층(17)은 AlyGa1 - yN(0≤y≤1)으로 형성될 수 있으며, 여기서 y는 III-N 채널층(16)의 y와 동일하고, III-N 채널층(16)에 인접한 면으로부터 III-N 채널층(16)과의 반대측 면으로 증가된다(예를 들어, 연속적으로 증가된다). 대안적으로, III-N 바디층(17)은 InzGa1 - zN(0≤z≤1)으로 형성될 수 있으며, 여기서 z는 III-N 채널층(16)에 인접한 면으로부터 III-N 채널층(16)과의 반대측 면으로 감소된다(예를 들어, 연속적으로 감소된다).
대안적으로, III-N 바디층(17)은 반-절연성 또는 절연성 GaN 층(예를 들어, i-GaN)을 사용하여 형성될 수 있다. i-GaN 층은 층에 전위들 또는 점 결함들을 포함함으로써, 또는 Fe 및/또는 C와 같은 보상 엘리먼트들로 층을 도핑함으로써, 반-절연되거나, 절연되거나 또는 실질적으로 n형 이동 캐리어들이 없게 될 수 있다. p형 GaN 바디층 대신 i-GaN 바디층을 구현하면 Mg 도핑 프로파일 및 p형 GaN 바디층 또는 등급화 프로파일(grading profile)의 Mg 활성화를 제어할 필요가 없기 때문에 제작 공정을 단순화할 수 있다. 그러나, i-GaN 바디의 절연 특성으로 인해, 소스 콘택에 대한 전기적 연결이 바디층(18)의 전압 전위를 제어하는 데 사용될 수 없으므로, p형 III-N 바디층의 구현과 비교할 때, i-GaN 바디는 임계 전압 및 필드-플레이팅의 측면에서 동일한 이점들을 제공하지 않을 수 있다.
III-N 캡핑층(18), 예를 들어, n형 GaN 층이 게이트(23)와 소스(21) 사이의 III-N 바디층(17) 위에 형성된다. III-N 캡핑층은 소스 콘택(21)과 게이트 영역(81) 사이의 소스 측 액세스 영역(82)에 전류 경로를 제공한다. III-N 캡핑층의 두께는 10nm 내지 1㎛일 수 있다. III-N 캡핑층은 10nm보다 큰 두께를 가질 수 있다. III-N 캡핑층(18)은 실리콘(도너)으로 도핑될 수 있다. III-N 캡핑층의 도핑 농도는 1x1016cm-3보다 큰 전자 농도 밀도를 산출하기에 충분히 높을 수 있다. III-N 캡핑층(18)의 두께 및 순 n형 도핑은 층(18)이 III-N 바디층(17)에 의해 자유 전자들이 완전히 공핍되지 않도록 충분히 높을 수 있으며, 예를 들어, 두께는 50nm보다 클 수 있고, 평균 n형 도핑은 1x1018cm-3보다 클 수 있다. n형 도핑은 1x1019cm-3보다 클 수 있다.
III-N 캡핑층(18)의 두께 및 n형 도핑은 매우 낮은 시트-저항을 산출하기에 충분히 높을 수 있다. III-N 캡핑층(18)의 시트-저항은 100-200Ω/□보다 낮을 수 있다. III-N 캡핑층(18)의 시트-저항은 III-N 채널층(16)의 시트-저항보다 낮을 수 있다. 이것은 이 디바이스 아키텍처의 특이한 이점을 나타내는데, 소스 측 액세스 영역(82)이 드레인 측 액세스 영역(83)에 대해 완전히 독립적인 층 상에 실현된다. 따라서, 소스 측 액세스 영역의 III-N 캡핑층(18)은 매우 작은 소스 액세스 저항을 달성하도록 설계되어, 디바이스의 드레인 측 액세스 영역(83)에서 고전압 섹션의 전계-관리를 손상시키지 않고 더 낮은 디바이스 온-저항을 생성할 수 있다. 통상적인 측면 디바이스 아키텍처들은 이러한 피처를 통합할 수 없었으며, 소스 측 액세스 영역의 시트-저항은 드레인 측 액세스 영역의 시트-저항과 비교하여 더 낮다.
III-N 캡핑층(18) 및 III-N 바디층(17)은 수직(또는 반-수직 또는 경사) 게이트 모듈을 생성하기 위해 게이트 영역(81)의 일부 및 드레인 측 액세스 영역(83)에서 제거된다. 이들 영역들에서 III-N 재료 구조물을 제거하면 본 명세서에서 영역(35)으로서 표시된 "트렌치 리세스"로서 지칭될 수 있다. 트렌치 리세스(35)를 형성하는 공정은 게이트 영역(81) 및 드레인 측 액세스 영역(83)에서 노출된 III-N 재료들의 표면들에 대한 손상을 최소화하도록 최적화될 수 있다. 선택적 제거 공정은 비선택적 에칭제(etch agent)들(예를 들어, Cl2, BCl3/Cl2) 또는 선택적 에칭제들(예를 들어, SF6, BCl3/SF6)을 사용하여 건식 에칭 기술들(예를 들어, RIE 또는 ICP)에 의해 수행될 수 있다. III-N 캡핑층(18) 및 III-N 바디층(17)의 제거는 습식 에칭 기술들에 의해 수행될 수 있다. III-N 캡핑층(18) 및 III-N 바디층(17)의 제거는 건식 에칭 및 습식 에칭 기술들의 조합에 의해 수행될 수 있다. 예를 들어, 저전력 건식 에칭이 III-N 캡핑층(18) III-N 바디층(17)의 벌크를 제거하는 데 사용될 수 있고, 그 후 III-N 재료 구조물의 나머지 부분을 제거하기 위해 산성 습식 에칭 처리를 수행할 수 있다.
III-N 바디층(17)을 제거하는 공정은 III-N 채널층(16)의 부분적인 제거를 포함할 수 있다. III-N 채널층(16)의 부분적인 제거는 연속적인 건식 에칭 공정에서 III-N 바디층의 오버-에칭에 의해 수행될 수도 있고, 또는 다수의 건식 및 습식 에칭 단계들의 조합에 의해 수행될 수도 있다. III-N 채널층(16)의 나머지 두께는 채널(예를 들어, 2DEG)과 게이트 콘택의 풋(foot) 사이의 커패시턴스를 결정한다. 게이트 콘택의 풋은 도 2에 파선 영역(202)으로 표시되며, III-N 채널층(16)에 가장 가깝고 2DEG 채널(19)에 평행한 게이트 콘택의 부분으로서 정의된다. 게이트 콘택의 풋은 측면 디바이스 섹션(102)의 베이스에서 게이트-연결형 필드-플레이트로서 기능하므로, 게이트 영역(81)에서 2DEG 채널의 핀치-오프 전압을 결정한다. 트렌치 에칭 처리 전에, III-N 채널층(16)은, 예를 들어, 150nm보다 두꺼울 수 있다. III-N 바디층(17)이 제거된 영역에서, III-N 채널층의 오버에칭(overtech)은 20-100nm일 수 있다. III-N 바디층(17)이 제거된 영역에서, 남은 III-N 채널층(16)의 두께는 50nm보다 클 수 있다. III-N 바디층(17)의 오버에칭 공정 동안에 III-N 채널층 두께의 50% 이상이 제거될 수 있다.
다른 예에서, III-N 바디층(17)은 소스 및 게이트 영역들(85, 82, 81)에서만 선택적으로 재성장될 수 있다. III-N 바디층(17)의 선택적 재성장은 유전체-기반 하드 마스크에 의해 실현될 수 있다. 선택적 성장 III-N 바디층(17)은 에칭 손상없이 드레인 측 액세스 영역(83)에서 III-N 채널층(16)의 표면 상에서 고품질 게이트 측벽(201)을 유지하는 이점을 가질 수 있다. 실질적으로 수직인 측벽(201)(즉, 기판에 평행하지 않음)은 III-N 채널층(16)의 상부 표면에 대해 평균 각도 α의 기울기를 갖는 III-N 바디층(17)의 드레인-측 에지를 따라 0이 아닌 각도로 형성되며, 여기서 III-N 채널층의 상부 표면은 기판(10)과의 반대측에 있다. 수직 디바이스 섹션(101) 및 측면 디바이스 섹션(102)은 게이트 영역(81)의 III-N 바디층(17)의 수직 측벽(201)에 의해 정의된 바와 같이 디바이스(200)에 형성된다. 디바이스의 게이트 길이(LG)는 III-N 바디층(17)의 두께를 각도 α의 사인으로 나눈 값으로 정의된다. 도 2에서 볼 수 있듯이, 각도 α는 대략 90°이다(예를 들어, 80°내지 90°이다). 그러나, 나중의 실시예들에서 도시되는 바와 같이, III-N 바디층(17)의 측벽(201)은 각도 α<90°, 예를 들어, III-N 채널층(16)의 상부 표면에 대해(예를 들어, III-N 채널층에 형성된 측면 2DEG 채널에 대해) 20°내지 80°로 경사질 수 있다. 비록 스케일 때문에 도 2에 명확하게 표시되지는 않았지만, 측벽(201)에 평행한 게이트 콘택(23)의 길이는 적어도 III-N 바디층(17)의 두께를 각도 α의 사인으로 나눈 값 이상이다.
III-N 층들(12 및 14, 16, 17 및 18)은 [0 0 0 -1] 방향으로 도시된 바와 같이 배향된 N-극성 III-N 층들이며, 이들은 N-극성 III-N 재료 구조물을 형성한다. N-극성(즉, N-면) III-N 재료 구조물은 (i) N-극성 III-N 에피택시의 핵 생성을 촉진하기 위해 기판 표면을 질화(nitridation)에 노출시켜, 실리콘, 실리콘 카바이드(SiC), 사파이어, 알루미늄 질화물(Aluminum Nitride)(AlN) 또는 갈륨 질화물(Gallium Nitride)(GaN)과 같은 적절한 기판 상에 N-극성 III-N 층들을 직접 성장시킴으로써, (ii) 초기 III-극성 층을 성장시키고 매우 높은 마그네슘 도핑(예를 들어, 1x1020cm-3 초과)을 갖는 얇은(예를 들어, 300nm 미만) III-N 층을 삽입하여 III-극성으로부터 N-극성으로 결정 배향을 반전시켜, 후속적으로 성장된 층들이 N-극성 배향되게 함으로써, (iii) 초기 III-극성 층을 성장시키고 얇은(예를 들어, 20nm 미만) Al2O3 층을 삽입하여 III-극성으로부터 N-극성으로 결정 배향을 반전시키고 표면을 질화에 노출시켜 N-극성 에피택시의 후속 성장을 촉진하여, 후속적으로 성장된 층들이 N-극성 배향되게 함으로써, 또는 (iv) III족 극성 배향에서 역순으로 층들을 성장시킨 다음, 성장 방향의 반대쪽 면으로부터 III-N 재료 구조물의 N-면에 액세스함으로써, 예를 들어, 성장 기판을 제거하고 임의적으로 성장 기판에 직접 인접한 III-N 재료의 일부를 제거함으로써, 준비될 수 있다.
게이트 절연체층(34)(예를 들어, 게이트 유전체층)은 적어도 게이트 영역(81)에서 III-N 바디층(17)의 수직 측벽(201) 위에 컨포멀하게 성장 또는 퇴적된다. 게이트 절연체층(34)은 III-N 캡핑층(18)의 상부 표면 위에 있을 수 있고, 소스(21)를 향해 연장되는 제1 부분을 가질 수 있다. 게이트 절연체(34)는 III-N 채널층(16)의 상부 표면 위에 있을 수 있고, 드레인(22)을 향해 연장되는 제2 부분을 가질 수 있다. 대안적으로, 게이트 절연체층(34)은 소스 콘택(21)과 드레인 콘택(22)(도시 생략) 사이에서 연속적으로 연장되어, III-N 재료 구조물의 전체 상부 표면이 절연체층에 의해 패시베이션되도록할 수 있다.
게이트 절연체(34)는, 예를 들어, 알루미늄 산화물(aluminum oxide)(Al2O3), 실리콘 이산화물(silicon dioxide)(SiO2), 실리콘 질화물(silicon nitride)(SixNy), Al1-xSixN, Al1 - xSixO, Al1 - xSixON 또는 임의의 기타 폭의 대역갭 절연체로 형성되거나 이를 포함할 수 있다. 일부 예들에서, 게이트 절연체(120)는 Al1 - xSixO 층, 예를 들어, 비정질 Al1 - xSixO 층 또는 다결정 Al1 - xSixO 층이며, 여기서 x 및 (1-x)는 Al1 -xSixO 층에서 비-산소 원소들의 상대적 분율 조성들을 나타낸다. 즉, (1-x)는 알루미늄으로 구성되는 Al1 - xSixO 층의 비-산소 원소들의 퍼센트이고, x는 실리콘으로 구성되는 Al1 - xSixO 층의 비-산소 원소들의 퍼센트이고, (1-x)/x는 Al1 - xSixO 층에서 실리콘에 대한 알루미늄의 비율이다. 예를 들어, 게이트 절연체층(34)은 높은 임계 전압 및 낮은 게이트 누설을 제공하는 비정질 Al1 - xSixO 층일 수 있다. 일부 구현들에서, Al1 - xSixO 층은 또한 낮은 농도의 질소를 포함한다. 즉, Al1 - xSixO 층을 형성하는 동안, 낮은 농도의 질소가 층에 포함될 수 있으며, 여기서 질소 농도는 1차 원소들(예를 들어, Al1 - xSixO 층의 경우, Al, Si 및 O)의 농도들보다 실질적으로 낮다. 바람직하게는, 게이트 절연체층(34)의 유전체 재료는 이동성 이온 드리프트에 더 내성이 있고(더 안정된 Vth) 트랩들의 형성을 억제하는 고밀도를 갖는다. Al1 - xSixO 게이트 절연체층은 다른 게이트 절연체층들(예를 들어, SiN, Al2O3, SiO2 또는 Al1 -xSixN)에 비해 개선된 향상 모드 디바이스 특성을 가질 수 있다. 게이트 절연체(34)는 약 1nm 내지 100nm, 예를 들어 10nm 내지 60nm의 두께를 가질 수 있다. 게이트 절연체는 엑스-시추(ex-situ)(예를 들어, 기본 III-N 재료의 성장에 사용되는 것과 상이한 툴 사용) 또는 인-시추(in-situ)(즉, 기본 III-N 재료의 성장에 사용되는 것과 동일한 성장 세션 동안 동일한 툴 사용) 중 어느 것으로 퇴적될 수 있다. 인-시추 퇴적의 경우, 디바이스 표면이 공기에 노출되지 않으므로, 산화 원소들(예를 들어, 산소) 및 원하지 않는 불순물들/오염물들에 노출되지 않는다. 이러한 이유 때문에, 인-시추 퇴적은 엑스-시추 퇴적에 비해 더 우수한 계면 품질들(예를 들어, 더 낮은 산란, 더 높은 이동성, 더 낮은 전하-트래핑 효과들, 더 안정적인 VTH)을 제공하여, 더 우수한 전기적 성능을 제공할 수 있다.
게이트 콘택(23)(즉, 게이트 전극)은 게이트 절연체층(34) 및 III-N 바디층(17)의 수직 측벽 부분 위에 컨포멀하게 형성된다. 게이트 콘택(23)은 III-N 캡핑층(18)의 상부 표면 위에 있을 수 있고, 소스(21)를 향해 연장되는 제1 부분을 가질 수 있다. 게이트 콘택(23)은 III-N 채널층(16)의 상부 표면 위에 있을 수 있고, 게이트 절연체층(34)의 제1 및 제2 연장 부분과 유사하거나 상이한 길이들을 갖고 드레인(22)을 향해 연장되는 제2 부분을 가질 수 있다. 게이트 콘택(23)의 제2 부분은 제1 부분보다 길 수 있다. 드레인을 향해 연장되는 게이트 콘택(23)의 제2 부분은 게이트 콘택의 풋으로서 지칭되며, 도 2에서 파선 영역(202)으로 표시된다. 제2 부분은 게이트-연결형 필드 플레이트 구조물의 제1 필드 플레이트 역할을 한다. 영역(202)에서 게이트 콘택(23)의 제2 부분의 길이는 디바이스 성능에 중요할 수 있고, 디바이스의 항복 전압 및 장기 신뢰성에 영향을 미칠 수 있다.
게이트 콘택(23)은 금속 스택들, 예를 들어, 알루미늄(Al), 티타늄/알루미늄(Ti/Al) 또는 니켈/금(Ni/Au)과 같은 적절한 전도성 재료들로 형성될 수 있으며, 금속 증착 또는 스퍼터링 또는 화학 기상 퇴적 또는 다양한 원자 층 퇴적들(atomic layer depositions)(ALD)에 의해 퇴적될 수 있다. 게이트 콘택(23)은 대안적으로 일 함수가 큰 반도체 재료(예를 들어, p형 폴리 실리콘, 인듐 주석 산화물, 텅스텐 질화물, 인듐 질화물 또는 티타늄 질화물)와 같이 일 함수가 큰 하나 이상의 재료를 포함하는 다른 전도성 재료 또는 재료 스택일 수 있다. 포스트-게이트 퇴적 어닐링 공정은 게이트 콘택(23)의 퇴적 후에 임의적으로 수행될 수 있다. 포스트 게이트 퇴적 어닐링은 산소 또는 형성 가스(H2 + N2)를 포함하는 가스 환경에서 수행될 수 있다. 포스트 게이트 퇴적 어닐링 온도는 300℃보다 크거나 400℃보다 클 수 있다. 마지막으로, 게이트 콘택(23)은 게이트 절연체층(34)을 에칭하기 위한 에칭 마스크로 사용될 수 있어서, 게이트 절연체층(34)은 게이트 콘택(23) 바로 아래에 남아 있지만, 그 밖의 모든 곳에서는 에칭되거나 부분적으로 에칭된다(도시 생략).
소스 및 드레인 콘택(21 및 22)(즉, 소스 및 드레인 전극)은 각각 게이트 콘택(23)과의 반대측 면들 상에 있다. 소스 콘택(21)은 III-N 캡핑층(18) 위에 형성된다. 소스 콘택(21)은 온-상태 동안 전류를 제공하기 위해 III-N 캡핑층(18)과 오믹 전기적 접촉을 할 수 있고, 소스(21)는 III-N 바디층(17)과 전기적 연결을 만들 수 있다. 소스 콘택(21)(즉, 소스 전극)은, 게이트 전극이 디바이스의 임계 전압 아래의 전압에서 소스 전극에 대해 바이어스될 때, 2DEG 채널로부터 전기적으로 분리된다. 소스 콘택이 III-N 바디(17)에 전기적으로 연결될 때, III-N 바디층(17)은 소스와 동일한 전압으로 유지되어, 이전에 설명된 바와 같이, III-N 바디층(17)의 매립된 필드-플레이팅 효과들의 이점을 최대화한다. 또한, 스위칭 동작들 동안 게이트 모듈의 반응 엘리먼트들의 충전 및 방전이 개선될 수 있다.
III-N 바디층(17)에 대한 전기적 연결은 상이한 방법들을 사용하여 구현될 수 있다. 제1 방법은 소스 콘택의 적어도 일부가 III-N 바디층(17)(도시 생략)과 직접 접촉할 수 있도록 III-N 캡핑층(18)에 충분히 깊게 리세스를 형성하는 단계를 포함한다. 리세스 형성은 건식 에칭 및/또는 습식 에칭 공정들에 의해 수행될 수 있다. 예를 들어, 리세스는 건식 에칭 기술들 또는 건식 에칭 및 습식 에칭 기술들의 조합을 통해 완전히 실현될 수 있다. 예를 들어, III-N 캡핑층(18)의 대부분은 건식 에칭에 의해 제거될 수 있고, III-N 캡핑층(18)의 나머지 부분은 습식 에칭 기술들에 의해 제거될 수 있다. 습식 에칭은 III-N 바디층(17)의 표면이 매끄럽고 건식 에칭 손상이 없는 것을 보장하기 위해 사용될 수 있다. III-N 캡핑층에 소스 콘택 리세스가 형성된 후, 에칭된 표면의 모폴로지와 조성을 개선하기 위해 고온 어닐링이 수행될 수 있다. 고온 어닐링은 질소/산소(N2/O2), 질소/암모니아(N2/NH3), 형성 가스(N2/H2)에서 수행될 수 있다. 온도는 300C 내지 1000C, 바람직하게는 700C 내지 900C 범위일 수 있다. 바디 금속 스택이 리세스 내의 III-N 바디층(17)에 물리적 오믹 콘택을 만들기 위해 퇴적될 수 있다. 바디 금속 스택은 III-N 바디층(17)에 대한 오믹 콘택을 보장하기 위해 일 함수가 높은 금속일 수 있다(예를 들어, Al, Ti/Al, Pd, Pt, Ni/Au 등). 바디 금속과 III-N 바디층(17) 사이의 콘택은 얇고 고도로 도핑된 p형 층(예를 들어, 5x1019cm-3보다 큰 도핑 밀도를 갖는 2nm 내지 50nm 두께)을 III-N 바디층(17)의 상부에 도입함으로써 개선될 수 있다. 바디 금속 스택이 형성된 후, 소스 콘택 금속이 III-N 캡핑층(18)에 대한 오믹 콘택을 보장하기 위해 바디 금속 스택 위에 퇴적된다. 소스 금속-스택은 Al, Ti/Al, Ti/Al/Ni/Au, Ni/Au 등일 수 있다.
소스 콘택(21)이 III-N 캡핑층(18)의 리세스를 통해 (도 2에 도시된 바와 같이) III-N 바디층(17)과 물리적으로 접촉하지 않는 경우, 소스 콘택(21)과 III-N 바디층(17) 사이의 전기적 연결이 III-N 바디층(17)과 소스 콘택(21) 사이의 터널 접합 콘택으로 구현될 수 있다. 터널 접합 콘택은 고도로 도핑된 p형 GaN 영역(즉, p++ GaN)을 III-N 바디층(17)의 상부 표면에 도입하고(예를 들어, 5x1019cm-3보다 큰 도핑 밀도를 갖는 2nm 내지 50nm 두께), 고도로 도핑된 n형 GaN 영역(즉, n++ GaN)을 III-N 캡핑층(18)의 바닥 표면에 도입함으로써(예를 들어, 5x1019cm-3보다 큰 도핑 밀도를 갖는 2nm 내지 50nm 두께) 형성될 수 있다. 고도로 도핑된 영역들의 도핑 밀도는 III-N 캡핑층(18)과 III-N 바디층(17) 사이에 형성된 접합부에서의 공핍 폭이 수 나노미터 이하(예를 들어, 10nm 미만)가 되도록 하여, 전자 터널링 거리와 비슷해야 한다. 여기서, 전자들은 III-N 캡핑층(18)의 전도대로부터 터널링되고 III-N 바디층(17)의 가전자대에 있는 홀들과 재조합하여, 소스 콘택(21)과 III-N 바디층(17) 사이에 전기적 연결을 생성할 수 있다.
비록 도 2에는 도시되지 않았지만, N-극성 III-N 재료들의 터널 접합의 품질은 (계면 영역이 p++ GaN/AlyGa1 - yN/n++ GaN이 되도록) III-N 바디층(17)과 III-N 캡핑층(18) 사이에 얇은 AlyGa1 - yN(0<y≤1) 층을 삽입함으로써, 예를 들어, 도 15a에 도시된 바와 같이 추가로 개선될 수 있다. N-극성 III-N 재료들에서, 삽입된 얇은 AlyGa1-yN 층의 분극 전하는 III-N 바디층(17)과의 계면에서는 홀들의 축적을, III-N 캡핑층(18)과의 계면에서는 전자들의 축적을 추가로 증가시켜, 터널링 및 재조합 공정들을 용이하게 할 수 있다. 얇은 AlyGa1 - yN 층의 두께는 0.5nm 내지 5nm, 바람직하게는 0.5nm 내지 2nm일 수 있어서, 터널링을 용이하게 할 수 있다. 얇은 AlyGa1-yN 층은 또한 III-N 바디층(17)에서 III-N 캡핑층(18)으로의 Mg(p형 도펀트)의 확산을 억제하는 역할을 할 수 있어, 결과적으로 더욱 선명한 도핑 프로파일 및 III-N 바디층(17)과 III-N 캡핑층(18) 사이의 개선된 접합을 생성할 수 있다. 바람직하게, 얇은 AlyGa1 - yN 층은 (i) Mg 확산 배리어를 개선하고, (ii) 터널 접합에서의 분극 전하 및 캐리어들의 축적을 증가시키기 위해 높은 알루미늄 조성을 가져, 더 나은 터널-접합 콘택 저항을 생성한다. 알루미늄 조성(y)은 50%보다 클 수 있다(즉, y>0.5). 또한, InzGa1 - zN의 얇은 층(0<z≤1)이 AlyGa1 - yN 층과 III-N 캡핑층(18)의 바닥에 있는 n++ 층 사이에 삽입되어 터널 접합 계면에서 전자 축적을 추가로 개선시키는 데 사용될 수 있다. InzGa1 - zN(0<z≤1) 층의 인듐 조성은 5%보다 클 수 있다(즉, z>.05). 소스 콘택 금속 스택들은 Al, Ti/Al, Ti/Al/Ni/Au 등일 수 있다. 소스 콘택(21)은 금속 증착 및 포스트-퇴적 어닐링 공정들에 의해 형성될 수 있다. 스퍼터링 및 건식 에칭 공정을 포함한 다른 오믹 콘택 공정들도 사용될 수 있다. 또한, 제1 방법과 제2 방법의 조합이 III-N 재료 구조물에 대한 소스 연결을 생성하는 데 사용될 수 있으며, 여기서 소스 콘택 금속층은 III-N 바디층(17)과 물리적으로 접촉하고, 터널 접합이 III-N 캡핑층(18)의 리세스에서 소스 금속(21)의 측벽 연결을 통해 형성된다.
드레인(22)은 층(16)에 형성되는 디바이스 2DEG 채널(19)과 접촉한다. 드레인 콘택(22), 예를 들어, 드레인 전극은 금속 스택들에 의해 형성될 수 있다. 드레인(22)은 채널층(16)과 접촉한다. 2DEG 채널(19)에 대한 드레인 전극의 개선된 접촉을 허용하기 위해 III-N 채널층(16)에 리세스가 적어도 부분적으로 형성될 수 있다. 드레인 영역(86)의 채널층(16)의 일부가 n형으로 도핑될 수도 있고, 또는 2DEG에 대한 드레인 금속의 접촉을 개선시키기 위해 추가적인 n형 층이 드레인 콘택과 채널층(16) 사이에 삽입될 수 있다. 금속 스택들은 Al, Ti/Al, Ti/Al/Ni/Au 등일 수 있다. 드레인 콘택(22)은 금속 증착 및 포스트-퇴적 어닐링 공정들에 의해 형성될 수 있다. 스퍼터링 및 건식 에칭 처리를 포함한 다른 오믹 콘택 공정들도 사용될 수 있다.
영역(81)에서 게이트 콘택(23) 아래의 III-N 재료 구조물의 부분은 디바이스의 게이트 영역으로서 지칭된다. 소스 및 드레인(21 및 22), 영역들(85 및 86) 바로 아래의 III-N 재료 구조물의 부분들은 각각 디바이스의 소스 및 드레인 영역들로서 지칭된다. 게이트 영역(83)과 소스 영역(85) 사이 및 게이트 영역(83)과 드레인 영역(86) 사이의 III-N 재료의 부분들은 디바이스 액세스 영역들로서 지칭되며, 여기서 영역(82)은 소스 측 액세스 영역이고, 영역(83)은 드레인 측 액세스 영역이다.
도 2의 III-N 재료 구조물의 재료 특성들은 디바이스가 0V보다 큰 임계 전압, 예를 들어, 2V보다 크거나 5V보다 큰 임계 전압을 갖도록 디바이스가 향상-모드 디바이스임을 보장하기 위해 선택될 수 있다. 즉, 소스(21)에 대해 게이트(23)에 0V가 인가되고 소스(23)에 대해 드레인(22)에 양의 전압이 인가될 때, 게이트 영역의 채널 전하가 공핍되어, 소스(21)가 2DEG 채널(19)로부터 전기적으로 분리되고 디바이스가 비-전도 상태가 된다. III-N 바디층(17)은 전류 차단층일 수 있어서, 디바이스가 임계 전압 아래로 바이어스될 때, 전류 차단층이 2DEG 채널로부터 소스 콘택을 분리한다. 소스(21)에 대해 게이트(23)에 임계 전압보다 충분히 높은 양의 전압이 인가될 때, 게이트 영역의 채널 전하가 유도되고, 이하에서 추가로 설명되는 바와 같이, 디바이스는 소스(21)와 드레인(22) 사이에서 전도성이 된다.
도 2는 바이어스되지 않은 상태(즉, 디바이스 전극들에 인가된 전압이 없을 때)의 III-N 디바이스(200)를 도시하고, 2DEG 채널은 III-N 채널층(16)을 통해 연속적으로 연장되지만, 전도성 채널은 소스(21)로부터 드레인(22)으로 연속적으로 연장되지 않는다. 다음으로, 도 3은 ON 상태(즉, 게이트(23)가 디바이스의 임계 전압 이상으로 바이어스될 때)로 바이어스된 III-N 디바이스(200)를 도시하고, 전도성 채널은 소스(21)로부터 드레인(22)까지 연속적으로 연장된다. III-N 디바이스(200)는 다음과 같이 동작한다. 게이트 콘택(23)이 디바이스의 임계 전압보다 큰 전압에서 소스(21)에 대해 바이어스될 때, 반전 채널(39)이 디바이스의 게이트 영역(81)에서 게이트 절연체층(34)과 III-N 바디층(17) 사이의 수직 계면에서 형성되어, 소스 콘택(21)을 2DEG 채널(19)에 전기적으로 연결한다. 드레인(22)에 양의 전압이 인가될 때, 전자들은 소스(21)로부터 전도성 n형 III-N 캡핑층(18)에 존재하는 소스 측 채널(29)을 통해, 게이트 영역(81)에서 게이트 절연체층(34)과 III-N 바디층(17) 사이의 수직 계면 근처에 형성된 반전 채널(39)을 통해, 2DEG 채널(19)로, 그리고 소스 콘택(21)과 드레인 콘택(22) 사이에 연속적인 디바이스 채널을 형성하는 드레인(22)으로 흐른다. 종래의 전류는 드레인(22)으로부터 소스(21)로 흐르고, 디바이스는 ON으로 고려된다.
게이트(23)가 디바이스의 임계 전압보다 낮은 전압에서 소스(21)에 대해 바이어스될 때, III-N 바디층(17)의 p형 도펀트들은 게이트 영역(81)에 형성된 반전 채널이 없도록 게이트 절연체층(34)과 III-N 바디층(17) 사이의 수직 계면 사이의 전하를 완전히 공핍시키므로, 디바이스 채널은 소스 콘택(21)과 2DEG 채널(19) 사이에서 불연속적일 수 있다. 또한, 양의 전압이 드레인에 인가될 때, III-N 채널층(16)의 2DEG 채널(19)은 공핍될 것이다(즉, 핀치-오프될 것이다). 게이트 영역(81)에서 2DEG를 핀치-오프시키는 데 필요한 드레인-바이어스는 2DEG 채널과 게이트의 풋(영역(202)) 사이의 용량성 커플링에 의해 설정되며, 이는 게이트-연결형 필드-플레이트 역할을 한다. 2DEG와 게이트 영역의 풋(202) 사이의 커패시턴스는 게이트-풋 금속 아래의 III-N 채널층(16)의 두께 및 게이트-풋 금속 아래의 게이트 산화물층의 두께 및 유전 상수에 의해 조정될 수 있다. 이들 컴포넌트들은 게이트 영역(81)에서 2DEG를 완전히 공핍(핀치-오프)시키는 데 필요한 최소 드레인-바이어스 전압이 비교적 낮을 수 있도록(예를 들어, 30V 미만이 되도록) 설계될 수 있다. 게이트 영역(81)에서 2DEG 채널(19)을 완전히 공핍시키는 데 필요한 최소 전압은 디바이스 동작 동안 디바이스의 게이트 모듈이 노출되는 최대 전압을 나타낸다. 드레인-바이어스가 게이트 영역(81)에서 2DEG의 핀치-오프 전압을 넘어 추가로 증가함에 따라, 2DEG의 공핍은 드레인 측 액세스 영역(83)으로 추가로 연장된다. 공핍 영역은 낮은 드레인 전압들에서 소스 측 액세스 영역(82)에서 시작하고, 드레인 전압이 증가됨에 따라, 드레인 측 액세스 영역(83)을 향해 점진적으로 연장된다. 이는 게이트 영역(81)에 대한 낮은 스트레스, 향상된 VTH 안정성 및 매우 낮은 DIBL을 제공한다.
2DEG가 소스 측 액세스 영역에서 완전히 공핍되면, 드레인에 인가되는 임의의 추가 전압은 드레인 측 액세스 영역의 측면 부분에 의해 전체적으로 유지된다. 드레인 측 액세스 영역의 측면 부분은, 예를 들어 200V보다 큰, 300V보다 큰, 600V보다 큰, 900V보다 큰, 1200V보다 큰, 3300V보다 큰 또는 10kV보다 큰 고전압들을 견디기 위해 필드 플레이트들 및/또는 전하-균형 구조물(charge-balancing structure)들을 사용하여 구성될 수 있다. 드레인 측 액세스 영역(83)의 측면 부분에 의해 유지되는 고전압은 게이트 영역(81)에 영향을 미치지 않는다. 기판이 접지될 때, III-N 바디층(17)에 의한 최대 전압 경험은 소스 측 액세스 영역(82)의 2DEG를 핀치-오프시키는 데 필요한 저전압이다(예를 들어, 30V 미만). 기판이 플로팅할 때(즉, 기판 전위가 임의의 외부 전압 소스에 의해 고정되지 않지만, 소스 및 드레인과의 용량성 커플링에 의해 내부적으로 결정될 때), 소스 측 액세스 영역(82)의 III-N 바디층은 추가 전압들에 노출될 수 있다. 이와 같이, III-N 바디층(17)의 도핑 및 두께는 고전압들, 예를 들어, 300V보다 큰, 600V보다 큰 또는 900V보다 큰 전압들을 견디도록 구성될 수 있다. III-N 바디층(17)의 도핑 및 두께는 III-N 바디층(17)이 플로팅 기판 구성에서 오프-상태 고전압에 노출될 때 완전히 공핍되지 않도록 구성될 수 있다.
III-N 디바이스(200)는 트랜지스터, 양방향 스위치 또는 4상한 스위치(FQS) 및/또는 임의의 적절한 반도체 디바이스일 수 있다. 측면 2DEG 게이트 영역을 갖는 종래의 III-N 디바이스들은 통상적으로, 앞에서 설명된 바와 같이, 연속 사용 하에서 스트레스를 받은 후 임계 전압(Vth)의 시프트를 나타낸다. 그러나, 도 2의 디바이스(200)에서는, III-N 바디층이 없는 통상적인 측면 III-N 디바이스와 비교할 때, III-N 바디층(17)의 사용이 디바이스의 VTH 시프트를 0V에 가깝게 감소시킬 수 있다.
더욱이, 게이트(23)가 디바이스의 임계 전압보다 낮은 전압에서 소스(21)에 대해 바이어스되고 충분한 역(즉, 양의) 전압 바이어스가 드레인 콘택에 대해 소스 콘택에 인가될 때, III-N 바디층(17)과 III-N 채널층(16) 사이에 바디 다이오드가 형성되고, 전류는 소스 콘택(21)으로부터 드레인 콘택(22)으로 역방향으로 바디 다이오드를 통해 흐를 수 있다. 이를 역전도 모드(reverse conduction mode)라고 지칭된다.
이제, 도 4를 참조하면, N-극성 III-N 디바이스(400)의 단면도가 도시되어 있다. 도 4의 III-N 디바이스(400)는, 디바이스(400)가 적어도 디바이스의 게이트 영역(81)에서 게이트 절연체층(34)과 디바이스 III-N 재료 구조물 사이에 추가적인 III-N 층 구조물(예를 들어, 재성장된 III-N 층 구조물)을 포함한다는 점을 제외하고는, 도 2의 III-N 디바이스(200)와 유사하다. 이하, 이 추가적인 III-N 층 구조물을 이동성 향상층(mobility enhancement layer)이라고 지칭된다.
도 4에서 알 수 있는 바와 같이, 이동성 향상층 구조물은, 예를 들어, GaN 이동성 향상층(31) 및 GaN 이동성 향상층(31) 위의 AlGaN 이동성 향상층(32)과 같은 다수의 층들을 포함할 수 있다. GaN 층(31) 및 AlGaN 층(32)은 게이트 영역(81)에서 III-N 바디층(17)의 수직 측벽 위에 컨포멀하게 성장될 수 있다. 이동성 향상층은 소스 콘택(21)으로 연장되는 III-N 캡핑층(18)의 상부 표면 위로 연속적으로 연장되어 이와 직접 접촉할 수 있고, 드레인 콘택(22)(도시 생략)으로 연장되는 III-N 채널층(16)의 상부 표면 위로 연장될 수 있다. 이동성 향상층들은 소스 측 액세스 영역(82)에서 III-N 냅핑층(napping layer)(18)과 직접 접촉할 수 있고, 드레인 측 액세스 영역(83)에서 III-N 채널층(16)과 직접 접촉할 수 있다. 대안적으로, 게이트 콘택(23)은 AlGaN 층(32) 및 GaN 층(31)을 에칭하기 위한 에칭 마스크로서 사용될 수 있어서, 재성장된 III-N 층 구조물은 게이트 콘택(23) 바로 아래에 남아 있지만, 그 밖의 모든 곳에서는 에칭되거나 부분적으로 에칭된다.
GaN 이동성 향상층(31)은 의도하지 않게 도핑된(UID) GaN일 수도 있고, 또는 GaN 이동성 향상층(31)은 임의의 원하지 않는 UID n형 또는 UID p형 전도성을 보상하기 위해 (예를 들어, Si, Fe, C, Mg로) 도핑될 수도 있다. GaN 층(31) 및 AlGaN 층(32)의 두께 및 조성은 이동성 및 임계 전압을 최적화하기 위해 선택될 수 있다. GaN 층(31)은 III-N 바디층(17)의 수직 측벽 영역 상에서 0.5nm 내지 50nm, 바람직하게는 2nm 내지 10nm의 두께를 가질 수 있다. GaN 층(31) 두께가 너무 낮은 경우, 전자 산란이 채널 이동성에 부정적인 영향을 미칠 수 있다. GaN 층(31) 두께가 너무 높은 경우, III-N 바디층(17)의 이온화된 어셉터들이 더 이상 수직 채널을 완전히 공핍시킬 수 없기 때문에 임계 전압이 너무 낮아질 수 있다. AlGaN 층(34)은 0.2nm 내지 20nm, 바람직하게는 0.5nm 내지 3nm의 두께를 가질 수 있다. AlGaN 층(34) 두께가 너무 낮은 경우, 위에서 언급된 것과 유사한 전자 산란 메커니즘들이 채널 이동성에 부정적인 영향을 미칠 수 있다. 대안적으로, AlGaN 두께가 너무 높은 경우, AlGaN 층과 게이트 절연체 사이의 계면에 기생 채널이 형성되어 디바이스 동작을 손상시킬 수 있다. AlGaN 층은 20% 내지 100%, 바람직하게는 50% 내지 100%의 알루미늄 조성을 가질 수 있다. (층(32)의 총 III족 조성 대비) 50%보다 큰 알루미늄 조성은 GaN 층(31)과 AlGaN 층(32) 사이의 배리어 높이를 더 크게 하여, 캐리어 제한을 개선하여, 캐리어들이 트래핑될 수 있는 게이트 절연체에 도달하는 것을 방지하여, VTH 불안정성들을 야기할 수 있다.
비록 도 4에는 도시되지 않았지만, GaN 층(31) 또는 AlGaN 층(32) 중 어느 것은 이동성 향상층 구조물로부터 생략될 수 있다. 디바이스(400)는 디바이스(200)보다 유리할 수 있는데, 그 이유는 디바이스(400)에서는, 반전 채널이 GaN 층(31)과 AlGaN 층(32) 사이의 계면에서 형성되어, III-N 바디층(17)의 이온화된 어셉터들로부터의 전자 산란과 게이트 절연체층(34)으로부터의 결함들을 회피하여, 전자 이동성을 증가시킬 수 있기 때문이다. 증가된 전자 이동성은 게이트 영역의 온-저항을 감소시키고, 전체 디바이스 사이즈를 감소시키고, 제작 비용을 감소시킬 수 있다. 또한, 게이트 영역에서의 더 높은 전자 이동성은 더 긴 게이트 길이들을 사용하여 동일한 온-상태 저항을 달성할 수 있으므로, 단 채널 효과들(예를 들어, DIBL)을 방지하고, VTH 안정성을 개선할 수 있다.
대안적으로, 이동성 향상층의 두께 및 조성은 디바이스가 공핍-모드(D-모드) 디바이스가 되도록 할 수 있다. D-모드 디바이스를 형성하기 위해, AlGaN 층(32)은 실리콘으로, 바람직하게는 GaN 층(31)과 AlGaN 층(32) 사이의 계면에 가까운 실리콘 델타 도핑 프로파일로 도핑될 수 있다. AlGaN 층(32)의 실리콘 도핑 영역은계면으로부터 1 내지 10nm 떨어져 있다. 실리콘 델타 도핑 프로파일의 이온화된 도너들로부터의 양전하는 재성장된 AlGaN/GaN 층 사이의 계면에서 전자들을 끌어당겨, 소스 콘택(21)(D-모드 동작)에 대해 게이트 콘택(23)에 전압(즉, 0V)이 인가되지 않은 때에도, 게이트 영역(81)에 채널을 형성한다. D-모드 디바이스의 실시예의 경우, AlGaN 층(32)의 두께는 바람직하게는 2nm 내지 50nm일 수 있다.
디바이스(400)는 다음과 같이 동작한다. 게이트 콘택(23)이 디바이스의 임계 전압보다 큰 전압에서 소스 콘택(21)에 대해 바이어스될 때, 반전층은 디바이스의 게이트 영역(81)에서 GaN 층(31)에 전자 채널을 형성함으로써, III-N 캡핑층(18)을 2DEG 채널(19)에 전기적으로 연결한다. 양의 전압이 드레인(22)에 인가될 때, 전자들은 도 4에 도시된 바와 같이 소스(21)로부터 전도성 III-N 캡핑층(18)을 통해, 게이트 영역(81)의 GaN 층(31)의 전자 채널을 통해, 2DEG 채널(19)로, 그리고 소스 콘택(21)과 드레인 콘택(22) 사이에 연속적인 디바이스 채널을 형성하는 드레인(22)으로 흐른다.
게이트 콘택(23)이 디바이스의 임계 전압보다 낮은 전압에서 소스 콘택(21)에 대해 바이어스될 때, III-N 바디층(17)의 p형 도펀트들은 디바이스의 게이트 영역(81)에 채널이 없도록 GaN 층(31) 및 AlGaN 층(32)을 완전히 공핍시키므로, 디바이스 채널은 소스(21)와 드레인(22) 사이에서 불연속적이다. 드레인에 양의 전압이 인가될 때, 오프-상태에서의 디바이스(300)의 전압 차단 메커니즘은 이전에 설명된 바와 같이 디바이스(200)의 전압 차단 메커니즘과 동일하다.
이제, 도 5를 참조하면, N-극성 III-N 디바이스(500)의 단면도가 도시되어 있다. 도 5의 III-N 디바이스(500)는, 디바이스(500)가 III-N 채널층(16)의 상부 표면(기판과의 반대측)에 대한 게이트 영역(81)에서의 III-N 바디층(17)의 평균 측벽 각도 α가 <90°, 예를 들어, 20°내지 80°, 예를 들어, 30°내지 80° 또는 30°내지 70°인 실시예를 도시한다는 점을 제외하고는, 도 4의 III-N 디바이스(400)와 유사하다. 이 각도 α는, 예를 들어, III-N 채널층(16)에 대해 70°미만일 수 있다. 디바이스(500)는 디바이스(400)에 비해 몇 가지 성능 이점들을 가질 수 있다. 게이트 영역(81)의 측벽 상에서 재성장된 III-N 이동성 향상층들(층(31 및 32))의 반-극성 결정 배향으로 인해, 순 음의 분극 전하가 GaN 층(31)에서 발생할 수 있으며, 따라서 디바이스의 임계 전압을 증가시킬 수 있다. GaN 층(31)과 AlGaN 층(32)의 각도 α, 두께 및 조성이 GaN 층(31)과 AlGaN 층(32) 사이의 계면에서 순 분극 전하를 최적화하기 위해 선택된다. 각도 α가 감소함에 따라, GaN 층(31)의 측벽이 N-극성 평면에 더 가까울수록, 순 음의 분극 전하를 증가시키고, 차례로 디바이스의 VTH를 증가시킨다. 또한, AlGaN 층(32)의 알루미늄 조성이 높을수록, 순 음의 분극 전하가 더 높아져, VTH도 증가한다. 이것은 디바이스(500)가 디바이스(400)에 비해 증가된 임계 전압을 가지면서도, 여전히 높은 채널 이동성, 낮은 온-저항 및 높은 항복 전압을 유지하게 한다.
도 5는 또한 III-N 버퍼층(12)과 III-N 백-배리어층(14) 사이에 배치되는 n형 GaN:Si 층(13)을 도시한다. GaN:Si 층(13)은 백-배리어층(14)의 바닥 근처에 기생 2차원 홀-가스의 형성을 방지하는 역할을 한다. 홀들이 백-배리어의 바닥 근처에서 축적되는 경우, 디바이스는 홀 트래핑으로 인한 기생 누설 전류 및 VTH 불안정성을 겪을 수 있다. GaN:Si 층의 도핑이 너무 낮은 경우, 기생 홀 축적이 발생할 수 있지만, 도핑이 너무 높은 경우, 기생 전자 축적이 백-배리어층(14)의 바닥 근처에서 발생할 수 있다. GaN:Si 층(13)은 1nm 내지 50nm의 두께를 가질 수 있으며, 예를 들어, GaN:Si 층(13)은 1nm보다 크고 20nm보다 작은 두께를 가질 수 있다. 비록 도 2 내지 도 4에 도시되어 있지는 않지만, GaN:Si 층(13)은 디바이스(200-400)에서 설명된 바와 같이, III-N 백-배리어층(14)의 제1 또는 제2 부분으로서 포함될 수 있다. 게이트, 드레인 및 소스 콘택 구성들은 디바이스(100)에 설명된 구성과 유사할 수 있다.
이제, 도 6을 참조하면, N-극성 III-N 디바이스(600)의 단면도가 도시되어 있다. 도 6의 III-N 디바이스(600)는, 디바이스(600)가 추가적인(예를 들어, 재성장된) III-N 이동성 향상층 구조물(AlGaN 층(32) 및 GaN 층(31) 포함)이 소스 콘택(21)과 드레인 콘택(22) 사이에서 연속적으로 연장되는 실시예를 도시하는 것을 제외하고는, 도 5의 III-N 디바이스(500)와 유사하다. 소스 측 및 드레인 측 액세스 영역들의 재성장된 GaN 층(31) 및 AlGaN 층(32)은 다음과 같은 이유들 때문에 디바이스(500)보다 디바이스(600)를 개선시킬 수 있다: (i) 재성장된 III-N 층(31 및 32)은 드레인 측 액세스 영역의 III-N 채널층(16)의 에칭된 상부 표면을 재구성하고 패시베이션할 것이고, (ii) N-극성 구조물들의 AlGaN 층(32)과 GaN 층(31)의 계면에서의 순 음의 분극 전하로 인해, 오프-상태에서 전계가 감소하여, 더 낮은 오프-상태 누설 및 더 높은 항복 전압을 생성할 수 있고, (iii) 재성장된 AlGaN 층(32)은 드레인 측 액세스 영역의 고전압 필드-플레이팅 구조의 실현에 필요한 선택적 에칭 정지층으로서 작용할 수 있다. 대안적으로, 도 6의 실시예의 이동성 향상층들은 AlGaN 층(32)을 생략하고, GaN 층(31)만으로 구성될 수 있다.
도 6의 디바이스(600)를 형성하는 방법은 다음과 같다. N-극성 III-N 재료 구조물이 형성된다. N-극성 III-N 재료 구조물을 형성하는 단계는 적절한 기판(10) 상에, 예를 들어, 미스컷(miscut) 사파이어 기판 상에 III-N 버퍼층(12)을 형성하는 단계를 포함한다. III-N 버퍼층(12)은 기판 상에 얇은 N-극성 GaN 핵 생성층을, 핵 생성층 상에 탄소-도핑된 GaN 버퍼층을 형성하는 단계로 구성될 수 있다. 다음으로, III-N 백-배리어층이 버퍼층 위에 형성되며, 여기서 제1 부분(13)은 실리콘 도핑된 등급화된 AlGaN 층이고, 제2 부분(14)은 의도하지 않게 도핑된 일정한 조성의 AlGaN 층이다. III-N 채널층(16)이 III-N 백-배리어층(14) 위에 형성되고, 2차원 전자 가스(즉, 2DEG 층)(19)가 층(14)과 층(16) 사이의 계면에 형성된다. 다음으로, p형 III-N 바디층(17)이 III-N 채널층(16) 위에 형성되고, n형 III-N 캡핑층(18)이 III-N 바디층(17) 위에 형성된다. III-N 바디층(17)과 III-N 캡핑층(18) 사이의 계면은 터널 접합을 통해 형성될 수 있다. 터널 접합을 형성하는 단계는 III-N 바디층(17)의 상부 표면에 p++/AlN/n++ 재료층 구조물, 예를 들어, 20nm 두께의 p++ 층(예를 들어, 2x1019cm-3 농도의 마그네슘으로 도핑됨)을 형성하는 단계, p++ 층 위에 얇은 AlN 또는 AlGaN 중간-층(예를 들어, 1.5nm 두께)을 형성하는 단계, 및 III-N 캡핑층(18)의 바닥 표면에 n++ 층, 예를 들어, 20nm 두께 n++ 층(예를 들어, 2x1019cm-3 농도의 실리콘으로 도핑됨)을 형성하는 단계를 포함할 수 있다. 다음으로, 디바이스(600)를 형성하는 단계는, 예를 들어, 건식 에칭에 의해 디바이스의 드레인 측 액세스 영역(83)에서 III-N 캡핑층(18), III-N 바디층(17) 및 III-N 채널층(16)의 일부를 제거하여, III-N 재료 구조물의 표면을 노출시켜, 트렌치 리세스(35)를 형성하는 단계를 포함한다. 제거된 III-N 재료층들의 노출된 측벽이 게이트 영역(81)에 형성되며, 여기서 III-N 채널층(16)의 상부 표면에 대한 노출된 측벽의 각도는 30도 내지 70도이다. 다음으로, 재성장된 III-N 이동성 향상층이 III-N 재료 구조물의 노출된 표면 위에 형성되고 게이트 유전체(34)가 이동성 향상층 위에 형성된다. 다음으로, 이동성 향상층 및 게이트 유전체가 각각 소스 및 드레인 영역들(85 및 86)에서 제거되고, 임의적으로 소스 영역(85)에서 III-N 캡핑층(18)의 적어도 일부가 제거된다. 다음으로, 디바이스를 형성하는 단계는 p형 III-N 바디층(17)을 전기적으로 활성화하기 위해 고온에서 디바이스를 어닐링하는 단계를 포함한다. 다음으로, 소스 및 드레인 영역들에 알루미늄(Al), Ti/Al 등을 포함하는 금속 스택을 퇴적함으로써 소스 및 드레인 오믹 콘택들이 형성된다. 마지막으로, 게이트 금속 스택(33)(예를 들어, Ti/Al)이 디바이스의 게이트 영역(81)에 형성된다.
이제, 도 7을 참조하면, III족 극성 III-N 향상 모드(E-모드) 디바이스(700)가 도시되어 있다. III-N 디바이스(700)는, 예를 들어, 실리콘, 실리콘 카바이드, 사파이어, AlN 또는 GaN일 수 있는 적절한 기판(60)상에서 성장된 III-N 버퍼층(62), 예를 들어, GaN 또는 AlGaN을 포함한다. III-N 버퍼층(62) 및 기판(60)은 디바이스(200)의 층(10 및 12)과 유사한 특성들을 갖거나 이와 동일할 수 있다. III-N 디바이스(700)는 III-N 버퍼층(62) 위의 III-N 채널층(66), 예를 들어, 의도하지 않게 도핑된(UID) GaN, 및 III-N 채널층(66) 위의 III-N 배리어층(64), 예를 들어, AlxGa1 - xN을 추가로 포함한다. III-N 배리어층(64)의 대역갭은 통상적으로 III-N 채널층(66)의 것보다 크다. III-N 채널층(66)은 III-N 배리어층(64)과 상이한 조성을 가지며, III-N 배리어층(64)의 두께와 조성은 층들(64 및 66) 사이의 계면에 인접한 III-N 채널층(66)에 2차원 전자 가스(2DEG) 채널(69)(도 6에서 파선으로 표시됨)이 유도되도록 선택된다.
III-N 바디층(67)은 III-N 배리어층(64)의 적어도 일부 위에 형성된다. 도 7에 도시된 바와 같이, III-N 바디층(67)은 적어도 게이트 콘택(63)과 소스 콘택(21) 사이에 형성되고, 소스 콘택(21)과 드레인 콘택(22) 사이의 디바이스 액세스 영역(683)의 적어도 일부에서 (통상적으로 건식 또는 습식 에칭에 의해) 제거된다. 수직 또는 실질적으로 수직인 측벽은 III-N 배리어층(64)의 상부 표면에 대해 평균 각도 α로 III-N 바디층(67)의 드레인 측 에지를 따라 형성되며, 여기서 상부 표면은 기판(60)과의 반대측에 있다. 도 7에서 알 수 있는 바와 같이, 각도 α는 대략 90°(예를 들어, 80°내지 90°)이다. 그러나, III-N 바디층(67)의 측벽은 기판(60)과의 반대측의 III-N 배리어층(64)의 상부 표면에 대해 각도 α<90°로, 예를 들어, 20°내지 80°로 경사질 수 있다. III-N 바디층(67)은 도 2의 층(17)과 유사한 특성들을 갖는 p-도핑된 층 또는 반-절연/절연층(i-GaN)일 수 있다. n형 도핑된 III-N 캡핑층(68)은 III-N 바디층(67) 위에 형성되고, 도 2의 III-N 캡핑층(18)과 유사한 특성들을 갖거나 이와 동일할 수 있다. 소스(21)는 소스(21)가 III-N 바디층(67)(도시 생략)과 접촉하도록 n형 III-N 캡핑층(68)과 접촉할 수 있고/있거나 III-N 캡핑층으로 리세스될 수 있다. 소스를 III-N 바디층에 연결하는 방법들 및 구조적 구성은 디바이스(200)에 대해 설명된 것과 동일할 수 있다.
III-N 재료 구조물 층들(64, 67 및 68)의 일부는 III-N 채널층(66)의 상부 표면이 게이트 영역(681)에서 노출되도록 드레인 콘택(22)과의 반대측의 소스 콘택(21)의 면 상에서 제거된다. III-N 층들(64, 67 및 68)의 수직 측벽이 III-N 배리어층(64)의 상부 표면에 대해 각도 θ로 게이트 영역(681)에 형성되며, 여기서 상부 표면은 기판(60)과의 반대측에 있다. 도 7에서 알 수 있는 바와 같이, 각도 θ는 대략 90°(예를 들어, 80°내지 90°)일 수 있다. 그러나, III-N 층들의 측벽은 각도 θ<90°로, 예를 들어 20°내지 80°로 경사질 수 있다. 디바이스의 게이트 영역에서의 III-N 재료 구조물의 측벽은 실질적으로 수직일 수 있고(90°, 즉, 비-극성 평면), 또는 측벽은 각도 θ<90°로 경사질 수 있다(즉, 반-극성 평면). 바람직하게는, 각도 θ는 게이트 채널이 비-극성 평면 상에 형성되도록 보장하기 위해 90°(수직)에 가까울 수 있다. 각도 θ가 90°보다 작고, 예를 들어, 70°미만이고, 게이트 스택이 AlGaN/GaN 층을 포함하는 재성장된 III-N 재료 구조물을 포함하는 경우, III-N 극성 구조물 상의 반-극성 평면은 AlGaN/GaN 계면에서 순 양의 분극 전하를 유도하여, 디바이스 임계 전압을 바람직하지 않게 감소시킨다. 각도 θ는 각도 α와 실질적으로 동일할 수도 있고, 또는 두 각도는 실질적으로 상이할 수도 있다. 한 각도는 수직일 수 있고, 다른 각도는 경사질 수 있으며, 예를 들어, 각도 α는 대략 90°일 수 있고, 각도 θ는 45°내지 90°일 수 있다(또는 그 반대일 수 있다). 도시되지는 않았지만, 각각의 재료층들(64, 67 및 68)은 각각의 층의 상이한 조성 및 에칭 특성들로 인해 상이한 각도들을 가질 수 있다. 명확성을 위해, 각도들 θ 및 α는 특히 (기판과의 반대측의) III-N 배리어층(64) 상부 표면에 대한 III-N 바디층(67)의 각도를 지칭한다.
도 7에 도시된 바와 같이, 게이트 콘택(63) 및 게이트 절연체층(34)은 III-N 재료 구조물의 노출된 수직 측벽 위에 형성된다. 도 7의 디바이스(700)는 게이트-소스-드레인(Gate-Source-Drain)(G-S-D) 구성을 가지며, 즉, 소스 콘택(21)은 게이트 콘택(63)과 드레인 콘택(22) 사이에 있다. 또한, 디바이스 상에 배치될 수 있는 임의의 소스 연결형 필드 플레이트 구조들(도시 생략)이 또한 게이트 콘택(63)과 드레인 콘택(22) 사이에 위치되어, 소스 전극의 모든 부분들이 게이트와 드레인 사이에 배치되게 한다(즉, 소스는 게이트 콘택(21)과 드레인 콘택(22) 사이에 전체적으로 포함된다).
더욱이, 도 7에 도시된 바와 같이, 재성장된 III-N 게이트 이동성 향상층(65)은 게이트 영역(681)에서 노출된 III-N 재료 구조물의 측벽 부분과 게이트 절연체층(34) 사이에 배치될 수 있다. III-N 게이트 향상층(65)은, 예를 들어, 도 4의 이동성 향상층들(31 및 32)과 각각 유사한 특성들을 갖는 다수의 III-N 층들(예를 들어, GaN 및 AlGaN)의 조합일 수 있지만, 도 7의 디바이스의 경우, 각도 θ가 90° 미만인 경우, 게이트 이동성 향상층(65)이 III-극성 배향으로 성장된다. 대안적으로, 재성장된 III-N 게이트 이동성 향상층(65)은 디바이스(700)가 공핍 모드 디바이스가 되도록하는 특성들로 형성될 수 있다. 더욱이, 공핍-모드(D-모드) 디바이스는, III-N 게이트 이동성 향상층(65)이 Si로 도핑될 때, 디바이스(400)에서 설명된 공핍 모드 재성장된 III-N 층 구조물과 유사하게 또는 각도 θ를 감소시켜(예를 들어, 70°미만), 층(65)에 반-극성 평면을 형성함으로써 제작되어, 층(65)에서 유도된 순 양의 분극 전하의 크기가 임계 전압이 0V 미만이 되게 할 수 있다. 연속적인 2DEG 채널층(69)은 디바이스의 게이트 영역에서 제거되지 않은 III-N 배리어층(64)의 계면 근처의 III-N 채널층(66)의 영역에 존재한다.
이제, 도 8을 참조하면, III족 Polar III-N 디바이스(800)의 단면도가 도시되어 있다. 도 8의 III-N 디바이스(800)는, 디바이스(800)가 1차 2DEG 채널(69) 및 2차 2DEG 채널(69')을 갖는 실시예를 도시한다는 점을 제외하고는, 도 7의 III-N 디바이스(700)와 유사하다. 제2 III-N 배리어층(64') 및 제2 III-N 채널층(66')은 III-N 채널층(66) 아래에 형성된다. 제2 III-N 배리어층(64') 및 제2 III-N 채널층(66')은 층들(64 및 66)과 각각 유사한 조성 및 두께를 가질 수도 있고, 또는 이들은 상이할 수도 있다. 예를 들어, 제2 III-배리어층(64') 및 제2 III-N 채널층(66')의 조성 및 두께는 2차 2DEG 채널(69')에서 유도된 전하가 1차 2DEG 채널(69)에서 유도된 전하보다 적도록 선택될 수 있다. 더욱이, 도 8의 디바이스(800)는 3개 이상의 2DEG 채널을 갖도록 구성될 수 있으므로, 디바이스에서 AlGaN/GaN(배리어/채널) 층들을 η-회 교대하면 η-개의 2DEG 채널을 유도할 것이다. 여기서, η는 5보다 클 수 있다. 예를 들어, 각각의 2DEG 채널은 유도된 전하가 각각의 후속층과 함께 감소되도록 구성될 수 있으며, 가장 낮은 전하는 기판(10) 근위 채널에 있고, 가장 높은 전하는 기판(10) 원위 채널에 있다. 디바이스(700)에 다수의 채널들을 형성하면 필요에 따라 추가적인 채널들을 추가함으로써 이동성을 위해 2DEG 전하가 최적화되도록 할 수 있다. 또한, 각각의 채널에 대한 2DEG 전하 밀도를 조정함으로써, 각각의 채널의 2DEG 전하를 튜닝하여 필드-플레이팅을 최적화할 수 있다. 채널이 III-N 재료 구조물에서 더 깊을수록, 채널이 필드-플레이트하기가 더 어려우며, 이러한 이유 때문에, 기판 원위 채널로부터 기판 근위 채널로 2DEG 전하를 감소시키는 것이 바람직할 수 있다. 또한, 도 8은 제1 재성장된 III-N 채널층(65(a)) 및 제2 재성장된 III-N 배리어층(65(b))을 갖는 다수의 층들로서 배치되는 재성장된 III-N 게이트 이동성 향상층(65)의 컴포넌트들을 도시하며, 이들은 디바이스(700)에도 존재할 수 있다.
도 7 및 도 8의 디바이스들(700 및 800)은 다음과 같이 동작하는데, 디바이스의 임계 전압(즉, 게이트 영역에서 채널을 턴온시키는 데 필요한 전압)은 III-N 바디층(67), III-N 재성장된 층들(65(a) 및 65(b)), 게이트 절연체층(34) 및 게이트 콘택(63) 사이의 재료 스택에 의해 결정된다. 게이트 콘택(63)이 디바이스의 임계 전압보다 큰 전압에서 소스 콘택(21)에 대해 바이어스될 때, 전자 채널이 디바이스(681)의 게이트 영역에서 재성장된 III-N 게이트 이동성 향상층(65)에서 형성된다. 게이트 영역(681)에 형성된 전자 채널은 η-개의 2DEG 채널에 연결된다. 양의 전압이 드레인(22)에 인가될 때, 전자들은 소스(21)로부터 전도성 n형 III-N 캡핑층(68)을 통해, 게이트 영역의 전자 채널을 통해, η-개의 2DEG 채널로, 그리고 소스 콘택(21)과 드레인 콘택(22) 사이에 연속적인 디바이스 채널을 형성하는 드레인(22)으로 흐른다.
게이트 콘택(63)이 디바이스의 제1 임계 전압보다 낮은 전압에서 소스 콘택(21)에 대해 바이어스될 때, III-N 바디층(67)의 p형 도펀트들은 게이트(63)와 III-N 바디층(67) 사이의 게이트 영역(681)에 이동 전하 및 전자 채널이 없도록 III-N 층(65(a)) 및 III-N 층(65(b))의 계면에서 완전히 공핍되므로, 디바이스 채널은 소스(21)와 드레인(22) 사이에서 연속적이지 않다. 양의 전압이 드레인에 인가될 때, 전류 차단 메커니즘은 디바이스(200)에 대해 이전에 설명된 것과 유사하다.
이제, 도 9를 참조하면, III족 극성 III-N 디바이스(900)의 단면도가 도시되어 있다. 도 9의 III-N 디바이스(900)는, 디바이스(900)가 소스-게이트-드레인(S-G-D) 구성을 갖는 실시예를 도시하는 것, 즉, 게이트 콘택(63)이 소스 콘택(21)과 드레인 콘택(22) 사이에 있는 것을 제외하고는, 도 7의 III-N 디바이스(700)와 유사하다. 디바이스(800)를 제작하기 위해, 리세스가 III-N 배리어층(64)을 통해 형성되어 III-N 채널층(66)의 상부 표면을 노출시키고, 리세스는 채널층(66)으로 부분적으로 연장될 수 있다. 리세스 아래의 III-N 채널층(66)의 영역은 리세스된 영역에서 디바이스 채널의 이동성을 증가시키기 위해 임의적으로 n형으로 도핑될 수 있다(예를 들어, 실리콘으로 도핑될 수 있다). III-N 배리어층(64)의 리세스는 디바이스의 게이트 영역(681)에서 III-N 바디층(67)의 수직 측벽 에지와 드레인 콘택(21) 사이에 있다. 도 7에 도시된 바와 같이, 재성장된 III-N 게이트 이동성 향상층(65), 게이트 절연체층(34) 및 게이트 콘택(63)은 III-N 바디층(67)의 수직 측벽 위에 그리고 III-N 배리어층(64)에 형성된 리세스에 컨포멀하게 형성된다. III-N 게이트 향상층(65)은, 예를 들어, 도 8의 이동성 향상층들(65(a) 및 65(b))과 각각 유사한 특성들을 갖는 다수의 III-N 층들(예를 들어, GaN 및 AlGaN)의 조합일 수 있다. 이동성 향상층(65)은 소스 콘택(21)으로 연장되는 III-N 캡핑층(68)의 상부 표면 위 및 드레인 콘택(22)으로 연장되는 III-N 배리어층(64)의 상부 표면 위로 연속적으로 연장될 수 있고, 또는 게이트 콘택(23)은 이동성 향상층(65)을 에칭하기 위한 에칭 마스크로서 사용될 수 있어서, 재성장된 이동성 향상층은 게이트 콘택(23) 바로 아래에 남아 있지만, 그 밖의 모든 곳에서는 에칭되거나 부분적으로 에칭된다(도시 생략). 도 9의 디바이스(900)는 도 7의 디바이스(700)에 비해 감소된 드레인 측 액세스 영역 길이(즉, 더 낮은 온-저항) 및 소스와 드레인 콘택들 사이의 더 낮은 피크 전계들을 가질 수 있지만, III-N 배리어층(64)에 리세스를 형성하기 위해 추가적인 처리 단계들 및 포토마스크 층들이 필요할 수 있다.
이제, 도 10을 참조하면, III족 극성 III-N 공핍 모드 디바이스(1000)가 도시되어 있다. III-N 디바이스(1000)는 III-N 버퍼층(182), 예를 들어, 실리콘, 실리콘 카바이드, 사파이어, AlN 또는 GaN일 수 있는 적절한 기판(80) 상에서 성장된, 예를 들어, GaN, AlGaN 또는 의도하지 않게 도핑된(UID) GaN을 포함한다. III-N 버퍼층(182) 및 기판(80)은 디바이스(100)의 층들(12 및 10)과 각각 유사한 특성들을 갖거나 이와 동일할 수 있다. III-N 바디층(87)은 게이트 콘택(23)과 소스 콘택(21) 사이에 있을 수 있지만, 게이트 콘택(23)과 드레인 콘택(22) 사이에는 없을 수 있다. 예를 들어, 도 10에 도시된 바와 같이, III-N 바디층(87)은 전체 III-N 버퍼층 위에 형성되고, 이어서 게이트 콘택(23)과 소스 콘택(21)이 후속적으로 퇴적되는 곳 사이를 제외한 모든 곳에서 (예를 들어, 건식 및/또는 습식 에칭에 의해) 제거될 수 있다. III-N 바디층(87)은 도 2의 층(17)과 유사한 특성들을 갖는 p-도핑된 층일 수 있다. n+ 도핑된 III-N 캡핑층(88)은 III-N 바디층(87) 위에 형성되고, 도 2의 III-N 캡핑층(18)과 유사한 특성들을 가질 수 있다. 소스(21)는 n+ III-N 캡핑층(88)과 접촉할 수도 있고, 또는 소스(21)가 이전에 도시된 바와 같이 III-N 바디층(87)과 접촉하도록 III-N 캡핑층으로 리세스될 수도 있다. III-N 재료 구조물 층들(87, 88)의 일부가 도 10에 도시된 바와 같이 드레인 측 액세스 영역(883)에서 제거되고 게이트 영역(881)에서 적어도 부분적으로 제거되어, III-N 버퍼층(82)의 상부 표면이 노출되게 된다.
채널층(81) 위의 III-N 채널층(181)(예를 들어, 재성장된 GaN 층) 및 III-N 배리어층(183)(예를 들어, 재성장된 AlGaN 층)은 III-N 재료 구조물의 노출된 상부 표면 위에 형성될 수 있다(예를 들어, 퇴적될 수 있다). 채널층(181) 및 배리어층(182)은 후속적으로 형성되는 소스 콘택(21)과 드레인 콘택(22) 사이에서 연속적으로 연장된다. 도 10에 도시된 바와 같이, 재성장된 III-N 층들(181 및 183)은 n+ III-N 캡핑층(88)의 상부 표면 위에, 게이트 영역(881)의 III-N 바디층(87)의 수직 측벽 부분 위에 컨포멀하게, 그리고 드레인 측 액세스 영역(883)의 III-N 버퍼층(182)의 상부 표면 위에 배치될 수 있다. 재성장된 III-N 배리어층(183)의 대역갭은 통상적으로 재성장된 III-N 채널층(181)의 것보다 크다. 채널층(181)은 배리어층(183)과 상이한 조성을 가지며, 배리어층(183)의 두께 및 조성은 2차원 전자 가스(2DEG) 채널(89)(도 10에서 파선으로 표시됨)이 층들(181 및 183) 사이의 계면에 인접한 재성장된 III-N 채널층(181)에서 유도되도록 선택된다. 채널층(181)의 두께는 10nm 내지 300nm, 예를 들어, 50nm일 수 있다. 배리어층(183)의 두께는 1nm 내지 100nm, 예를 들어, 30nm일 수 있다. 채널층(181)의 두께는, 게이트 전극이 디바이스의 임계 전압 위로 바이어스될 때, p-도핑된 III-N 바디층(87)이 디바이스의 게이트 영역(881)에서 2DEG 채널을 완전히 공핍시키지 않도록 충분히 두꺼울 수 있다.
재성장된 III-N 배리어층(83)의 상부 표면 위에서 컨포멀하게 디바이스의 게이트 영역(881)에 게이트 절연체층(34) 및 게이트 콘택(23)이 퇴적될 수 있다. 게이트 절연체층(34) 및 게이트 콘택(23)은 도 2의 디바이스(200)에서 설명된 것과 유사한 특성들을 갖거나 이와 동일할 수 있다. 소스 콘택(21) 및 드레인 콘택(22)은 소스 영역(885) 및 드레인 영역(886)에 각각 형성된다. 소스 콘택(21) 및 드레인 콘택(22)은 도 2의 디바이스(200)의 소스 및 드레인 콘택들과 유사하게 구성될 수 있다. 드레인(22)은 재성장된 III-N 채널층(181)과 접촉한다. 2DEG 채널(89)에 대한 드레인 전극의 개선된 접촉을 허용하기 위해 III-N 채널층(181)에 리세스가 형성될 수 있다.
도 10의 공핍 모드 III-N 디바이스(1000)는 다음과 같이 동작한다. 게이트 전극(23)이 디바이스의 임계 전압보다 큰 전압에서 소스(21)에 대해 바이어스될 때, 2DEG 채널(89)은 소스 콘택(21)과 드레인 콘택 사이에서 재성장된 III-N 채널층(81)을 통해 연속적으로 연장되고, 디바이스는 ON 상태로 고려된다. 게이트(23)가 디바이스의 임계 전압보다 낮은 전압에서 소스(21)에 대해 바이어스될 때, 2DEG 채널(19)은 디바이스의 게이트 영역(881)에서 전하가 공핍되고, 따라서 디바이스 채널은 소스(21)와 드레인(22) 사이에서 불연속적이며, 디바이스는 오프 상태에 있는 것으로 고려된다.
측면 게이트 영역을 갖는 통상적인 III-N 디바이스들은 통상적으로 이전에 설명된 바와 같이 연속 사용 하에서 스트레스를 받은 후 임계 전압(Vth)의 시프트를 나타낸다. 그러나, 도 10의 디바이스(1000)에서, III-N 바디층(87)은, III-N 바디층(87)이 없는 측면 III-N 디바이스와 비교할 때, 0V에 가까운 디바이스의 VTH 시프트를 감소시킬 수 있다. III-N 바디층의 이점은 디바이스(200)에서 이전에 설명되었다.
도 11a는 600V보다 큰 또는 1200V보다 큰 고전압들에서 동작할 수 있는 통합된 III-N 디바이스(1100)를 생성하기 위해 고전압 D-모드 FET와 모놀리식으로 통합된 저전압 E-모드 FET의 예시적인 실시예 단면도를 도시한다. 도 11a의 디바이스(1100)는, 디바이스의 고전압 부분을 제어하도록 설계된 통상적인 공핍 모드 모듈에서 필드-플레이팅 구조물들(36)과 조합할 때, 도 6의 디바이스(600)와 유사한 디바이스의 저전압 향상 모드 게이트-모듈을 사용하여 구성된다. 디바이스의 향상 모드 게이트 모듈은 영역(901)으로서 도시되고, 필드-플레이팅 구조물들(36)을 갖는 공핍 모드 고전압 모듈은 영역(902)으로서 도시된다.
도 11b는, 예를 들어, 600V보다 큰 또는 1200V보다 큰, 3300V보다 큰 또는 10kV보다 큰 고전압들에서 동작할 수 있는 통합된 III-N 디바이스(1200)를 생성하기 위해 고전압 D-모드 FET와 모놀리식으로 통합된 저전압 E-모드 FET의 예시적인 실시예의 단면도를 도시한다. 도 11b의 디바이스(1200)는 디바이스의 고전압 부분을 제어하도록 설계된 전하-균형 모듈과 조합하여, 도 6의 디바이스(600)와 유사한 저전압 향상 모드 게이트 모듈(901)을 사용하여 구성된다. 디바이스의 향상 모드 게이트 모듈은 영역(901)으로서 도시되고, 전하 균형 구조물들을 갖는 공핍 모드 고전압 모듈은 영역(903)으로서 도시된다.
전하-균형 영역(903)은 디바이스(1200)의 드레인 측 액세스-영역에 위치 결정된 III-N 전하-균형층(905)에 의해 정의될 수 있다. 드레인 측 액세스 영역의 트렌치 리세스(35)가 형성된 후, III-N 전하 균형층(905)의 재료 구조물이 형성될 수 있다(예를 들어, 재성장될 수 있다). III-N 전하-균형층(905)은 전하-균형 콘택 영역(904)을 통해 소스 전극에 연결되고, 드레인 전극으로부터 전기적으로 분리될 수 있다. 전하-균형 콘택 영역(904)은 게이트-모듈에 가장 가까운 전하-균형 영역(903)의 면 상에 형성될 수 있으며, 따라서 드레인 전극 근처의 고전압으로부터 콘택 영역(904)을 보호한다. 예를 들어, 전하-균형 콘택 영역(904)과 드레인 콘택(22) 사이의 III-N 전하 균형층(905)의 면적은 전하-균형 콘택 영역(904)과 소스 콘택(21) 사이의 III-N 전하 균형층(905)의 면적보다 크다.
III-N 전하-균형층(905)은 단일 III-N 층에 의해 또는 다양한 Al, In 또는 GaN 조성을 갖는 다수의 III-N 층들에 의해 실현될 수 있다. 전하-균형층 스택은 p형 III-N 층일 수 있다. p형 도핑의 조성은 불순물 혼입(예를 들어, 마그네슘)에 의해 또는 분극 도핑(예를 들어, [000-1] 방향의 양의 분극장 구배)에 의해 제공될 수 있다. III-N 전하-균형층(905)에 걸친 p형 도핑 밀도 농도는 균일한 프로파일, 다수의 등급화된 프로파일들, 다수의 박스-함수-유사 프로파일(box-function-like profile) 또는 다수의-델타-함수-유사 프로파일(delta-function-like profile)을 가질 수 있다. 전하 균형층(905)은 하이-k 유전체 재료층일 수 있다.
전하-균형층은, 오프-상태에서, 층(905)의 순-음의 분극-전하의 밀도가 III-N 채널층(16)의 순-양의 분극-전하의 밀도와 충분히 유사하도록(예를 들어, 50% 이내가 되도록) 설계될 수 있다. 전하-균형층(905)은, 작은 오프-상태 드레인-바이어스 전압이 인가될 때(예를 들어, 30V 미만), GaN 채널(16)의 2DEG(19) 및 전하-균형층 스택의 임의의 양의 캐리어들(즉, 홀들)이 전체 전하-균형 영역(903)에 걸쳐 동시에 공핍될 수 있도록 설계될 수 있다. 전하-균형 모듈의 두께 및 조성은, 오프-상태일 때, 전하 균형이 드레인 측 액세스 영역에서 균일한 측면 및 수직 전계를 유지하면서 고전압들을 차단할 수 있도록 선택될 수 있다. 전하-균형 영역(903)과 드레인 콘택(23) 사이의 거리는 공핍 영역이 드레인 콘택(23)으로 완전히 연장되는 것을 방지하기에 충분히 클 수 있으며, 예를 들어, 2um보다 클 수 있다.
전하-균형층(905)에서 높은 홀-이동성은 p형 변조 도핑 III-N 헤테로 구조물들로 달성될 수 있으며, 예를 들어, 전하 균형층(905)은 AlxGa1 - xN 층(여기서, x는 0.5보다 클 수 있음)으로 형성될 수 있다. 다른 예에서, 전하-균형층(905)은 얇은 AlxGa1-xN 층(여기서, x는 0.5보다 클 수 있음)의 상부에 퇴적된 얇은 GaN 층으로 실현될 수 있다. 다른 예에서, 전하-균형층(905)은 얇은 AlxGa1 - xN 층들(여기서, x는 0.5보다 클 수 있음)의 상부에 퇴적된 얇은 GaN 층들의 주기적인 반복으로 실현될 수 있다. III-N 헤테로 구조물의 p형 도핑 분포는 균일한 프로파일을 가질 수 있거나, 또는 단일 또는 다수의 박스-함수-유사 프로파일을 가질 수 있거나, 또는 단일 또는 다수의 델타-함수-유사 프로파일을 가질 수 있다. 전하 균형층(905)의 길이는 10um보다 클 수 있거나, 25um보다 클 수 있거나, 또는 45um보다 클 수 있다.
소스 전극과 전하-균형층(905) 사이의 콘택은, 도 11b의 전하 균형 콘택 영역(904)에 도시된 바와 같이, 종래의 금속-반도체 오믹 콘택을 통해 또는 터널 접합 콘택(도 2의 디바이스(200)의 터널 접합과 유사)을 통해 형성될 수 있다. 전하-균형 콘택이 터널 접합으로 형성되는 실시예의 경우, n형 III-N 층(906)이 전하-균형층(905)과 소스 전극 금속화 사이에 형성될 수 있다. 추가적으로, n형 층(906)은 전하 균형 접촉 영역(904) 외부에서 제거될 수 있다.
전하 균형층(905)은 또한 공핍 모드 III-N 디바이스에서 형성될 수 있다. 전하 균형층(905)은 공핍 모드 III-N 디바이스에서 사용될 때, 향상 모드 디바이스의 소스 전극에 전기적으로 연결되는 대신 공핍 모드 디바이스의 게이트 콘택(23)에 전기적으로 연결될 수 있다.
도 2 내지 도 6 및 도 9 및 도 10의 디바이스들을 구현하기 위한 레이아웃들이 도 12, 도 13a, 도 13b, 도 13c, 도 13d, 도 13e, 도 14a, 도 14b, 도 14c 및 도 14d의 평면도로 예시되어 있다. 도 12는 이하 "평면 레이아웃(plain-layout)"으로서 지칭되는 제1 디바이스 레이아웃의 평면도 섹션을 도시한다. 수직 디바이스 섹션(101) 및 측면 디바이스 섹션(102)은, 도 2에 도시된 바와 같이, 게이트 영역(81)의 III-N 바디층(17)의 수직 측벽(201)에 의해 정의된다. 도 12의 평면도로부터 알 수 있는 (게이트(23)의 폭을 따른) 이 영역의 폭은 직선 영역이며, 디바이스의 게이트-폭(WG)에 대응한다. "평면 레이아웃"에서, 수직 측벽의 평면-벡터는 측면 디바이스 섹션(102)에서 전류 흐름의 방향에 평행하다. 도 2 내지 도 6 및 도 9 및 도 10에 도시된 디바이스들(200-600 및 900-1000)의 단면도는 도 12에 도시된 바와 같이 파선(6')으로 표시될 수 있다.
도 13a 및 도 13b는 이하 "콤-레이아웃(comb-layout)"으로서 지칭되는 제2 디바이스 레이아웃의 평면도 섹션을 도시하며, 여기서 수직 디바이스 섹션(101)과 측면 디바이스 섹션(102) 사이의 경계는 이하 121로서 번호가 매겨진 "투스들(teeth)"로 지칭되는 피처들의 어레이를 형성하는 세그먼트들 또는 곡선들의 시퀀스에 의해 정의된다. 투스들(121)은 인접한 투스들 사이의 간격(도 13b의 치수 "a")은 20nm 내지 20㎛일 수 있고, 각각의 투스의 폭(도 13b의 치수 "b")은 20nm 내지 20㎛일 수 있고, 각각의 투스의 길이(도 13b의 치수 "c")는 0㎛ 내지 20㎛일 수 있고, 투스의 베이스에서의 각도(도 13b의 각도 "δ")는 10도 내지 350도일 수 있고, 투스 측면에서의 각도(도 13b의 각도 "θ")는 10도 내지 170도일 수 있고, 투스의 상부에서의 각도(도 13b의 각도 "φ")는 10도 내지 350도일 수 있도록 설계될 수 있다. 바람직하게, 각도 δ는 100도 내지 200도일 수 있다. 바람직하게는, 각도 φ는 100도 내지 200도일 수 있다.
대안적으로, 투스들의 모서리들은 도 13c 및 도 13d에 도시된 바와 같이 라운팅될 수 있다. 모서리들의 라운딩은 투스들을 정의하는 데 사용되는 포토리소그래피 단계의 결과일 수도 있고, 또는 측면 디바이스 섹션(102)에서 III-N 재료 구조물을 제거하는 데 사용되는 에칭 공정의 결과일 수도 있다. 도 13d에 도시된 바와 같이, 투스의 단부는 반경 r1을 가질 수 있고, 투스의 내부 모서리는 반경 r2를 가질 수 있다. 세그먼트들의 시퀀스는 평면도에서 볼 때 게이트 영역(81)의 III-N 바디층(17)의 수직 측벽 에지를 나타내며, 디바이스(100-500 및 800-900)의 게이트-폭(WG)에 대응한다. 게이트 콘택(23)은 전체 게이트-폭을 따라 수직 측벽을 덮도록 게이트 영역(81) 위에 퇴적된다.
"평면-레이아웃"과 비교하여 "콤-레이아웃"의 이점은 동일한 칩-면적에 대한 게이트-폭의 증가이다. 예를 들어, 콤 레이아웃의 게이트-폭은 평면 레이아웃에 비해 2배 증가될 수도 있고, 5배 이상 증가될 수도 있다. 이것은 디바이스의 게이트 채널 저항 및 전체 온-상태 저항을 감소시킬 수 있다. "콤-레이아웃"의 또 다른 이점은 측면 디바이스 섹션(102)에서 전류 흐름의 방향을 변경하지 않고 수직 게이트-측벽의 평면-벡터를 임의로 배향할 수 있는 능력이다. 이 설계 파라미터는 수직 게이트-측벽의 최상의 전기적 특성들을 달성하는 데 필요한 결정학적 평면과 측면 디바이스 섹션(102)의 최상의 전기적 특성들을 달성하는 데 필요한 결정학적 평면이 별개이거나 상이할 때 유용하다. 도 13a에 도시된 바와 같이, 도 2 내지 도 6 및 도 9 및 도 10에 도시된 디바이스들(200-600 및 900-1000)의 단면도는 파선(7')으로 표시될 수 있다.
도 13e는 이하 "프랙탈-레이아웃(fractal-layout)"으로서 지칭되는 대안적인 디바이스 레이아웃의 평면도 섹션을 도시한다. 도 13d에 도시된 바와 같이, 투스의 단부는 반경 r1을 가질 수 있고, 투스의 내부 모서리는 반경 r2를 가질 수 있다. 투스의 둘레는 "프랙탈"이 될 수 있으며, 즉, 도 13e에 도시된 바와 같이, 점점 작아지는 스케일들에서 자기-유사성(self-similar)이 있다. 투스들의 자기-유사성 스케일링은 사용되는 포토리소그래피 장비에 의해 결정되는 합리적인 제작 한계까지, 예를 들어, 점점 더 작아지는 스케일들에서 최대 5회까지 반복될 수 있다. 세그먼트들의 시퀀스는 평면도에서 볼 때 게이트 영역(81)의 III-N 바디층(17)의 수직 측벽 에지를 나타내며, 디바이스(200-600 및 900-1000)의 게이트-폭(WG)에 대응한다.
도 14a, 도 14b, 도 14c 및 도 14d는 이하 "섬-레이아웃(island-layout)"으로서 지칭되는 제3 디바이스 레이아웃의 평면도 섹션을 도시하며, 여기서 수직 디바이스 섹션(101)과 측면 디바이스 섹션(102) 사이의 경계들은 이하 "섬들(islands)"로서 지칭되는 폐쇄된 형상들의 어레이에 의해 정의된다. 섬들의 어레이는 1차원일 수 있으며, 즉, 섬들은 도 14a에서는 가로 방향(즉, 드레인 콘택에 평행)으로만 반복되거나, 또는 2차원일 수 있으며, 즉, 섬들은 도 14b에 도시된 바와 같이 가로 방향 및 세로 방향 모두에서 반복된다. 각각의 섬의 직경은 1㎛ 내지 100㎛일 수 있다. 각각의 섬 사이의 간격은 1㎛ 내지 100㎛일 수 있다. 섬은 정다각형, 불규칙 다각형, 원 또는 기타 적절한 형상의 형상을 가질 수 있다. 섬은 정육각형 형상을 가질 수 있다. 섬은 임의의 배향을 가질 수 있다. 섬이 정육각형인 경우, 섬의 배향은 도 14a 및 도 14b에 도시된 바와 같이 육각형 플랫이 드레인 콘택에 수직이 되도록, 또는 도 14c 및 도 14d에서 알 수 있는 바와 같이, 드레인 콘택에 평행하도록 이루어질 수 있다. 각각의 섬의 둘레는 평면도에서 본 수직 게이트-측벽을 나타낸다. 모든 섬들의 둘레들의 합은 디바이스의 게이트-폭에 대응한다. 게이트 콘택(23)은 섬 둘레를 따라 수직 측벽을 덮도록 게이트 영역(81) 위에 퇴적된다. 소스 콘택(21)은 III-N 바디층(17) 및 III-N 캡핑층(18)에 대한 전기적 연결들을 보장하도록 각각의 섬의 섹터에 퇴적된다. 도 14a 및 도 14b에 도시된 바와 같이, 도 2 내지 도 6 및 도 9 및 도 10에 도시된 디바이스들(200-600 및 900-1000)의 단면도는 파선(8(a)'및 8(b)')으로 표시될 수 있다. "섬-레이아웃"의 이점들은 디바이스의 게이트 채널 저항 및 전체 온-상태 저항 감소와 같은 "콤-레이아웃"의 이점과 유사하다.
도 15a는 도 15a에 파선 영역(151)으로 표시된 소스 콘택(21)과 p형 III-N 바디층(17) 사이의 터널 접합을 형성하는 데 사용되는 상세한 III-N 재료층 구조물을 갖는 예시적인 III-N 재료 구조물 실시예(예를 들어, 도 6의 디바이스(600)의 재료 구조물) 및 소스와 드레인 사이에 형성되는 바디 다이오드를 도시한다. 도 2에서 이전에 설명된 바와 같이, p형 GaN 바디층(17)과 n형 GaN 캡핑층(18) 사이의 계면으로서, 터널 접합 콘택이 고도로 도핑된 p형 GaN 영역(154)(즉, p++ GaN)을 III-N 바디층(17)의 상부 표면에 도입하고(예를 들어, 5x1019cm-3보다 큰 도핑 밀도를 갖는 2nm 내지 50nm 두께), 고도로 도핑된 n형 GaN 영역(152)(즉, n++ GaN)을 III-N 캡핑층(18)의 바닥 표면에 도입함으로써(예를 들어, 5x1019cm-3보다 큰 도핑 밀도를 갖는 2nm 내지 50nm 두께) 형성될 수 있다. N-극성 III-N 재료들의 터널 접합의 품질은 (터널 접합 계면 영역(151)이 p+ GaN/p++ GaN/AlyGa1-yN/n++ GaN/n+ GaN이 되도록) 층(152)과 층(154) 사이에 얇은 AlyGa1 - yN(0<y≤1) 층(153)을 삽입함으로써 추가로 개선될 수 있다. 얇은 AlyGa1 - yN 층(153)의 두께는 0.5nm 내지 5nm, 바람직하게는 0.5nm 내지 2nm일 수 있다. 바람직하게는, AlyGa1 - yN 층(153)은 높은 알루미늄 조성을 가지며, 예를 들어, 알루미늄의 조성(y)은 50%보다 클 수 있다(즉, y>0.5). 알루미늄 조성은 층이 AlN이 되도록 거의 100%(즉, y=1)일 수 있다. p++ 층(154) 및 n++ 층(152)은 10-30nm 두께일 수 있고, 각각 5x1019cm-3보다 큰 Mg 및 Si 농도를 가질 수 있다.
터널-접합(151)은 소스 콘택(21)의 금속과 p형 III-N 바디층(17) 사이의 전기적 접촉을 개선하기 위해 도입되었다. p형 III-N 바디층(17)의 전류 차단 특성들을 확인하기 위해, 도 15a의 재료 구조물이 소스와 드레인 콘택들(21 및 22) 사이의 2단자 바디-다이오드로서 도 15b에 의해 도시된 바와 같이 특징지어졌다. 여기서, 전류-전압 곡선 AA는 바디 다이오드의 정류 거동을 도시한다. 도 15b에 도시된 바와 같이, 애노드(즉, 소스 콘택)가 (전압 범위 AB에서) 순방향-바이어스될 때, 바디-다이오드는 전도 모드(~50A/cm2의 전류 밀도를 가짐)에서 동작하고, 애노드가 (전압 범위 AC에서) 역방향-바이어스될 때, 바디 다이오드는 차단 모드(최대 ~200μA/cm2의 누설 전류를 가짐)에서 동작한다.
도 15c는 p++/n++ 터널 접합에 대한 전류-전압 곡선을 도시하고, 도 15d는 도 15a의 파선 영역(151)에 도시된 구조물과 같은 p++/AlN/n++ 터널 접합에 대한 전류-전압 곡선을 도시한다. 도 15d의 고도로 도핑된 p형 GaN 층(154)과 고도로 도핑된 n형 GaN 층(152) 사이의 계면에 삽입된 AlN 층간 층(153)을 갖는 터널 접합의 콘택 저항은 도 15c의 터널 접합 구조물의 콘택 저항보다 훨씬 낮으며, 여기서는 전술한 도면들에서 곡선들의 기울기에 의해 표시된 바와 같이, AlN 중간층(153)은 생략된다.
이동성 향상층 없이 제작된 트랜지스터 디바이스 및 2.6nm GaN 이동성 향상층을 갖고 제작된 트랜지스터 디바이스의 특성화가 도 16a에 도시되어 있다(도 6의 GaN 이동성 향상층(31) 등). 곡선(162)으로 표시된 이동성 향상층이 없는 디바이스의 경우, 10μA/mm에서의 임계-전압(Vth), 임계 아래의 기울기(subthreshold slope)(SS) 및 추정된 수직 채널 이동성(μ)은 각각 +3.5V, 360mV/dec 및 4.3cm2/V·s이다. 곡선(161)으로 표시된 이동성 향상층이 있는 디바이스의 경우, 10μA/mm에서의 임계-전압(Vth), 임계 아래의 기울기(SS) 및 추정된 수직 채널 이동성(μ)은 +2.2V, 228mV/dec 및 26cm2/V·s이다. 이동성 향상층이 있는 디바이스의 임계 전압은 예상대로 게이트 영역의 채널을 p형 바디층으로부터 더 멀리 이동시킴으로써 더 낮게 시프트된다. 이동성 향상층의 유리한 역할은 도 16b 및 도 16c에 예시된 출력-곡선들(Vg = 0V, +2.5V, +5V, +7.5V에서 취득된 Ids-대-Vds)에서도 관찰될 수 있다. 이동성 향상층을 갖고 제작된 디바이스들(도 16c에 도시됨)은 이동성 향상층 없이 제작된 디바이스들(도 16b에 도시됨)보다 더 낮은 측벽 채널 Ron(20.0Ω·mm 대 4.25Ω·mm)과 더 높은 드레인 포화 전류(Vg = +7.5V에서 42mA 대 5mA/mm)를 갖는다.
다음으로, 도 16c에 도시된 바와 같은 이동성 향상층을 갖고 제작된 디바이스들은 도 12 및 도 13c에 도시된 것들과 같은 상이한 게이트 구조물들을 사용하여 추가로 특성지어졌다. "평면-레이아웃", 2x "콤-레이아웃" 및 5x "콤-레이아웃"의 게이트 측벽 설계들을 가진 디바이스들에 대한 전류-전압 출력 곡선들이 각각 도 17a, 도 17b 및 도 17c에 도시되어 있다. 출력 곡선들은 22.9Ω·mm, 6.6Ω·mm 및 3.8Ω·mm 각각의 온-저항과 42mA/mm, 115mA/mm 및 189mA/mm 각각의 Vg = +7.5V에서의 드레인 포화 전류를 나타내는 디바이스들을 보여준다. "평면-레이아웃"으로 제작된 디바이스들과 비교하여 "콤-레이아웃"을 사용하여 게이트 구조물을 구현함으로써 상당한 온-저항 개선들이 달성될 수 있다. "평면-레이아웃"과 비교하여 "콤 레이아웃" 트랜지스터들에서 임계 전압, 임계 아래의 기울기 및 이동성에 대한 해로운 영향은 관찰되지 않았다.
도 18은 각각 1V, 5V 및 10V의 드레인-바이어스들로 순차적으로 증가시키면서 5x "콤 레이아웃" 및 2.6nm GaN 이동성 향상층으로 제작된 디바이스(600)와 유사한 디바이스로부터 취득된 전류-전압 곡선들을 도시한다. 도 18의 디바이스는, 순차적으로 더 높은 드레인 전압들에서 바이어스될 때, 관찰할 수 있는 Vth 시프트없이 2V보다 큰 Vth를 가지며, 이는 무시할 수 있을 정도의 드레인 유도 배리어 저하(DIBL) 및 p형 GaN 바디층이 장착된 게이트 모듈의 뛰어난 차단 특성들을 나타낸다.
디바이스들의 임계 안정성을 추가로 평가하기 위해, Vth는 고온 오프-상태 스트레스 및 고온 네거티브 게이트-바이어스 스트레스 동안 테스트되었다. 고온 오프-상태 스트레스는 120시간 이상 동안 (Vg; Vd) = (0V; 10V)로 130℃에서 수행된다. 로그 시간 간격들에서, 게이트 전압은 양의 방향으로 스윕되어 전류-전압 전달 곡선을 취득한다. Vth의 분산은 도 19에서 시간의 로그 함수로서 플롯팅된다. 120시간 이상의 게이트 스트레스 후, Vth는 상대적으로 작은 음의 Vth 시프트 ~ 0.14V를 경험했으며, 디바이스는 스트레스 기간 동안 정상 오프 상태를 유지하였다(즉, Vth>0V).
120시간 이상 동안 (Vg; Vd) = (-4V; 0.1V)로 130℃에서 고온 네거티브-바이어스 스트레스가 수행되었다. 로그 시간 간격들에서, 게이트 전압은 음의 방향으로 스윕되어 전류-전압 전달 곡선을 취득한다. Vth의 분산은 도 20에서 시간의 로그 함수로서 플롯팅된다. 120시간 이상 지난 후, 임계 전압은 상대적으로 작은 음의 Vth 시프트 ~ 0.12V를 나타내었다.
두 스트레스 조건(오프-상태 및 네거티브 게이트-바이어스) 하에서, 디바이스들은 스트레스 기간 동안 정상 오프 특성들을 유지한다. 임계 아래의 기울기 및 임계 아래의 누설 저하는 관찰되지 않았다. 오프-상태 및 네거티브 게이트-바이어스 하에서 상대적으로 안정적인 Vth는 p형 GaN 바디층이 장착된 게이트 모듈의 우수한 정전기 특성들을 추가로 보여준다.
다수의 구현들이 설명되었다. 그럼에도 불구하고, 본 명세서에 설명된 기술들 및 디바이스들의 사상 및 범위를 벗어나지 않고 다양한 수정들이 이루어질 수 있음을 이해할 것이다.
실시예들
본 발명이 첨부된 청구 범위에 정의되어 있지만, 본 발명은 또한 다음의 실시예들에 따라 (대안적으로) 정의될 수 있음을 이해해야 한다.
A1. 실시예는 III-N 디바이스를 포함할 수 있고, III-N 디바이스는 기판 위의 III-N 재료 구조물 - III-N 재료 구조물은 III-N 버퍼층, III-N 배리어층 및 III-N 채널층을 포함하고, III-N 배리어층과 III-N 채널층 사이의 조성 차이로 인해 III-N 채널층에 2DEG 채널이 유도됨 -; 디바이스의 소스 측 액세스 영역의 III-N 채널층 위에는 있지만, 디바이스의 드레인 측 액세스 영역의 III-N 채널층 위에는 없는 p형 III-N 바디층(body layer); p형 III-N 바디층 위의 n형 III-N 캡핑층; 및 기판과의 반대측 면 상의 III-N 재료 구조물 위에 각각 있는 소스 전극, 게이트 전극 및 드레인 전극을 포함하고, 소스 전극은 n형 III-N 캡핑층과 접촉하고 p형 III-N 바디층에 전기적으로 연결되고, 드레인 전극은 III-N 채널층과 접촉하고, 게이트 전극이 디바이스의 임계 전압 아래의 전압에서 소스 전극에 대해 바이어스될 때, 소스 전극은 2DEG 채널로부터 전기적으로 분리되는, 실시예.
A2. A1에 있어서, III-N 디바이스는 N-극성(N-polar) 디바이스인, 실시예.
A3. A2에 있어서, III-N 배리어층은 III-N 채널층과 III-N 버퍼층 사이에 있는, 실시예.
A4. A1 내지 A3 중 어느 하나에 있어서, 게이트 절연체층을 추가로 포함하고, 게이트 절연체층 및 게이트 전극은 디바이스의 게이트 영역에서 p형 층의 수직 또는 경사 측벽 위에 형성되고, 게이트 전극은 소스 전극을 향해 연장되는 제1 부분 및 드레인 전극을 향해 연장되는 제2 부분을 추가로 포함하는, 실시예.
A5. A4에 있어서, III-N 디바이스는, 게이트 전극이 디바이스의 임계 전압보다 큰 전압에서 소스 전극에 대해 바이어스될 때, 게이트 절연체층에 인접한 p형 III-N 바디층에 반전 채널이 형성되도록 구성되고, 반전 채널은, 드레인 전극에 양의 전압이 인가될 때, 소스 전극을 2DEG 채널에 전기적으로 연결하는, 실시예.
A6. A4 또는 A5에 있어서, III-N 디바이스는, 게이트 전극이 디바이스의 임계 전압보다 큰 전압에서 소스 전극에 대해 바이어스되는 동안, 2DEG 채널을 포함하는 전도성 디바이스 채널이 소스 전극으로부터 드레인 전극으로 연속적으로 연장되도록 구성되고, 게이트 전극이 임계 전압보다 낮은 전압에서 소스 전극에 대해 바이어스되고 드레인 전극이 소스 전극에 대해 양의 전압 바이어스를 갖는 동안, 디바이스 채널은 III-N 디바이스의 게이트 영역에서 이동 전하가 공핍되도록(depleted) 구성되는, 실시예.
A7. A4, A5 또는 A6에 있어서, 게이트 절연체층과 III-N 바디층 사이에 III-N 층 구조물을 추가로 포함하는, 실시예.
A8. A7에 있어서, III-N 층 구조물은 소스 측 액세스 영역에서 III-N 캡핑층과 접촉하고, 드레인 측 액세스 영역에서 III-N 채널층과 접촉하는, 실시예.
A9. A7 또는 A8에 있어서, III-N 층 구조물은 소스 전극과 드레인 전극 사이에서 연속적으로 연장되는, 실시예.
A10. A7, A8 또는 A9에 있어서, III-N 층 구조물은 적어도 III-N 바디층과 접촉하는 GaN 층을 포함하는, 실시예.
A11. A10에 있어서, III-N 층 구조물은 게이트 절연체층과 GaN 층 사이에 AlxGa1 - xN 층을 추가로 포함하고, x는 0.5 내지 1인, 실시예.
A12. A4 내지 A11 중 어느 하나에 있어서, III-N 바디층의 수직 또는 경사 측벽과 반대측 III-N 재료 구조물의 상부 표면 사이의 각도는 20° 내지 80°인, 실시예.
A13. A1 내지 A12 중 어느 하나에 있어서, III-N 바디층과 III-N 재료 구조물 사이에 0.5nm 내지 5nm 범위의 두께를 갖는 AlN 층을 추가로 포함하는, 실시예.
A14. A1 내지 A13 중 어느 하나에 있어서, III-N 바디층과 III-N 캡핑층 사이에 0.5nm 내지 5nm 범위의 두께를 갖는 AlN 층을 추가로 포함하는, 실시예.
A15. A1 내지 A14 중 어느 하나에 있어서, 소스 전극은 p형 III-N 바디층과 직접 접촉하고 전기적으로 연결되는, 실시예.
B1. 실시예는 III-N 트랜지스터를 포함할 수 있고, III-N 트랜지스터는 III-N 재료 구조물; III-N 재료 구조물에서 측면(lateral) 2DEG 채널에 연결되는 드레인 전극; 전류 차단층에 의해 측면 2DEG 채널로부터 분리되는 소스 전극; 및 소스 전극과 측면 2DEG 채널 사이의 경사 또는 수직 채널에 흐르는 전류를 변조하도록 구성되는 게이트 전극을 포함하고, 트랜지스터의 임계 전압은 0V보다 큰 트랜지스터를 포함하는, 실시예.
B2. B1에 있어서, 전류 차단층은 50nm보다 큰 두께를 갖는, 실시예.
B3. B1 또는 B2에 있어서, 전류 차단층은 p형으로 도핑되고, 트랜지스터의 수직 채널은, 게이트 전극이 트랜지스터의 임계 전압 아래의 전압에서 소스 전극에 대해 바이어스될 때, 전자들이 실질적으로 공핍되는, 실시예.
B4. B1, B2 또는 B3에 있어서, 경사 또는 수직 채널과 측면 2DEG 채널 사이의 각도는 20° 내지 80°인, 실시예.
B5. B1 내지 B4 중 어느 하나에 있어서, 전류 차단층과 게이트 전극 사이에 III-N 층 구조물을 추가로 포함하는, 실시예.
C1. 실시예는 전자 디바이스를 포함할 수 있고, 전자 디바이스는 N-극성 III-N 재료 구조물 - III-N 재료 구조물은 III-N 채널층, p형 GaN 바디층 및 n형 GaN 캡핑층을 포함함 -; 소스 콘택과 드레인 콘택 사이의 게이트 콘택 - p형 GaN 바디층은 소스 콘택과 III-N 채널층 사이에 있고, 드레인 콘택은 III-N 채널층과 직접 접촉함 -; 및 게이트 콘택과 p형 GaN 바디층의 측벽 사이의 III-N 층 구조물 - III-N 층 구조물은 소스 콘택과 게이트 콘택 사이의 제1 영역에서 n형 GaN 캡핑층과 접촉하고, 게이트 콘택과 드레인 콘택 사이의 제2 영역에서 III-N 채널층과 접촉함 - 을 포함하는, 실시예.
C2. C1에 있어서, III-N 층 구조물은 소스 및 드레인 콘택 사이에서 연속적인, 실시예.
C3. C1 또는 C2에 있어서, III-N 층 구조물은 GaN 층을 포함하는, 실시예.
C4. C3에 있어서, III-N 층 구조물은 AlyGa1-yN 층을 추가로 포함하고, y는 0.5보다 큰, 실시예.
C5. C3 또는 C4에 있어서, GaN 층의 두께는 2nm 내지 10nm인, 실시예.
C6. C1 내지 C5 중 어느 하나에 있어서, n형 GaN 캡핑층의 시트-저항은 III-N 채널층의 시트-저항보다 낮은, 실시예.
C7. C1 내지 C6 중 어느 하나에 있어서, p형 GaN 바디층은 2nm 내지 5㎛의 두께 및 5x1019cm-3 미만의 도핑 밀도를 갖는, 실시예.
C8. C1 내지 C7 중 어느 하나에 있어서, 제2 영역의 III-N 채널층의 두께는 제1 영역의 III-N 채널층의 두께보다 작은, 실시예.
C9. C1 내지 C8 중 어느 하나에 있어서, III-N 채널층의 조성은 분극장의 구배가 [0 0 0 -1] 방향에서 음이 되도록 등급화되는(graded), 실시예.
C10. C1 내지 C9 중 어느 하나에 있어서, III-N 재료 구조물은 III-N 백-배리어층을 추가로 포함하고, III-N 채널층은 p형 GaN 바디층과 III-N 백-배리어층 사이에 있는, 실시예.
C11. C10에 있어서, III-N 백-배리어층은 제1 부분, 제2 부분 및 제3 부분을 포함하고, 제1 부분은 n형 GaN을 포함하고, 제2 부분은 다양한 조성을 가진 AlGaN을 포함하고, 제3 부분은 일정한 조성을 가진 AlGaN을 포함하는, 실시예.
C12. C11에 있어서, n형 GaN은 실리콘으로 도핑되는, 실시예.
D1. 실시예는 전자 디바이스를 포함할 수 있고, 전자 디바이스는 제2 도핑 밀도를 갖는 제1 p형 GaN 층 위에 제1 도핑 밀도를 갖는 제1 n형 GaN 층을 포함하는 N-극성 III-N 재료 구조물; 및 n형 GaN 층 위에 적어도 부분적으로 있는 전극을 포함하고, 전극은 터널 접합을 통해 p형 층에 전기적으로 연결되고, 터널 접합은 p형 GaN 층과 n형 GaN 층 사이의 계면에 0<y≤1인 AlyGa1-yN 층을 포함하는, 실시예.
D2. D1에 있어서, n형 층에 리세스를 추가로 포함하고, 전극은 리세스에 적어도 부분적으로 있는, 실시예.
D3. D2에 있어서, 리세스의 적어도 일부는 p형 GaN 층의 상부 표면으로 연장되고, 전극의 일부는 p형 GaN 층과 직접 접촉하고, 터널 접합은 n형 층의 리세스의 측벽을 통해 전극과 p형 GaN 층 사이에 형성되는, 실시예.
D4. D1 내지 D3 중 어느 하나에 있어서, y는 0.5보다 크고, AlyGa1-yN 층의 두께는 0.5nm 내지 5nm인, 실시예.
D5. D1 내지 D4 중 어느 하나에 있어서, 터널 접합은 제1 n형 GaN 층과 AlyGa1-yN 층 사이의 제2 n형 GaN 층, 및 제1 p형 GaN 층과 AlyGa1-yN 층 사이의 제2 p형 GaN 층을 추가로 포함하고, 제2 n형 GaN 층 및 제2 p형 GaN 층은 제1 및 제2 도핑 밀도보다 큰 도핑 밀도를 갖는, 실시예.
D6. D5에 있어서, 제2 p형 GaN 층 및 제2 n형 GaN 층은 각각 2nm 내지 50nm의 두께 및 5x1019cm-3보다 큰 도핑 밀도를 갖는, 실시예.
D7. D1 내지 D6 중 어느 하나에 있어서, 제1 p형 GaN 층은 2nm 내지 5㎛의 두께 및 5x1019cm-3 미만의 도핑 밀도를 갖는, 실시예.
E1. 실시예는 III-N 디바이스를 동작시키는 방법을 포함할 수 있고, 방법은 임계 전압보다 큰 전압에서 소스 콘택에 대해 게이트 콘택을 바이어스하는 단계 - 반전 채널이 게이트 절연체층과 p형 III-N 층 사이의 수직 계면에서 형성되어, 소스 콘택을 측면 2DEG 채널에 전기적으로 연결함 -; 및 소스 콘택에 대해 양의 전압에서 드레인 콘택을 바이어스하는 단계를 포함하고, 전자들은 소스 콘택으로부터 반전 채널을 통해 측면 2DEG 채널로 흐르고, 연속적인 디바이스 채널이 소스 콘택과 드레인 콘택 사이에 형성되는, 실시예.
E2. E1에 있어서, 임계 전압보다 낮은 전압에서 소스 콘택에 대해 게이트 콘택을 바이어스하는 단계를 추가로 포함하고, p형 III-N 층은 반전 채널이 없도록 p형 III-N 층과 게이트 절연체층 사이의 수직 계면에서 임의의 전하를 완전히 공핍시키고, 디바이스 채널은 소스 콘택과 측면 2DEG 채널 사이에서 불연속적인, 실시예.
E3. E1 또는 E2에 있어서, 최소 전압보다 큰 양의 전압에서 드레인 콘택을 바이어스하는 단계를 추가로 포함하고, 2DEG 채널은 소스 측 액세스 영역에서 전하가 완전히 공핍되는, 실시예.
E4. 청구항 E3에 있어서, 최소 전압은 10V 미만인, 실시예.
F1. 실시예는 전자 디바이스를 포함할 수 있고, 전자 디바이스는 기판 및 기판 위의 III-N 재료 구조물; 및 게이트 전극 및 게이트 절연층 - 게이트 절연층은 III-N 재료 구조물과 게이트 전극 사이에 있음 -; 및 소스 전극 및 드레인 전극 - 소스 전극은 III-N 재료 구조물과 접촉하는 부분을 포함하고, 소스 전극 및 드레인 전극은 기판과의 반대측의 III-N 재료 구조물의 면 상에 있음 - 을 포함하고, III-N 재료 구조물과 접촉하는 소스 전극의 부분은 게이트 전극과 드레인 전극 사이에 형성되는, 실시예.
F2. F1에 있어서, 게이트 영역 및 액세스 영역을 추가로 포함하고, 게이트 영역은 게이트 전극 아래에 있고, 액세스 영역은 게이트 전극과 드레인 사이에 있고, III-N 재료 구조물은 1차 III-N 채널층 및 1차 III-N 배리어층을 포함하며, 조성 차이는 게이트 영역과 드레인 사이에서 연장되는 1차 2DEG 채널을 유도하는, 실시예.
F3. F1 또는 F2에 있어서, III-N 재료 구조물은 III-N 채널층 위의 절연성 GaN 층을 포함하고, 절연성 GaN 층은 III-N 재료 구조물과 접촉하는 소스 전극의 부분과 2DEG 채널 사이에 있는, 실시예.
F4. F1 또는 F2에 있어서, III-N 재료 구조물은 III-N 채널층 위에 p형 GaN 층을 포함하고, p형 GaN 층은 III-N 재료 구조물과 접촉하는 소스 전극의 부분과 2DEG 채널 사이에 있는, 실시예.
F5. F4에 있어서, 디바이스는 p형 GaN 층 위에 n형 GaN 층을 추가로 포함하고, 소스 전극은 n형 GaN 층 및 p형 GaN 층에 연결되고, n형 GaN 층 및 p형 GaN 층은 소스 전극과 게이트 영역 사이에서 연장되는, 실시예.
F6. F4 또는 F5에 있어서, 디바이스는 GaN/AlGaN 층을 포함하는 재성장된 III-N 층 구조물을 추가로 포함하고, 재성장된 III-N 층은 게이트 절연층과 p형 GaN 층 사이에 형성되고, 게이트 영역의 전류 전도 채널은, 디바이스가 임계 전압 이상으로 바이어스될 때, 재성장된 III-N 층을 통해 연장되는, 실시예.
F7. F1 내지 F6 중 어느 하나에 있어서, III-N 재료 구조물은 기판과 1차 III-N 채널층 사이에 형성되는 2차 III-N 채널층 및 2차 III-N 배리어층을 포함하고, 조성 차이는 게이트 영역과 드레인 사이에서 연장되는 2차 2DEG 채널을 유도하는, 실시예.
F8. F7에 있어서, 디바이스에서 III-N 재료 구조물의 III-N 채널 및 III-N 배리어층을 η-회 교대하면 η-개의 2DEG 채널을 유도하는, 실시예.
F9. F8에 있어서, 각각의 III-N 배리어층의 조성은 유도된 전하가 각각의 후속층에 따라 감소되도록 구성되고, 가장 낮은 전하는 기판 근위 2DEG 채널에 있고, 가장 높은 전하는 기판 전하 원위 채널에 있는, 실시예.
G1. 실시예는 전자 디바이스를 포함할 수 있고, 전자 디바이스는 기판 위의 III-N 재료 구조물 - III-N 재료 구조물은 III-N 버퍼층 위의 III-N 채널층; III-N 채널층 위의 III-N 배리어층 - III-N 배리어층과 III-N 채널층 사이의 조성 차이로 인해 III-N 채널층에 측면 2DEG 채널이 유도됨 -; 기판과의 반대측 면 상에 있는 III-N 재료 구조물 위의 소스 콘택, 게이트 콘택 및 드레인 콘택; 및 소스 측 액세스 영역의 III-N 배리어층 위에는 있지만, 드레인 측 액세스 영역의 III-N 배리어층 위에는 없는 p형 III-N 바디층을 포함하고, 디바이스가 임계 전압 아래로 바이어스될 때, 소스 콘택은 p형 III-N 바디층에 전기적으로 연결되고, 드레인은 2DEG 채널에 전기적으로 연결되고, 소스는 2DEG 채널로부터 전기적으로 분리되는, 실시예.
G2. G1에 있어서, 디바이스는 게이트 절연체층을 추가로 포함하고, 게이트 절연체층 및 게이트 콘택은 게이트 영역의 p형 III-N 바디층의 수직 측벽 위에 형성되고, 게이트 콘택은 소스 콘택을 향해 연장되는 제1 부분 및 드레인 콘택을 향해 연장되는 제2 부분을 포함하는, 실시예.
G3. G1 또는 G2에 있어서, 디바이스는 p형 III-N 바디층의 수직 측벽과 드레인 콘택 사이의 영역에서 III-N 채널층의 상부 표면을 노출시키는 게이트 영역의 III-N 배리어층을 통해 형성되는 리세스를 추가로 포함하는, 실시예.
G4. G3에 있어서, 게이트 절연체층과 III-N 바디층 사이에 형성되는 추가적인 III-N 층 구조물을 추가로 포함하고, 추가적인 III-N 층 구조물은 리세스에 적어도 부분적으로 형성되는, 실시예.
G5. G3 또는 G4에 있어서, 게이트 절연체층 및 게이트 콘택은 리세스에 적어도 부분적으로 형성되는, 실시예.
G6. G3, G4 및 G5에 있어서, 리세스 아래의 III-N 채널층의 영역은 실리콘으로 도핑되는, 실시예.
G7. G4 내지 G6 중 어느 하나에 있어서, 디바이스가 임계 전압보다 큰 전압에서 바이어스될 때, 디바이스의 게이트 영역에서 추가적인 III-N 층 구조물에 전자 채널이 형성되고, 양의 전압이 드레인에 인가될 때, 전자 채널은 소스 콘택을 2DEG 채널에 전기적으로 연결하는, 실시예.
G8. G7에 있어서, 임계 전압이 0V보다 큰, 실시예.
G9. G4 내지 G8 중 어느 하나에 있어서, 추가적인 III-N 층 구조물은 소스 콘택과 드레인 콘택 사이에서 연속적으로 연장되는, 실시예.
G10. G4 내지 G9 중 어느 하나에 있어서, 추가적인 III-N 층 구조물은 III-N 바디층과 접촉하는 GaN 이동성 향상층 및 GaN 이동성 향상층과 접촉하는 AlGaN 이동성 향상층을 포함하는, 실시예.
G11. G10에 있어서, AlGaN 이동성 향상층의 알루미늄 조성은 총 III족 재료 조성에 비해 알루미늄이 50%보다 큰, 실시예.
G12. G1 내지 G10 중 어느 하나에 있어서, 게이트 영역의 III-N 바디층의 수직 측벽은 기판과의 반대측의 III-N 배리어층의 상부 표면에 대한 각도를 포함하고, 각도는 20°내지 80°인, 실시예.
G13. G1 내지 G11 중 어느 하나에 있어서, 디바이스는 III-N 바디층과 III-N 배리어층 사이에 배치되는 AlN 층을 추가로 포함하고, AlN 층은 0.5nm 내지 5.0nm의 두께를 갖는, 실시예.
G14. G1 내지 G12 중 어느 하나에 있어서, 디바이스는 III-N 바디층과 III-N 캡핑층 사이에 배치되는 AlN 층을 추가로 포함하고, AlN 층은 0.5nm 내지 5.0nm의 두께를 갖는, 실시예.
H1. 실시예는 III-N 디바이스를 포함할 수 있고, III-N 디바이스는 기판 위의 III-N 재료 구조물 - III-N 재료 구조물은 소스 측 액세스 영역에서는 III-N 버퍼층 및 III-N 버퍼층 위의 p형 층을 포함하지만, 드레인 측 액세스 영역에서는 III-N 버퍼층 위에 이를 포함하지 않음 -; 및 기판과의 반대측 면 상의 III-N 버퍼층 위의 소스 콘택, 게이트 콘택 및 드레인 콘택; 및 소스 콘택과 드레인 콘택 사이에서 연장되는 III-N 재료 구조물 위에 형성되는 III-N 채널층 및 III-N 배리어층 - III-N 배리어층과 III-N 채널층 사이의 조성 차이로 인해 III-N 채널층에 2DEG 채널이 유도됨 - 을 포함하고, 소스 콘택은 p형 층에 연결되고, p형 층의 측벽 각도는 게이트 콘택 아래의 영역에서 III-N 채널층의 반-극성 결정 배향을 형성하는, 실시예.
H2. H1에 있어서, III-N 채널층은 10nm 내지 300nm의 두께를 갖는, 실시예.
H3. H1 또는 H2에 있어서, III-N 배리어층은 1nm 내지 100nm의 두께를 갖는, 실시예.
H4. H1, H2 또는 H3에 있어서, 디바이스는 공핍 모드 디바이스인, 실시예.
I1. 실시예는 전자 디바이스를 포함할 수 있고, 전자 디바이스는 기판 위의 N-극성 III-N 재료 구조물 - III-N 재료 구조물은 III-N 버퍼층 위의 III-N 배리어층 및 III-N 배리어층 위의 III-N 채널층을 포함하고, III-N 배리어층과 III-N 채널층 사이의 조성 차이로 인해 III-N 채널층에 측면 2DEG 채널이 유도됨 -; 소스 측 액세스 영역의 III-N 채널층 위의 p형 III-N 바디층 - p형 III-N 바디층은 III-N 채널층의 상부 표면에 대해 0이 아닌 각도의 측벽을 가짐 -; p형 III-N 바디층 위의 n형 III-N 캡핑층; n형 III-N 캡핑층과 접촉하는 소스 콘택; III-N 채널층과 접촉하는 드레인 콘택; 게이트 콘택과 접촉하는 게이트 절연체층; 및 0이 아닌 각도에서 p형 III-N 바디층의 측벽과 접촉하는 게이트 절연체층을 포함하는, 실시예.
I2. I1에 있어서, 게이트 절연체층과 III-N 바디층 사이에 형성되는 추가적인 III-N 층 구조물을 추가로 포함하는, 실시예.

Claims (39)

  1. III-N 디바이스로서,
    기판 위의 III-N 재료 구조물 - 상기 III-N 재료 구조물은 III-N 버퍼층, III-N 배리어층 및 III-N 채널층을 포함하고, 상기 III-N 배리어층과 상기 III-N 채널층 사이의 조성 차이로 인해 상기 III-N 채널층에 2DEG 채널이 유도됨 -;
    상기 디바이스의 소스 측 액세스 영역의 III-N 채널층 위에는 있지만, 상기 디바이스의 드레인 측 액세스 영역의 III-N 채널층 위에는 없는 p형 III-N 바디층(body layer);
    상기 p형 III-N 바디층 위의 n형 III-N 캡핑층; 및
    상기 기판과의 반대측 면 상의 III-N 재료 구조물 위에 각각 있는 소스 전극, 게이트 전극 및 드레인 전극
    을 포함하고,
    상기 소스 전극은 상기 n형 III-N 캡핑층과 접촉하고 상기 p형 III-N 바디층에 전기적으로 연결되고, 상기 드레인 전극은 상기 III-N 채널층과 접촉하고,
    상기 게이트 전극이 상기 디바이스의 임계 전압 아래의 전압에서 상기 소스 전극에 대해 바이어스될 때, 상기 소스 전극은 상기 2DEG 채널로부터 전기적으로 분리되는, 디바이스.
  2. 제1항에 있어서, 상기 III-N 디바이스는 N-극성(N-polar) 디바이스인, 디바이스.
  3. 제2항에 있어서, 상기 III-N 배리어층은 상기 III-N 채널층과 상기 III-N 버퍼층 사이에 있는, 디바이스.
  4. 제1항에 있어서, 게이트 절연체층을 추가로 포함하고, 상기 게이트 절연체층 및 상기 게이트 전극은 상기 디바이스의 게이트 영역에서 p형 층의 수직 또는 경사 측벽 위에 형성되고, 상기 게이트 전극은 상기 소스 전극을 향해 연장되는 제1 부분 및 상기 드레인 전극을 향해 연장되는 제2 부분을 추가로 포함하는, 디바이스.
  5. 제4항에 있어서, 상기 III-N 디바이스는, 상기 게이트 전극이 상기 디바이스의 임계 전압보다 큰 전압에서 상기 소스 전극에 대해 바이어스될 때, 상기 게이트 절연체층에 인접한 p형 III-N 바디층에 반전 채널이 형성되도록 구성되고,
    상기 반전 채널은, 상기 드레인 전극에 양의 전압이 인가되는 동안, 상기 소스 전극을 상기 2DEG 채널에 전기적으로 연결하는, 디바이스.
  6. 제4항에 있어서,
    상기 III-N 디바이스는, 상기 게이트 전극이 상기 디바이스의 임계 전압보다 큰 전압에서 상기 소스 전극에 대해 바이어스되는 동안, 상기 2DEG 채널을 포함하는 전도성 디바이스 채널이 상기 소스 전극으로부터 상기 드레인 전극으로 연속적으로 연장되도록 구성되고,
    상기 게이트 전극이 상기 임계 전압보다 낮은 전압에서 상기 소스 전극에 대해 바이어스되고 상기 드레인 전극이 상기 소스 전극에 대해 양의 전압 바이어스를 갖는 동안, 상기 디바이스 채널은 상기 III-N 디바이스의 게이트 영역에서 이동 전하가 공핍되는(depleted), 디바이스.
  7. 제4항에 있어서, 상기 게이트 절연체층과 상기 III-N 바디층 사이에 III-N 층 구조물을 추가로 포함하는, 디바이스.
  8. 제7항에 있어서, 상기 III-N 층 구조물은 상기 소스 측 액세스 영역에서 상기 III-N 캡핑층과 접촉하고, 상기 드레인 측 액세스 영역에서 상기 III-N 채널층과 접촉하는, 디바이스.
  9. 제7항에 있어서, 상기 III-N 층 구조물은 상기 소스 전극과 상기 드레인 전극 사이에서 연속적으로 연장되는, 디바이스.
  10. 제7항에 있어서, 상기 III-N 층 구조물들은 적어도, 상기 III-N 바디층과 접촉하는 GaN 층을 포함하는, 디바이스.
  11. 제10항에 있어서, 상기 III-N 층 구조물은 상기 게이트 절연체층과 상기 GaN 층 사이에 AlxGa1-xN 층을 추가로 포함하고, x는 0.5 내지 1인, 디바이스.
  12. 제4항에 있어서, 상기 III-N 바디층의 수직 또는 경사 측벽과 반대측 상기 III-N 재료 구조물의 상부 표면 사이의 각도는 20° 내지 80°인, 디바이스.
  13. 제1항에 있어서, 상기 III-N 바디층과 상기 III-N 재료 구조물 사이에 0.5nm 내지 5nm 범위의 두께를 갖는 AlN 층을 추가로 포함하는, 디바이스.
  14. 제1항에 있어서, 상기 III-N 바디층과 상기 III-N 캡핑층 사이에 0.5nm 내지 5nm 범위의 두께를 갖는 AlN 층을 추가로 포함하는, 디바이스.
  15. 제1항에 있어서, 상기 소스 전극은 상기 p형 III-N 바디층과 직접 접촉하고 전기적으로 연결되는, 디바이스.
  16. III-N 트랜지스터로서,
    III-N 재료 구조물;
    상기 III-N 재료 구조물에서 측면(lateral) 2DEG 채널에 연결되는 드레인 전극;
    전류 차단층에 의해 상기 측면 2DEG 채널로부터 분리되는 소스 전극; 및
    상기 소스 전극과 상기 측면 2DEG 채널 사이의 경사 또는 수직 채널에 흐르는 전류를 변조하도록 구성되는 게이트 전극
    을 포함하고,
    상기 트랜지스터의 임계 전압은 0V보다 큰, 트랜지스터.
  17. 제16항에 있어서, 상기 전류 차단층은 50nm보다 큰 두께를 갖는, 트랜지스터.
  18. 제17항에 있어서, 상기 전류 차단층은 p형으로 도핑되고, 상기 트랜지스터의 수직 채널은, 상기 게이트 전극이 상기 트랜지스터의 임계 전압 아래의 전압에서 상기 소스 전극에 대해 바이어스될 때, 전자들이 실질적으로 공핍되는, 트랜지스터.
  19. 제16항에 있어서, 상기 경사 또는 수직 채널과 상기 측면 2DEG 채널 사이의 각도는 20° 내지 80°인, 트랜지스터.
  20. 제16항에 있어서, 상기 전류 차단층과 상기 게이트 전극 사이에 III-N 층 구조물을 추가로 포함하는, 트랜지스터.
  21. 전자 디바이스로서,
    N-극성 III-N 재료 구조물 - 상기 III-N 재료 구조물은 III-N 채널층, p형 GaN 바디층 및 n형 GaN 캡핑층을 포함함 -;
    소스 콘택과 드레인 콘택 사이의 게이트 콘택 - p형 GaN 바디층은 상기 소스 콘택과 상기 III-N 채널층 사이에 있고, 상기 드레인 콘택은 상기 III-N 채널층과 직접 접촉함 -; 및
    상기 게이트 콘택과 상기 p형 GaN 바디층의 측벽 사이의 III-N 층 구조물 - 상기 III-N 층 구조물은 상기 소스 콘택과 상기 게이트 콘택 사이의 제1 영역에서 상기 n형 GaN 캡핑층과 접촉하고, 상기 게이트 콘택과 상기 드레인 콘택 사이의 제2 영역에서 상기 III-N 채널층과 접촉함 -
    을 포함하는, 디바이스.
  22. 제21항에 있어서, 상기 III-N 층 구조물은 상기 소스 및 드레인 콘택 사이에서 연속적인, 디바이스.
  23. 제21항에 있어서, 상기 III-N 층 구조물은 GaN 층을 포함하는, 디바이스.
  24. 제23항에 있어서, 상기 III-N 층 구조물은 AlyGa1 - yN 층을 추가로 포함하고, y는 0.5보다 큰, 디바이스.
  25. 제23항에 있어서, 상기 GaN 층의 두께는 2nm 내지 10nm인, 디바이스.
  26. 제21항에 있어서, 상기 n형 GaN 캡핑층의 시트-저항은 상기 III-N 채널층의 시트-저항보다 낮은, 디바이스.
  27. 제21항에 있어서, 상기 p형 GaN 바디층은 2nm 내지 5㎛의 두께 및 5x1019cm-3 미만의 도핑 밀도를 갖는, 디바이스.
  28. 제21항에 있어서, 상기 제2 영역의 III-N 채널층의 두께는 상기 제1 영역의 III-N 채널층의 두께보다 작은, 디바이스.
  29. 제21항에 있어서, 상기 III-N 채널층의 조성은 분극장(polarization field)의 구배가 [0 0 0 -1] 방향에서 음이 되도록 등급화되는(graded), 디바이스.
  30. 제21항에 있어서, 상기 III-N 재료 구조물은 III-N 백-배리어층(back-barrier layer)을 추가로 포함하고, 상기 III-N 채널층은 상기 p형 GaN 바디층과 상기 III-N 백-배리어층 사이에 있는, 디바이스.
  31. 제30항에 있어서, 상기 III-N 백-배리어층은 제1 부분, 제2 부분 및 제3 부분을 포함하고,
    상기 제1 부분은 n형 GaN을 포함하고, 상기 제2 부분은 다양한 조성을 가진 AlGaN을 포함하고, 상기 제3 부분은 일정한 조성을 가진 AlGaN을 포함하는, 디바이스.
  32. 제31항에 있어서, 상기 n형 GaN은 실리콘으로 도핑되는, 디바이스.
  33. 전자 디바이스로서,
    제2 도핑 밀도를 갖는 제1 p형 GaN 층 위에 제1 도핑 밀도를 갖는 제1 n형 GaN 층을 포함하는 N-극성 III-N 재료 구조물; 및
    상기 n형 GaN 층 위에 적어도 부분적으로 있는 전극
    을 포함하고,
    상기 전극은 터널 접합을 통해 상기 p형 층에 전기적으로 연결되고,
    상기 터널 접합은 상기 p형 GaN 층과 상기 n형 GaN 층 사이의 계면에 0<y≤1인 AlyGa1-yN 층을 포함하는, 디바이스.
  34. 제33항에 있어서, 상기 n형 층에 리세스를 추가로 포함하고, 상기 전극은 상기 리세스에 적어도 부분적으로 있는, 디바이스.
  35. 제34항에 있어서, 상기 리세스의 적어도 일부는 상기 p형 GaN 층의 상부 표면으로 연장되고, 상기 전극의 일부는 상기 p형 GaN 층과 직접 접촉하고, 상기 터널 접합은 상기 n형 층의 리세스의 측벽을 통해 상기 전극과 상기 p형 GaN 층 사이에 형성되는, 디바이스.
  36. 제33항에 있어서, y는 0.5보다 크고, AlyGa1 - yN 층의 두께는 0.5nm 내지 5nm인, 디바이스.
  37. 제36항에 있어서, 상기 터널 접합은 상기 제1 n형 GaN 층과 AlyGa1 - yN 층 사이의 제2 n형 GaN 층, 및 상기 제1 p형 GaN 층과 AlyGa1 - yN 층 사이의 제2 p형 GaN 층을 추가로 포함하고, 상기 제2 n형 GaN 층 및 상기 제2 p형 GaN 층은 상기 제1 및 제2 도핑 밀도보다 큰 도핑 밀도를 갖는, 디바이스.
  38. 제37항에 있어서, 상기 제2 p형 GaN 층 및 상기 제2 n형 GaN 층은 각각 2nm 내지 50nm의 두께 및 5x1019cm-3보다 큰 도핑 밀도를 갖는, 디바이스.
  39. 제38항에 있어서, 상기 제1 p형 GaN 층은 2nm 내지 5㎛의 두께 및 5x1019cm-3 미만의 도핑 밀도를 갖는, 디바이스.
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