KR20230080550A - 다층 박막 구조를 포함하는 전자 소자 및 다층 박막 구조를 갖는 트랜지스터 - Google Patents
다층 박막 구조를 포함하는 전자 소자 및 다층 박막 구조를 갖는 트랜지스터 Download PDFInfo
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Abstract
양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조의 버퍼층을 갖는 전자 소자 및 트랜지스터가 개시된다. 상기 트랜지스터는, 기판; 채널층; 유전체층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 게이트 전극층; 소스 및 드레인 전극;을 포함한다. 상기 트랜지스터는, 바텀 게이트 구조, 탑 게이트 구조, 사이드 인 플레인 게이트 구조, 및 버티컬형 게이트 구조일 수 있다.
Description
본 발명은 다층 박막 구조를 포함하는 전자 소자에 관한 것이고, 또한 본 발명은 트랜지스터 내부의 이온 이동 현상을 제어할 수 있는 버퍼층을 갖는 트랜지스터에 관한 것으로, 더욱 상세하게는, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조의 버퍼층을 갖는 트랜지스터에 관한 것이다.
인공 시냅스 소자 관련 기술은 뇌모방 컴퓨팅을 위한 하드웨어의 기초가 되는 소자이며, 차세대 컴퓨팅을 위한 중요한 기술로 인정받고 있다. 생물의 시냅스 거동을 모방하는 인공 시냅스 소자는 신호 전달, 기억, 망각 등과 같은 연산 처리와 정보 저장이 하나의 소자에서 가능해야 한다. 상기 인공 시냅스 소자로 활용될 수 있는, 상전이 메모리 소자, 저항 변화 메모리 소자, 및 전해질 게이트 전자 소자 등이 활발히 연구되어 왔다.
이들 중, 상기 저항 변화 메모리 소자 및 전해질 게이트 전자 소자는, 내부 전하와 이온의 이동 현상이 소자의 성능 구현에 중요한 영향을 미친다. 따라서, 이들 소자의 성능 향상을 위하여, 활성층 소재 변화, 이온 크기 변화, 및 버퍼층 도입 등의 방법을 이용하여 상기 이온 이동 현상의 제어를 시도하고 있다.
상기 방법 중, 버퍼층을 도입하는 방법에 있어서, 낮은 전력 소모에서 시냅스 거동의 모사가 용이한 소자를 제조한 방법이 보고되었으나, 이는 비이온성의 극성 고분자 또는 극성 산화막 단일 층을 이용한 것으로, 실제 인공 시냅스 소자에 활용하기에는 다소 미흡한 성능을 가지는 문제점이 있다.
본 발명에서는 기존의 비이온성 소재 단일 층 버퍼 층이 아닌 다양한 형태의 다층 버퍼층 박막을 도입한 전자 소자, 특히 트랜지스터의 제조 방법을 제공하고자 한다. 또한 본 발명에서는 레이어 바이 레이어(layer-by-layer) 기술과 같은 정전기적 인력에 의해 형성된 접합부에서의 국부적인 전기장 형성에 따른 이온 이동 현상 제어 기술에 대해서도 제공하고자 한다.
본 발명의 일 목적은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조의 버퍼층을 갖는 바텀 게이트 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조의 버퍼층을 갖는 탑 게이트 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조의 버퍼층을 갖는 사이드 인 플레인 게이트 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조의 버퍼층을 갖는 버티컬형 게이트 트랜지스터를 제공하는 것이다.
일 측면으로서, 본 발명은, 기판; 상기 기판의 상면에 적층된 게이트 전극층; 상기 게이트 전극층의 상면에 적층된 유전체층; 상기 유전체층의 상면에 적층된 채널층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 및 서로 이격된 소스 및 드레인 전극;을 포함하고, 상기 소스 및 드레인 전극은, 상기 유전체층의 양단 상면에 적층되어 상기 채널층의 일부를 대체하거나, 상기 채널층의 양단 상면에 적층되고, 상기 버퍼층은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조를 갖는, 바텀 게이트 트랜지스터를 제공한다.
일 구현예에 있어서, 상기 버퍼층의 다층 구조는 레이어 바이 레이어(layer-by-layer) 공정에 의해 형성되는 것을 특징으로 할 수 있다.
일 구현예에 있어서, 상기 양이온성 고분자는 아민 함유 화합물 및 암모늄염 함유 화합물 중 어느 하나이고, 상기 음이온성 고분자는 리튬, 소듐, 포타슘, 세슘, 및 암모늄 중 어느 하나로 수소 이온이 치환된 고분자 산 화합물인 것을 특징으로 할 수 있다.
일 측면으로서, 본 발명은, 기판; 상기 기판의 상면에 적층된 채널층; 상기 채널층의 상면에 적층된 유전체층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 상기 유전체층의 양단을 제외한 상면에 적층된 게이트 전극층; 및 서로 이격된 소스 및 드레인 전극;을 포함하고, 상기 소스 및 드레인 전극은, 상기 기판의 양단 상면에 적층되어 상기 채널층으로 덮이거나, 상기 채널층의 양단 상면에 적층되어 상기 유전체층으로 덮이고, 상기 버퍼층은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조를 갖는, 탑 게이트 트랜지스터를 제공한다.
일 구현예에 있어서, 상기 버퍼층의 다층 구조는 레이어 바이 레이어(layer-by-layer) 공정에 의해 형성되는 것을 특징으로 할 수 있다.
일 구현예에 있어서, 상기 양이온성 고분자는 아민 함유 화합물 및 암모늄염 함유 화합물 중 어느 하나이고, 상기 음이온성 고분자는 리튬, 소듐, 포타슘, 세슘, 및 암모늄 중 어느 하나로 수소 이온이 치환된 고분자 산 화합물인 것을 특징으로 할 수 있다.
일 측면으로서, 본 발명은, 기판; 상기 기판의 일측 말단 상면에 적층된 채널층; 상기 기판의, 상기 채널층 반대측 말단 상면에 적층되며 상기 채널층과 이격된 게이트 전극층; 상기 기판의 양단을 제외한 상면에 적층되고, 상기 채널층 및 상기 게이트 전극층을 덮는 유전체층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 및 서로 이격된 소스 및 드레인 전극;을 포함하고, 상기 소스 및 드레인 전극은, 상기 기판의 상면에 적층되어 상기 채널층으로 덮이거나, 상기 버퍼층의 상면에 적층되어 상기 유전체층으로 덮이고, 상기 버퍼층은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조를 갖는, 사이드 인 플레인 게이트 트랜지스터를 제공한다.
일 구현예에 있어서, 상기 버퍼층의 다층 구조는 레이어 바이 레이어(layer-by-layer) 공정에 의해 형성되는 것을 특징으로 한다.
일 구현예에 있어서, 상기 양이온성 고분자는 아민 함유 화합물 및 암모늄염 함유 화합물 중 어느 하나이고, 상기 음이온성 고분자는 리튬, 소듐, 포타슘, 세슘, 및 암모늄 중 어느 하나로 수소 이온이 치환된 고분자 산 화합물인 것을 특징으로 한다.
일 측면으로서, 본 발명은, 기판; 상기 기판의 일측 말단 상면에 적층된 채널층; 상기 채널층이 적층되지 않은 기판 방향의 상기 채널층 측면과 상기 채널층의 상면에 적층된 유전체층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 상기 유전체층의 상면 및 측면에 적층된 게이트 전극층; 및 서로 이격된 소스 및 드레인 전극;을 포함하고, 상기 소스 및 드레인 전극은, 상기 채널층 및 상기 기판 사이에 위치하며, 둘 중 하나가 상기 기판의 상면에 적층되고 나머지 하나가 기판 또는 스페이서에 의해 이격되어 그 위에 적층되고, 상기 버퍼층은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조를 갖는, 버티컬형 게이트 트랜지스터를 제공한다.
일 구현예에 있어서, 상기 버퍼층의 다층 구조는 레이어 바이 레이어(layer-by-layer) 공정에 의해 형성되는 것을 특징으로 한다.
일 구현예에 있어서, 상기 양이온성 고분자는 아민 함유 화합물 및 암모늄염 함유 화합물 중 어느 하나이고, 상기 음이온성 고분자는 리튬, 소듐, 포타슘, 세슘, 및 암모늄 중 어느 하나로 수소 이온이 치환된 고분자 산 화합물인 것을 특징으로 한다.
본 발명에 따르면, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조에 의해, 상기 다층 박막 구조를 포함하는 트랜지스터 내 이온의 이동 현상을 조절할 수 있다.
본 발명에 따르면, 이온의 이동 현상을 조절할 수 있고, LbL 박막의 도입 및 적층 횟수에 따라 소자의 전류-전압 곡선의 변화를 확인할 수 있었고, 이온 이동에 의한 전류 변화 속도, 메모리 효과 등을 확인할 수 있었다. 또한, LbL 박막은 다양한 양전하, 음전하를 갖는 소재들을 조합하여 제작할 수 있고, 유기물, 고분자, 무기물, 나노 입자 등 다양한 소재를 통하여 제작이 가능하기 때문에, 상기의 실시예의 소자 결과만 아니라 이온 이동이 결부되는 전자 소자(트랜지스터)에 적용하여 유용하게 이온 이동 현상을 조절이 가능하다.
도 1은 본 발명의 트랜지스터 4종류의 구조 도면이다.
도 2는 본 발명의 실시예 버퍼층에서 사용되는 고분자 분자 구조 도면이다.
도 3은 본 발명의 실시예 버퍼층의 반사 스펙트럼 도면이다.
도 4는 본 발명의 실시예에 따른 트랜지스터의 전류-전압 곡선 도면이다.
도 5는 본 발명의 실시예에 따른 트랜지스터의 전류-시간 곡선 도면이다.
도 2는 본 발명의 실시예 버퍼층에서 사용되는 고분자 분자 구조 도면이다.
도 3은 본 발명의 실시예 버퍼층의 반사 스펙트럼 도면이다.
도 4는 본 발명의 실시예에 따른 트랜지스터의 전류-전압 곡선 도면이다.
도 5는 본 발명의 실시예에 따른 트랜지스터의 전류-시간 곡선 도면이다.
이하, 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 또는 "함유"한다고 할 때, 이는 특별히 달리 정의되지 않는 한, 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다. 또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명이 개시하는 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조의 버퍼층을 갖는 트랜지스터를, 본 발명의 도면을 참조하여 보다 상세하게 설명한다.
도 1은 본 발명의 트랜지스터 4종류의 구조 도면이다.
상기 도 1을 참조하면, 본 발명의 트랜지스터는, 기판; 채널층; 유전체층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 게이트 전극층; 소스 및 드레인 전극;을 포함할 수 있다.
상기 트랜지스터는, 전자 소자 내부의 이온 이동 현상을 제어하기 위하여, 다층 박막 구조의 버퍼층을 포함하는 트랜지스터이고, 이때, 상기 버퍼층은 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층될 수 있고, 레이어 바이 레이어(layer-by-layer), 스핀코팅, 딥코팅, 스프레이 코팅, 및 프린팅 공정에 의해 형성될 수 있고, 바람직하게는, 레이어 바이 레이어(layer-by-layer) 공정에 의해 형성될 수 있다.
상기 레이어 바이 레이어(layer-by-layer) 공정은, 서로 반대의 전하를 띠는 물질들이 정전기적 인력에 의해 유도되는 자가조립을 통해 박막이 형성되는 기술이다. 상기 레이어 바이 레이어(layer-by-layer) 공정은, 적층 및 세정 과정을 반복하여 정전기적 인력을 통해 단일층을 증착시킬 수 있고, 정전기적인 인력이 미치지 않는 잉여의 소재는 용매 및 분산매를 이용한 세정 과정에서 제거할 수 있고, 이는 다층 박막의 거칠기 및 두께를 나노미터 단위에서 세밀하게 조절할 수 있도록 한다. 상기 레이어 바이 레이어(layer-by-layer) 공정은, 양전하 및 음전하를 갖는 다양한 물질을 통해 수행될 수 있고, 극성 나노 입자, 이온성 소재, 및 고분자 전해질 등의 다양한 소재를 사용할 수 있다. 상기 레이어 바이 레이어(layer-by-layer) 공정에서 발생하는 정전기적 인력에 의해, 형성된 박막의 접합부에서 국부적인 전기장이 형성되고, 이에 의해 이온 이동 현상의 제어가 가능하게 될 수 있다. 상기 레이어 바이 레이어(layer-by-layer) 다층 박막의 적용에 의해, 전자 소자 내부의 이온 이동 현상을 제어할 수 있고 상기 전자 소자의 장단기 과도(transient) 메모리 특성 역시 제어할 수 있으며, 이와 같이 개선된 이온 이동 현상을 갖는 전자 소자를 고기능성 소자, 메모리 소자, 또는 인공 시냅스 소자 등으로 활용할 수 있다. 바람직하게는, 상기 전자 소자는, 상기와 같은 특성에 의해, 신호 처리 및 기억, 망각 등의 거동을 체계적으로 조절할 수 있게 되어, 인공 시냅스 소자로 활용될 수 있다.
본 발명의 실시예에서, 상기 레이어 바이 레이어(layer-by-layer) 다층 박막은, 극성 용매에 용해된 양이온성 및 음이온성 고분자 전해질, 극성 고분자, 물에 분산되어 (+)과 (-)의 제타전위를 갖는 나노입자 등의 예시와 같이, 액체에 용해 및 분산되어있는 이온성 및 극성 비이온성 소재를 통해서 제조할 수 있다. 상기 다층 박막의 적층은, 기판 또는 아래층 고분자의 표면 전하에 따라 반대의 전하를 갖는 소재를 노출시켜 진행할 수 있다. 이때, 상기 비이온성 소재로는, 폴리에틸렌옥사이드(poly(ethylene oxide)) 및 폴리비닐알코올(poly(vinyl alcohol)) 등과 같이 수소 결합을 할 수 있는 작용기를 갖는 소재를 사용할 수 있다.
상기 레이어 바이 레이어(layer-by-layer) 다층 박막을 포함하는 트랜지스터는, 1회 이상의 적층을 통해 두께가 조절된 상기 레이어 바이 레이어(layer-by-layer) 다층 박막을 준비하는 제1 단계; 활성층과 레이어 바이 레이어(layer-by-layer) 다층 박막을 접합하는 제2 단계; 상기 접합된 활성층 및 다층 박막을, 전자 소자에 도입하는 제3 단계를 통하여, 제조될 수 있다.
상기 제2 단계에서는, 전자 소자의 활성층의 표면 전하에 반대되는 전하를 갖는 고분자 물질을 먼저 증착시킬 수 있다. 상기 활성층은, 전하 및 이온을 흐르게 할 수 있는 기능을 갖는다. 이를 레이어 바이 레이어(layer-by-layer) 다층 박막과 접합하여 상기 제2 단계를 수행한다. 상기 활성층의 구성 성분으로는, 저항 변화 메모리 소자를 위한 금속 산화물 박막, 전해질 게이트 박막 트랜지스터의 유무기 도체 및 반도체 소재 등과 같이 내부 이온 이동에 의한 소자 상태 변화가 가능한 소재를 포함할 수 있다.
본 발명에서는, 형성된 레이어 바이 레이어(layer-by-layer) 다층 박막이 정전기적 인력에 의해 큰 용매 저항성을 갖기 때문에, 전자 소자 구조에 따라 레이어 바이 레이어(layer-by-layer) 다층 박막이 활성층 다음에 적층되는 공정, 레이어 바이 레이어(layer-by-layer) 다층 박막 위로 활성층을 형성하는 공정 모두가 진행될 수 있다. 또한, 레이어 바이 레이어(layer-by-layer) 다층 박막 형성 과정 중 기재의 국부적 표면 처리 또는 희생층 적용 등을 이용한 패터닝 공정 또한 진행될 수 있다.
상기 제3 단계에서의 전자 소자는, 기존의 저항 변화 메모리 소자와 같은 2단자 소자, 박막 트랜지스터와 같은 3단자 소자 등, 구동 원리에서 이온의 이동이 수반되는 소자를 의미할 수 있고, 그 중, 레이어 바이 레이어(layer-by-layer) 다층 박막을 포함하는 전자 소자를 지칭할 수 있다. 본 발명의 하기 실시예에서는, 3단자 소자인 레이어 바이 레이어(layer-by-layer) 다층 박막을 포함하는 전자 소자를 활용하여 평가예 테스트를 진행하였다.
상기 기판은, 바람직하게는 유리 또는 실리콘 웨이퍼 기판이 사용될 수 있고, 상기 채널층은, 활성층이라고도 하며, 전도성 고분자 또는 유기 반도체 또는 무기 반도체를 이용할 수 있고, 바람직하게는 폴리(3,4-에틸렌디옥시티오펜):폴리(스티렌설포네이트)(PEDOT:PSS)를 포함할 수 있고, 추가로 상기 채널층은 전도도 향상 첨가제, 바람직하게는 에틸렌글리콜을 포함할 수 있다. 상기 유전체층은 전해질을 포함할 수 있다.
상기 트랜지스터는, 게이트 전극의 배치 위치에 따라, 게이트 전극이 기판 전체면 상에 및 다른 구성요소의 아래에 위치한 바텀 게이트 구조, 게이트 전극이 다른 구성요소의 위에 위치한 탑 게이트 구조, 게이트 전극이 다른 구성요소의 반대측 말단 기판 상에 및 유전체층의 하에 위치한 사이드 인 플레인 게이트 구조, 및 게이트 전극이 다른 구성요소의 상면 및 측면과 인접하며 위치하는 버티컬형 게이트 구조일 수 있다.
상기 바텀 게이트 구조는, 기판; 상기 기판의 상면에 적층된 게이트 전극층; 상기 게이트 전극층의 상면에 적층된 유전체층; 상기 유전체층의 상면에 적층된 채널층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 및 서로 이격된 소스 및 드레인 전극;을 포함하고, 상기 소스 및 드레인 전극은, 상기 유전체층의 양단 상면에 적층되어 상기 채널층의 일부를 대체하거나, 상기 채널층의 양단 상면에 적층될 수 있다.
상기 탑 게이트 구조는, 기판; 상기 기판의 상면에 적층된 채널층; 상기 채널층의 상면에 적층된 유전체층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 상기 유전체층의 양단을 제외한 상면에 적층된 게이트 전극층; 및 서로 이격된 소스 및 드레인 전극;을 포함하고, 상기 소스 및 드레인 전극은, 상기 기판의 양단 상면에 적층될 수 있다.
상기 사이드 인 플레인 게이트 구조는, 기판; 상기 기판의 일측 말단 상면에 적층된 채널층; 상기 기판의, 상기 채널층 반대측 말단 상면에 적층되며 상기 채널층과 이격된 게이트 전극층; 상기 기판의 양단을 제외한 상면에 적층되고, 상기 채널층 및 상기 게이트 전극층을 덮는 유전체층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 및 서로 이격된 소스 및 드레인 전극;을 포함하고, 상기 소스 및 드레인 전극은, 상기 기판의 상면에 적층될 수 있다.
상기 버티컬형 게이트 구조는, 기판; 상기 기판의 일측 말단 상면에 적층된 채널층; 상기 채널층이 적층되지 않은 기판 방향의 상기 채널층 측면과 상기 채널층의 상면에 적층된 유전체층; 상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 상기 유전체층의 상면 및 측면에 적층된 게이트 전극층; 및 서로 이격된 소스 및 드레인 전극;을 포함하고, 상기 소스 및 드레인 전극은, 상기 채널층 및 상기 기판 사이에 위치하며, 둘 중 하나가 상기 기판의 상면에 적층되고 나머지 하나가 기판 또는 스페이서에 의해 이격되어 그 위에 적층될 수 있다.
도 2는 본 발명의 실시예 버퍼층에서 사용되는 고분자 분자 구조 도면이다.
상기 버퍼층은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조를 가질 수 있다.
상기 양이온성 고분자는 아민 함유 화합물 및 암모늄염 함유 화합물 중 어느 하나일 수 있고, 상기 아민 함유 화합물은, 바람직하게는, 선형 폴리에틸렌이민(linear poly(ethyleneimine), PEI), 분지형 폴리에틸렌이민(branched poly(ethyleneimine), PEI), 폴리알릴아민 poly(allylamine), 폴리알릴아민 하이드로클로라이드 poly(allylamine hydrochloride)일 수 있고, 상기 암모늄염 함유 화합물은, 바람직하게는, 폴리쿼터늄(polyquaternium) 등의 제4 급암모늄 염 기반일 수 있다. 상기 폴리쿼터늄은, 바람직하게는, 폴리디알릴디메틸암모늄 클로라이드 (poly(diallyldimethylammonium chloride), PDADMAC), 폴리디알릴디메틸암모늄 티트라플루오로보레이트 (poly(diallyldimethylammonium tetrafluoroborate), PDADMABF4), 폴리디알릴디메틸암모늄 헥사플루오로포스페이트 (poly(diallyldimethylammonium hexafluorophosphate), PDADMAPF6), 폴리디알릴디메틸암모늄 bis트리플루오로메탄 술폰이미드 (poly(diallyldimethylammonium bis(trifluoromethane)sulfonimide), PDADMATFSI)일 수 있다.
상기 음이온성 고분자는 리튬, 소듐, 포타슘, 세슘, 및 암모늄 중 어느 하나로 수소 이온이 치환된 고분자 산 화합물일 수 있고, 상기 아민 함유 화합물은, 바람직하게는, 폴리비닐아세트산 (poly(vinyl acetic acid)), 폴리비닐설폰산 (poly(vinyl sulfonic acid)), 폴리비닐인산 (poly(vinyl phosphonic acid)), 폴리스티렌설폰산 (poly(styrene sulfonic acid), PSSA), 폴리(2-아크릴아미도-2-메틸-1-프로판설폰산) (poly(2-acrylamido-2-methyl-1-propane sulfonic acid), (PAAMPSA)) 등의 고분자 산일 수 있고, 상기 고분자 산의 산성 작용기, 바람직하게는 카르복실산, 설폰산, 및 인산 등의 산성 작용기에 존재하는 하나 또는 그 이상의 수소 이온이, 리튬, 소듐, 칼륨, 세슘, 및 암모늄 등의 양이온으로 치환된 고분자 염일 수 있다.
본 발명의 트랜지스터는, 레이어 바이 레이어(layer-by-layer) 다층 박막의 고분자 소재에 국한되는 것이 아닌, 서로 다른 전하 사이의 정전기적 인력을 사용하는 것에 그 목적이 있으며, 따라서, 아래 실시예의 고분자 성분 및 적층 횟수와 그의 두께 조건으로 한정하여 해석할 수 없으며, 그외의 고분자 성분 및 기타 코팅 공정 방법 등을 포함하는 다양한 형태로 실시될 수 있다.
이하 본 발명의 다양한 실시예들 및 평가예들에 대해 상술한다. 다만, 하기의 실시예들은 본 발명의 일부 실시예에 불과한 것으로서, 본 발명이 하기 실시예들에 한정되는 것으로 해석되어서는 아니된다.
<실시예>
본 발명의 다층 박막 및 이를 포함하는 트랜지스터를 아래와 같이 제조하였다.
(1) 레이어-바이-레이어(layer-by-layer) 다층 박막 물질 준비
물에 10mM 농도로 용해시킨 양이온성 고분자 전해질 폴리디알릴디메틸암모늄 클로라이드 (poly(diallyldimethylammonium chloride), PDADMAC) 및 폴리에틸렌이민(linear poly(ethyleneimine), PEI)과 음이온성 고분자 전해질 폴리스티렌설폰산 (poly(styrene sulfonic acid), PSSA) 및 폴리(2-아크릴아미도-2-메틸-1-프로판설폰산) (poly(2-acrylamido-2-methyl-1-propane sulfonic acid), (PAAMPSA)) 용액을 준비하였다. 이때, 상기 나열된 양이온성 고분자 물질 PDADMAC, 양이온성 고분자 물질 PEI, 음이온성 고분자 물질 PSSA, 및 음이온성 고분자 물질 PAAMPSA의 화학식은 본 발명의 도 2에 도시하였다.
(2) 레이어-바이-레이어(layer-by-layer) 다층 박막 적층
유리 및 200nm의 산화막을 갖는 실리콘 웨이퍼 기판을 물, 아세톤, 및 이소프로필 알코올에 침지시켜 초음파 세척 공정을 통해 세정하였다. 상기 기판 상에 30nm의 폴리(3,4-에틸렌디옥시티오펜):폴리(스티렌설포네이트)(PEDOT:PSS)로 박막을 형성하였다. 상기 PEDOT:PSS의 SO3H 작용기와 반응시키기 위하여, 다층 박막의 적층은 양이온성 고분자 전해질부터 진행하였다. 10mM의 전해질 용액에 기판을 1분간 침지시키고, 이후 물로 2회 세척한 후 블로잉을 통해 건조시켰다. 상기 기판을 반대 전하로 하전된 용액에 1분간 침지시켜 음이온성 고분자 전해질을 적층하였다. 이러한 과정을 여러 번 반복하여 원하는 층수의 레이어-바이-레이어(layer-by-layer) 다층 박막을 제조하였다.
(3) 레이어-바이-레이어(layer-by-layer) 다층 박막을 도입한 트랜지스터 제작
상기 레이어-바이-레이어(layer-by-layer) 다층 박막을 적용하여 시냅스 소자 중 3단자 소자인 전해질 게이트 트랜지스터를 제작하였다. 실시예의 전자 소자는 탑 게이트 및 바텀 컨택 구조로 제작하였다.
열증착기를 이용하여 유리 기판 위에 37nm의 금 박막을 3nm의 니켈 접착층과 함께 증착하였다. 섀도우 마스크를 이용하여 폭 1.5 mm, 길이 0.15 mm의 채널을 갖도록 패터닝하였다. 증착된 기판은 물, 아세톤, 및 이소프로필 알코올을 이용하여 세정하였다. 상기 기판에 활성층인 PEDOT:PSS의 코팅을 촉진하기 위하여 2분간 플라즈마로 처리하였다. 50nm 가량의 PEDOT:PSS 박막을 형성하기 위해 스핀코터를 이용하여 60초 동안 2000rpm으로 회전시켰다. 상기 PEDOT:PSS는 전도도 향상 첨가제인 에틸렌글리콜을 5 vol% 첨가한 뒤 교반하여 사용하였다. 형성된 PEDOT:PSS 박막은 140℃로 가열된 핫플레이트에서 10분간 열처리를 수행하였다.
상기 다층 박막을 활성층 위에 증착하기 위해 스핀코팅 방법을 이용하였다. 음이온성 고분자 전해질 폴리스티렌설폰산 (poly(styrene sulfonic acid), PSSA)과 양이온성 고분자 전해질 폴리디알릴디메틸암모늄 클로라이드 (poly(diallyldimethylammonium chloride), PDADMAC) 두 가지 물질을 모두 탈이온수에 10mM의 농도 용해시켜 준비하였다. 양이온성 박막(PDADMAC)을 적층하지 않은 소자 (0 층), PEDOT:PSS 활성층 상에 PDADMAC를 1회 적층한 소자 (1 층), PEDOT:PSS 활성층 상에 적층된 PDADMAC 상에 PSSA와 PDADMAC 순으로 추가로 적층한 소자 (2 층) 3가지 조건으로 박막을 준비하였다. 모든 적층 과정은 2000rpm에서 60초 동안 수행되었다. 적층 후 열처리를 140℃로 진행하여 표면의 물을 제거하였다.
양이온성 박막이 0, 1, 및 2개의 층으로 포함된 다층 박막을 적층한 소자에 대해서, 스프레이 코팅을 이용하여 추가로 유전체층과 게이트 전극을 형성하였다. 스프레이 코팅 공정 중 패터닝은 섀도우 마스크를 이용하여 진행하였다. 기판의 온도는 140℃로 설정하였다. 스프레이 노즐과 기판 사이 간격은 15cm으로 일정히 유지하며 분사를 진행하였다. 1 bar의 압력으로 스프레이 코팅을 진행하였다. 유전체층 내 전해질로, 18 wt%의 농도로 물에 용해된 음이온성 고분자 전해질 폴리스티렌설폰산 (poly(styrene sulfonic acid), PSSA) 2 mL를 분사하였고, 게이트 전극으로는 상기 에틸렌글리콜이 5vol%만큼 포함된 PH1000을 1mL 분사하여 형성하였다.
<평가예>
(1) 레이어-바이-레이어(layer-by-layer) 다층 박막의 분광학적 분석
도 3은 본 발명의 실시예 버퍼층의 반사 스펙트럼 도면이다.
상기 반사 스펙트럼은, 본 발명의 실시예 (2)항목의 레이어-바이-레이어(layer-by-layer) 다층 박막의 자외선-가시광선-적외선 반사 스펙트럼이다.
상기 도 3을 참조하면, 레이어-바이-레이어(layer-by-layer) 다층 박막의 층 개수가 증가함에 따라 브래그 회절 피크 이동에 의해 200nm SiO2와 30nm PEDOT:PSS 박막에 의한 600nm 근방의 반사 피크가 장파장 영역으로 이동하는 것을 확인할 수 있고, 레이어-바이-레이어(layer-by-layer) 다층 박막 제작에 사용한 소재의 조합에 따라 적층에 따른 반사 피크 이동의 정도가 다름을 확인할 수 있었다.
(2) 레이어-바이-레이어(layer-by-layer) 다층 박막 전자 소자의 전기적 분석
본 발명의 실시예에서 제조한 전자 소자는, 마이크로 포지셔너와의 접촉 후 소스미터를 이용하여 분석하였다.
도 4는 본 발명의 실시예에 따른 트랜지스터의 전류-전압 곡선 도면이다.
상기 도 4를 참조하면, 0층 소자는 게이트 전압 인가에 의해 크게 영향을 받지 않지만, 1층 및 2층 소자는 게이트 전압 인가를 통해 채널층을 통해 흐르는 전류 값, 즉 채널의 컨덕턴스가 큰 폭으로 변하는 것을 확인할 수 있었다. 3단자 소자인 트랜지스터 기반 시냅스 소자의 가중치는 활성층의 컨덕턴스를 이용하기 때문에, 레이어-바이-레이어(layer-by-layer) 다층 박막의 도입을 통해 소자의 상태를 더 큰 폭으로 조절할 수 있음을 확인할 수 있으며, 이는, 레이어-바이-레이어(layer-by-layer) 다층 박막의 적층에 따라 전자 소자의 전류 변화 폭이 커지는 것을 의미한다.
도 5는 본 발명의 실시예에 따른 트랜지스터의 전류-시간 곡선 도면이다.
상기 도 5를 참조하면, 본 발명의 실시예 (3)항목의 레이어-바이-레이어(layer-by-layer) 다층 박막 트랜지스터의 전압 인가에 따른 전류-시간 곡선이다.
시간에 따른 전류 변화가 0층에서 1층 및 2층으로 레이어-바이-레이어(layer-by-layer) 다층 박막의 적층 횟수가 늘어남에 따라 상승함을 확인할 수 있고, 2층 소자에서는 전압 인가 후 수 초 이후의 안정화된 전류 값이 초기 전류 값과 다른 점을 통해, 전압 인가 후 전류치가 초기값으로 복구되지 못하는, 이온 이동 현상에 의한 메모리 효과 또한 직접적으로 확인하였다. 활성층의 전류가 이온 이동에 의해 영향을 받는 점을 생각하면, 레이어-바이-레이어(layer-by-layer) 다층 박막 도입에 따라 이온 이동 현상을 조절할 수 있음을 확인할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (12)
- 기판;
상기 기판의 상면에 적층된 게이트 전극층;
상기 게이트 전극층의 상면에 적층된 유전체층;
상기 유전체층의 상면에 적층된 채널층;
상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 및
서로 이격된 소스 및 드레인 전극;을 포함하고,
상기 소스 및 드레인 전극은, 상기 유전체층의 양단 상면에 적층되어 상기 채널층의 일부를 대체하거나, 상기 채널층의 양단 상면에 적층되고,
상기 버퍼층은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조를 갖는,
바텀 게이트 트랜지스터.
- 제1항에 있어서,
상기 버퍼층의 다층 구조는 레이어 바이 레이어(layer-by-layer) 공정에 의해 형성되는,
바텀 게이트 트랜지스터.
- 제1항에 있어서,
상기 양이온성 고분자는 아민 함유 화합물 및 암모늄염 함유 화합물 중 어느 하나이고, 상기 음이온성 고분자는 리튬, 소듐, 포타슘, 세슘, 및 암모늄 중 어느 하나로 수소 이온이 치환된 고분자 산 화합물인,
바텀 게이트 트랜지스터.
- 기판;
상기 기판의 상면에 적층된 채널층;
상기 채널층의 상면에 적층된 유전체층;
상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층;
상기 유전체층의 양단을 제외한 상면에 적층된 게이트 전극층; 및
서로 이격된 소스 및 드레인 전극;을 포함하고,
상기 소스 및 드레인 전극은, 상기 기판의 양단 상면에 적층되어 상기 채널층으로 덮이거나, 상기 채널층의 양단 상면에 적층되어 상기 유전체층으로 덮이고,
상기 버퍼층은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조를 갖는,
탑 게이트 트랜지스터.
- 제4항에 있어서,
상기 버퍼층의 다층 구조는 레이어 바이 레이어(layer-by-layer) 공정에 의해 형성되는,
탑 게이트 트랜지스터.
- 제4항에 있어서,
상기 양이온성 고분자는 아민 함유 화합물 및 암모늄염 함유 화합물 중 어느 하나이고, 상기 음이온성 고분자는 리튬, 소듐, 포타슘, 세슘, 및 암모늄 중 어느 하나로 수소 이온이 치환된 고분자 산 화합물인,
탑 게이트 트랜지스터.
- 기판;
상기 기판의 일측 말단 상면에 적층된 채널층;
상기 기판의, 상기 채널층 반대측 말단 상면에 적층되며 상기 채널층과 이격된 게이트 전극층;
상기 기판의 양단을 제외한 상면에 적층되고, 상기 채널층 및 상기 게이트 전극층을 덮는 유전체층;
상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층; 및
서로 이격된 소스 및 드레인 전극;을 포함하고,
상기 소스 및 드레인 전극은, 상기 기판의 상면에 적층되어 상기 채널층으로 덮이거나, 상기 버퍼층의 상면에 적층되어 상기 유전체층으로 덮이고,
상기 버퍼층은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조를 갖는,
사이드 인 플레인 게이트 트랜지스터.
- 제7항에 있어서,
상기 버퍼층의 다층 구조는 레이어 바이 레이어(layer-by-layer) 공정에 의해 형성되는,
사이드 인 플레인 게이트 트랜지스터.
- 제7항에 있어서,
상기 양이온성 고분자는 아민 함유 화합물 및 암모늄염 함유 화합물 중 어느 하나이고, 상기 음이온성 고분자는 리튬, 소듐, 포타슘, 세슘, 및 암모늄 중 어느 하나로 수소 이온이 치환된 고분자 산 화합물인,
사이드 인 플레인 게이트 트랜지스터.
- 기판;
상기 기판의 일측 말단 상면에 적층된 채널층;
상기 채널층이 적층되지 않은 기판 방향의 상기 채널층 측면과 상기 채널층의 상면에 적층된 유전체층;
상기 채널층과 유전체층이 맞닿는 전체 면 상에 위치한 버퍼층;
상기 유전체층의 상면 및 측면에 적층된 게이트 전극층; 및
서로 이격된 소스 및 드레인 전극;을 포함하고,
상기 소스 및 드레인 전극은, 상기 채널층 및 상기 기판 사이에 위치하며, 둘 중 하나가 상기 기판의 상면에 적층되고 나머지 하나가 기판 또는 스페이서에 의해 이격되어 그 위에 적층되고,
상기 버퍼층은, 양이온성 고분자 및 음이온성 고분자가 교대로 각각 한 번 이상 적층된 다층 박막 구조를 갖는,
버티컬형 게이트 트랜지스터.
- 제10항에 있어서,
상기 버퍼층의 다층 구조는 레이어 바이 레이어(layer-by-layer) 공정에 의해 형성되는,
버티컬형 게이트 트랜지스터.
- 제10항에 있어서,
상기 양이온성 고분자는 아민 함유 화합물 및 암모늄염 함유 화합물 중 어느 하나이고, 상기 음이온성 고분자는 리튬, 소듐, 포타슘, 세슘, 및 암모늄 중 어느 하나로 수소 이온이 치환된 고분자 산 화합물인,
버티컬형 게이트 트랜지스터.
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- 2021-11-30 KR KR1020210167862A patent/KR102655216B1/ko active IP Right Grant
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Also Published As
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