KR20150019137A - 고 이동도 박막 트랜지스터 및 그 제조방법과 고 이동도 박막 트랜지스터를 포함하는 디스플레이 - Google Patents
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Abstract
고 이동도 박막 트랜지스터 및 그 제조방법과 고 이동도 박막 트랜지스터를 포함하는 디스플레이에 관해 개시되어 있다. 개시된 일 실시예에 의한 고 이동도 TFT는 게이트 전극과 이격된 소스 및 드레인 전극, 상기 소스 및 드레인 전극과 접촉되고 상기 게이트 전극과 이격된 채널층, 상기 게이트 전극과 상기 채널층 사이에 구비된 게이트 절연층, 상기 게이트 절연층과 상기 채널층 사이에 위치하여 상기 게이트 절연층과상기 채널층의 계면에 존재하는 산소 및 질소와 결합하는 버퍼층을 포함한다. 상기 채널층은 아연 산화질화물(zinc oxynitride)을 기반으로 하는 물질층이다. 상기 버퍼층은 Al, Sc, Y, Ti, V 및 Cr 중 어느 하나를 포함할 수 있다.
Description
본 개시는 트랜지스터 및 그 적용에 관한 것으로서, 보다 자세하게는 고 이동도 박막 트랜지스터 및 그 제조방법과 고 이동도 박막 트랜지스터를 포함하는 디스플레이 에 관한 것이다.
고 이동도를 갖는 박막 트랜지스터(Thin Film Transistor, TFT)는 금속 산화물 반도체를 채널로 사용한다. 금속 산화물 반도체는 폴리 실리콘에 비해 가격적인 장점을 갖고 있다. 또한, 금속 산화물 반도체는 비정질 실리콘에 비해 높은 캐리어 이동도를 갖는다. 그러나 게이트 절연층과 금속 산화물 반도체의 계면 결함(defect)으로 인해 금속 산화물 반도체를 채널로 사용하는 TFT의 전기적 특성의 신뢰성이 낮아질 수 있다. 예컨대, 온도나 전압 등과 같은 외부 환경에 따른 TFT의 문턱전압의 시프트(shift) 정도가 허용 범위를 벗어날 수 있다.
본 개시에서 일 실시예는 TFT의 사용 환경에 따라 TFT의 전기적 특성의 신뢰성이 저하되는 것을 방지할 수 있는 고 이동도 TFT를 제공한다.
본 개시에서 일 실시예는 이러한 고 이동도 TFT의 제조 방법을 제공한다.
본 개시에서 일 실시예는 그러한 고 이동도 TFT를 포함하는 디스플레이를 제공한다.
개시된 일 실시예에 의한 고 이동도 TFT는 게이트 전극과 이격된 소스 및 드레인 전극, 상기 소스 및 드레인 전극과 접촉되고 상기 게이트 전극과 이격된 채널층, 상기 게이트 전극과 상기 채널층 사이에 구비된 게이트 절연층, 상기 게이트 절연층과 상기 채널층 사이에 위치하여 상기 게이트 절연층과 상기 채널층의 계면에 존재하는 산소 및 질소와 결합하는 버퍼층을 포함한다. 상기 채널층은 아연 산화질화물(zinc oxynitride)을 기반으로 하는 물질층이다.
이러한 고 이동도 박막 트랜지스터에서, 상기 버퍼층은 Al, Sc, Y, Ti, V 및 Cr 중 어느 하나를 포함할 수 있다.
상기 아연 산화질화물을 기반으로 하는 물질층은 도핑물질(X)을 포함할 수 있다. 상기 도핑물질(X)은 양이온 도핑원소로서, Li, B, C, Mg, Al, Si, Sc, Ti, V, Cr, Fe, Co, Ni, Cu, Ga, Y, Zr, Nb, Mo, Ru, In, Sn, Hf, Ta, W, La 및 Ce 중 1개 이상을 포함할 수 있다.
상기 도핑물질(X)은 음이온 도핑원소로서, F, S, Cl, Se, Te, Br, P, As, Sb, Si, Ge, Sn 및 I 중 1개 이상을 포함할 수 있다.
상기 버퍼층은 산화물층 및 질화물층 중 어느 하나일 수 있다. 이때, 상기 산화물층과 상기 질화물층은 금속 리치 물질층일 수 있다.
상기 산화물층은 Al2O3층이고, 상기 질화물층은 AlN층일 수 있다. 상기 Al2O3층과 상기 AlN층은 알루미늄 리치(Al-rich)일 수 있다.
상기 게이트 전극은 탑 게이트(top gate) 전극 또는 바텀 게이트(bottom gate) 전극일 수 있다.
개시된 일 실시예에 의한 고 이동도 TFT는 게이트 전극과 이격된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극과 접촉되고, 상기 게이트 전극과 이격된 채널층과, 상기 게이트 전극과 상기 채널층 사이에 구비된 게이트 절연층과, 상기 게이트 절연층과 상기 채널층 사이에 위치하고, 댕글링 본드(dangling bond)를 갖지 않는 절연층을 포함한다. 상기 채널층은 아연 산화질화물을 기반으로 하는 물질층이다.
상기 절연층은 보론 나이트라이드층일 수 있다.
상기 아연 산화질화물을 기반으로 하는 물질층은 도핑물질(X)을 포함할 수 있다.
개시된 일 실시예에 의한 고 이동도 TFT 제조방법은 기판 상에 게이트 전극과 소스 및 드레인 전극을 형성하는 과정과, 상기 소스 및 드레인 전극과 접촉되는 아연 산화질화물 기반 채널층을 형성하는 과정과, 상기 채널층과 상기 게이트 전극 사이에 게이트 절연층을 형성하는 과정 및 상기 게이트 절연층과 상기 채널층 사이에 계면 결함의 작용을 억제하는 버퍼층을 형성하는 과정을 포함한다.
이러한 제조방법에서, 상기 아연 산화질화물 채널층은 도핑물질을 포함할 수 있다.
상기 버퍼층은 상기 게이트 절연층과 상기 채널층의 계면에 존재하는 산소 및 질소와 결합하는 물질층을 포함할 수 있다. 이때, 상기 물질층은 금속층, 금속 산화물층, 금속 질화물층, 금속 리치 산화물층 및 금속 리치 질화물층 중 어느 하나일 수 있다.
상기 버퍼층은 댕글링 본드를 갖지 않는 절연층을 포함할 수 있다. 이때, 상기 절연층은 보론 나이트라이드층일 수 있다.
개시된 일 실시예에 의한 디스플레이는 TFT를 포함하는 디스플레이에 있어서, 상기 TFT는 게이트 전극, 소스 및 드레인 전극, 아연 산화질화물을 기반으로 하는 물질층을 포함하는 채널층, 게이트 절연층, 상기 게이트 절연층과 상기 채널층 사이에 위치하여 상기 게이트 절연층과 상기 채널층의 계면 결함의 작용을 억제하는 버퍼층을 포함한다.
이러한 디스플레이에서, 상기 아연 산화질화물 채널층은 도핑물질을 포함할 수 있다. 상기 버퍼층은 상기 게이트 절연층과 상기 채널층의 계면에 존재하는 산소 및 질소와 결합하는 물질층을 포함할 수 있다. 이때, 상기 물질층은 금속층, 금속 산화물층, 금속 질화물층, 금속 리치 산화물층 및 금속 리치 질화물층 중 어느 하나일 수 있다.
상기 버퍼층은 댕글링 본드를 갖지 않는 절연층을 포함할 수 있다. 이때, 상기 절연층은 보론 나이트라이드층일 수 있다.
상기 TFT는 액정 디스플레이(Liquid Crystal Display, LCD), 3차원(three-dimensional, 3D) 디스플레이, OLED(Organic Light Emitting Diode) 및 UD(Ultra Definition) 디스플레이 중 어느 하나에 구비될 수 있다.
개시된 TFT에서 채널층과 게이트 절연층 사이에 결함 제거층 또는 결함 상호 작용(반응) 방지층의 역할을 하는 버퍼층이 구비되어 있다. 일 예의 버퍼층은 게이트 절연층 및 채널층의 결함과 결합할 수 있다. 다른 예의 버퍼층은 댕글링 본드를 갖지 않는 바, 게이트 절연층 및 채널층의 결함과 반응하지 않고, 게이트 절연층의 결함과 채널층의 결함이 서로 작용하거나 반응하지 못하도록 분리한다. 이와 같이, 게이트 절연층과 채널층 사이에 버퍼층이 존재함으로써, 게이트 절연층과 채널층의 계면에서 결함이 사라지거나 게이트 절연층의 결함과 채널층의 결함은 서로 반응을 하지 못한다. 따라서 게이트 절연층과 채널층의 계면에 존재하는 결함에 기인하여 TFT의 특성이 저하되는 것을 방지할 수 있다. 또한, 이러한 TFT가 디스플레이의 스위칭 소자로 구비될 경우, 디스플레이의 동작 특성이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 의한 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 박막 트랜지스터의 단면도이다.
도 3 내지 도 5는 도 1의 박막 트랜지스터의 제조방법을 단계별로 나타낸 단면도들이다.
도 6 내지 도 8은 도 2의 박막 트랜지스터의 제조방법을 단계별로 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 의한 박막 트랜지스터의 단면도이다.
도 3 내지 도 5는 도 1의 박막 트랜지스터의 제조방법을 단계별로 나타낸 단면도들이다.
도 6 내지 도 8은 도 2의 박막 트랜지스터의 제조방법을 단계별로 나타낸 단면도들이다.
이하, 일 실시예에 의한 고 이동도 TFT 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 제조방법 설명 후, 상기 고 이동도 TFT를 스위칭 소자로 포함하는 디스플레이에 대해 설명된다.
먼저, 본 발명의 일 실시예에 의한 TFT를 설명한다.
도 1은 일 실시예에 의한 TFT 소자로써, 탑 게이트 TFT를 보여준다.
도 1을 참조하면, 기판(20) 상에 채널층(22)이 형성되어 있다. 기판(20)은, 예를 들면 SOI(Silicon On Insulator) 기판일 수 있다. 채널층(22)은 금속 산화물층일 수 있다. 예를 들면, 채널층(22)은 아연 질화물(zinc nitride) 또는 아연 산화질화물(zinc oxynitride) 기반의 반도체 물질층일 수 있다. 이때, 채널층(22)은 불순물(X)로 도핑될 수 있다. 이러한 채널층(22)의 일 예는 ZnON층 또는 ZnONX층일 수 있다. 불순물(X)은 양이온의 도핑원소 또는 음이온의 도핑원소일 수 있다. 상기 양이온의 도핑원소는, 예를 들면Li, B, C, Mg, Al, Si, Sc, Ti, V, Cr, Fe, Co, Ni, Cu, Ga, Y, Zr, Nb, Mo, Ru, In, Sn, Hf, Ta, W, La 및 Ce 중 1개 이상일 수 있다. 상기 음이온의 도핑원소는 F, S, Cl, Se, Te, Br, P, As, Sb, Si, Ge, Sn 및 I 중 1개 이상일 수 있다. 채널층(22) 상에 소스 전극(24)과 드레인 전극(26)이 구비되어 있다. 소스 전극(24)과 드레인 전극(26)은 이격되어 있다. 소스 전극(24)과 드레인 전극(26) 사이의 채널층(22) 상에 버퍼층(28)이 존재한다. 버퍼층(28)은 소스 및 드레인 전극(24, 26)과 이격되어 있다. 버퍼층(28) 상에 게이트 절연층(30) 및 게이트 전극(32)이 순차적으로 적층되어 있다.
일 예에 따른 버퍼층(28)은 게이트 절연층(30)과 채널층(22)의 계면에서 결함을 제거하는 결함 제거층일 수 있다.
구체적으로, 버퍼층(28)은 게이트 절연층(30)과 채널층(22) 사이에서 게이트 절연층(30)에 존재하는 결함(예컨대, 댕글링 본드(dangling bond), 산소 빈자리, 질소 빈자리 등)과 채널층(22)에 존재하는 결함(예컨대, 산소 빈자리 또는 질소 빈자리 등)과 결합할 수 있다. 이에 따라 게이트 절연층(30)과 채널층(22)에서 결함이 제거되고, 그 결과 게이트 절연층(30)과 채널층(22)의 결함으로 인해 TFT의 전기적 특성의 신뢰성이 저하되는 것을 방지할 수 있다. 이러한 역할을 하는 버퍼층(28)은 게이트 절연층(30)과 채널층(22)의 계면에 존재하는 산소(O) 및 질소(N)와 안정적으로 결합되는 금속을 포함하는 물질층일 수 있다. 이러한 버퍼층(28)으로, 예를 들면 금속층, 금속 산화물층, 금속 질화물층, 금속 리치 산화물층 또는 금속 리치 질화물층이 사용될 수 있으나, 이러한 물질층으로 한정되지 않는다. 상기 금속층은, 예를 들면 알루미늄(Al)층일 수 있다. 상기 금속 산화물층은, 예를 들면 알루미늄 산화물층일 수 있다. 상기 알루미늄 산화물층으로, 예를 들면 Al2O3층이 사용될 수 있다. 상기 금속 질화물층은, 예를 들면 AlN층과 같은 알루미늄 질화물층일 수 있다. 상기 금속 리치 산화물층은 금속 함량이 금속 산화물층보다 많은 물질층인데, 예를 들면 알루미늄 리치(Al-rich) Al2O3층일 수 있다. 상기 금속 리치 질화물층은 금속 함량이 금속 질화물보다 많은 물질층인데, 예를 들면 알루미늄 리치 AlN층일 수 있다. 버퍼층(28)은 산소(O) 및 질소(N)와 안정적으로 결합되는 금속으로 알루미늄 대신에 Sc, Y, Ti, V 및 Cr 중 어느 하나를 포함할 수도 있다.다른 예에 따른 버퍼층(28)은 게이트 절연층(30) 및 채널층(22)의 결함과 결합하여 상기 결함을 제거하는 층이 아니라 게이트 절연층(30)의 결함과 채널층(22)의 결함의 상호 작용 혹은 상호 반응을 방지하는 층일 수도 있다. 이러한 역할을 하는 버퍼층(28)은, 예를 들면, 댕글링 본드를 포함하지 않는 절연층일 수 있다. 이러한 절연층은 댕글링 본드를 갖지 않기 때문에, 게이트 절연층(30)의 결함과 반응하지 않는 것은 물론이고, 채널층(22)의 결함과도 반응하지 않는다. 이에 따라 게이트 절연층(30)의 결함과 채널층(22)의 결함의 상호 작용 또는 상호 반응이 차단되어 게이트 절연층(30)과 채널층(22)의 계면 결함으로 인한 TFT의 신뢰성 저하가 방지될 수 있다. 상기 절연층으로는, 예를 들면 보론 나이트라이드(boron nitride)층이 사용될 수 있다. 게이트 절연층(30)은, 예를 들면 SiNx와 같은 실리콘 질화물층 또는 SiOx와 같은 실리콘 산화물층일 수 있다.
도 2는 본 발명의 다른 실시예에 의한 TFT 소자로써, 바텀 게이트 TFT 소자를 보여준다.
도 2를 참조하면, 기판(40)의 일부 영역 상에 게이트 전극(42)이 존재한다. 기판(40) 상에 게이트 전극(42)을 덮는 게이트 절연층(44)이 형성되어 있다. 기판(40)은, 예를 들면 SOI 기판일 수 있다. 게이트 절연층(44)은 실리콘 산화물층 또는 실리콘 질화물층일 수 있다. 게이트 절연층(44) 상에 버퍼층(46)이 형성되어 있다. 버퍼층(46)은 게이트 전극(42)을 덮는다. 버퍼층(46)은 도 1에서 설명한 버퍼층(28)과 동일한 물질층일 수 있다. 버퍼층(46) 상에 채널층(48)이 구비되어 있다. 채널층(48)은 버퍼층(46)의 표면 전체에 형성될 수 있다. 채널층(48)은 도 1의 채널층(22)과 동일한 물질층일 수 있다. 채널층(48) 상에 소스전극(50)과 드레인 전극(54)이 존재한다. 버퍼층(46)은 소스 및 드레인 전극(50, 54) 아래에도 존재한다. 소스 전극(50)과 드레인 전극(54)은 이격되어 있다. 소스 전극(50)과 드레인 전극(54) 사이에 게이트 전극(42)이 위치한다.
다음에는 도 3 내지 도 5를 참조하여 본 발명의 일 실시예에 의한 TFT의 제조방법을 설명한다. 이 과정에서 도 1에서 설명한 부재와 동일한 부재에 대해서는 도 1에서 사용한 참조번호를 그대로 사용하고, 그에 대한 설명은 생략한다.
도 3을 참조하면, 기판(20) 상에 채널층(22), 버퍼층(28), 게이트 절연층(30) 및 게이트 전극(32)을 순차적으로 적층한다. 이어서 게이트 전극(32) 상에 게이트 전극(32)의 일부 영역을 한정하는 마스크(M1)를 형성한다. 마스크(M1)는 게이트 전극이 형성될 영역을 한정하도록 형성된 감광막 패턴일 수 있다.
마스크(M1)를 형성한 다음, 도 4에 도시한 바와 같이, 마스크(M1) 둘레에서 게이트 전극(32), 게이트 절연층(30) 및 버퍼층(28)을 순차적으로 식각하여 제거한다. 이렇게 해서, 채널층(22)의 소정 영역 상에 순차적으로 적층된 버퍼층(28), 게이트 절연층(30) 및 게이트 전극(32)을 포함하는 적층물이 형성된다.
상기 식각 후, 도 5에 도시한 바와 같이, 게이트 전극(32) 상에서 마스크(M1)를 제거한다. 이후, 도 1에 도시한 바와 같이, 채널층(22) 상에 게이트 전극(32)과 이격되는 소스 전극(24) 및 드레인 전극(26)을 형성한다.
다음에는 도 6 내지 도 8을 참조하여 본 발명의 다른 실시예에 의한 TFT의 제조방법을 설명한다. 이 과정에서 도 1에서 설명한 부재와 동일한 부재에 대해서는 도 1에서 사용한 참조번호를 그대로 사용하고, 그에 대한 설명은 생략한다.
도 6을 참조하면, 기판(40)의 일부 영역 상에 게이트 전극(42)을 형성한다. 게이트 전극(42)은 기판(40) 상에 게이트 전극(42)으로 사용될 수 있는 도전층(미도시)을 형성한 다음, 사진 및 식각 공정을 이용하여 상기 도전층을 패터닝하여 형성할 수 있다.
게이트 전극(42)을 형성한 다음, 기판(40) 상에 게이트 전극(42)을 덮는 게이트 절연층(44)을 형성한다. 게이트 절연층(44)은 게이트 전극(42)의 상부면 및 측면을 덮는다.
이어서, 도 7에 도시한 바와 같이, 게이트 절연층(44) 상에 버퍼층(46)을 형성한다. 버퍼층(46)은 게이트 절연층(44)의 표면 전체에 형성할 수 있다.
다음, 도 8에 도시한 바와 같이, 버퍼층(46) 상에 채널층(48)을 형성하고, 채널층(48) 상에 소스 전극(50)과 드레인 전극(54)을 서로 이격되게 형성한다. 채널층(48)은 버퍼층(46)의 표면 전체를 덮도록 형성될 수 있다.
한편, LCD, OLED, 3D TV, UD 등과 같은 디스플레이는 스위칭 소자로 TFT를 포함한다. 상기 디스플레이의 기본 구성은 잘 알려져 있는 바, 그에 대한 설명은 생략한다. 개시된 TFT는 전기적 특성 개선을 위해 구성상 일부가 상기 디스플레이에 포함된 TFT와 다르다. 그러나 개시된 TFT의 기본 동작은 상기 디스플레이에 포함된 TFT와 다르지 않다. 따라서 개시된 TFT는 상기 디스플레이의 스위칭 소자로 사용될 수 있다.
개시된 TFT는 버퍼층을 구비하는 바, TFT의 게이트 절연층과 채널층의 계면에 존재하는 결함에 기인하여 TFT의 전기적 특성이 저하되는 것을 방지할 수 있다. 그러므로 개시된 TFT가 상기 디스플레이에 구비됨으로써, 상기 디스플레이의 전기적 동작 특성도 개선될 수 있다.
디스플레이로 LCD, OLED, 3D TV, UD 등을 예시하였지만, 이외에도 TFT가 사용되는 다양한 종류의 디스플레이가 있을 수 있다. 그러므로 개시된 TFT가 적용될 수 있는 디스플레이는 상기 예시한 디스플레이들로 한정되지 않는다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
20, 40:기판 32, 42:게이트 전극
30, 44:게이트 절연층 28:버퍼층
22, 48:채널층 24, 50:소스전극
26, 54:드레인 전극 M1:마스크
30, 44:게이트 절연층 28:버퍼층
22, 48:채널층 24, 50:소스전극
26, 54:드레인 전극 M1:마스크
Claims (27)
- 기판 상에 구비된 게이트 전극
상기 게이트 전극과 이격된 소스 및 드레인 전극
상기 소스 및 드레인 전극과 접촉되고, 상기 게이트 전극과 이격된 채널층
상기 게이트 전극과 상기 채널층 사이에 구비된 게이트 절연층 및
상기 게이트 절연층과 상기 채널층 사이에 위치하여, 상기 게이트 절연층과 상기 채널층의 계면에 존재하는 산소 및 질소와 결합하는 버퍼층을 포함하고,
상기 채널층은 아연 산화질화물(zinc oxynitride)을 기반으로 하는 물질층인 고 이동도 박막 트랜지스터. - 제 1 항에 있어서,
상기 버퍼층은 Al, Sc, Y, Ti, V 및 Cr 중 어느 하나를 포함하는 고 이동도 박막 트랜지스터. - 제 1 항에 있어서,
상기 아연 산화질화물을 기반으로 하는 물질층은 도핑물질(X)을 포함하는 고 이동도 박막 트랜지스터. - 제 3 항에 있어서,
상기 도핑물질(X)은 양이온 도핑원소로서, Li, B, C, Mg, Al, Si, Sc, Ti, V, Cr, Fe, Co, Ni, Cu, Ga, Y, Zr, Nb, Mo, Ru, In, Sn, Hf, Ta, W, La 및 Ce 중 1개 이상을 포함하는 고 이동도 박막 트랜지스터. - 제 3 항에 있어서,
상기 도핑물질(X)은 음이온 도핑원소로서, F, S, Cl, Se, Te, Br, P, As, Sb, Si, Ge, Sn 및 I 중 1개 이상을 포함하는 고 이동도 박막 트랜지스터. - 제 2 항에 있어서,
상기 버퍼층은 산화물층 및 질화물층 중 어느 하나인 고 이동도 박막 트랜지스터. - 제 6 항에 있어서,
상기 산화물층 또는 상기 질화물층은 금속 리치 물질층인 고 이동도 박막 트랜지스터. - 제 1 항에 있어서,
상기 버퍼층은 Al2O3층 또는 AlN층인 고 이동도 박막 트랜지스터. - 제 8 항에 있어서,
상기 Al2O3층 또는 AlN층은 알루미늄 리치(Al-rich)인 고 이동도 박막 트랜지스터. - 기판 상에 구비된 게이트 전극
상기 게이트 전극과 이격된 소스 및 드레인 전극
상기 소스 및 드레인 전극과 접촉되고, 상기 게이트 전극과 이격된 채널층
상기 게이트 전극과 상기 채널층 사이에 구비된 게이트 절연층 및
상기 게이트 절연층과 상기 채널층 사이에 위치하고, 댕글링 본드(dangling bond)를 갖지 않는 절연층을 포함하고,
상기 채널층은 아연 산화질화물을 기반으로 하는 물질층인 고 이동도 박막 트랜지스터. - 제 10 항에 있어서,
상기 절연층은 보론 나이트라이드층인 고 이동도 박막 트랜지스터. - 제 10 항에 있어서,
상기 아연 산화질화물을 기반으로 하는 물질층은 도핑물질(X)을 포함하는 고 이동도 박막 트랜지스터. - 제 12 항에 있어서,
상기 도핑물질(X)은 양이온 도핑원소로서, Li, B, C, Mg, Al, Si, Sc, Ti, V, Cr, Fe, Co, Ni, Cu, Ga, Y, Zr, Nb, Mo, Ru, In, Sn, Hf, Ta, W, La 및 Ce 중 1개 이상을 포함하는 고 이동도 박막 트랜지스터. - 제 12 항에 있어서,
상기 도핑물질(X)은 음이온 도핑원소로서, F, S, Cl, Se, Te, Br, P, As, Sb, Si, Ge, Sn 및 I 중 1개 이상을 포함하는 고 이동도 박막 트랜지스터. - 기판 상에 게이트 전극과 소스 및 드레인 전극을 형성하는 단계
상기 소스 및 드레인 전극과 접촉되는 아연 산화질화물 기반 채널층을 형성하는 단계
상기 채널층과 상기 게이트 전극 사이에 게이트 절연층을 형성하는 단계 및
상기 게이트 절연층과 상기 채널층 사이에 계면 결함의 작용을 억제하는 버퍼층을 형성하는 단계를 포함하는 고 이동도 박막 트랜지스터의 제조방법. - 제 15 항에 있어서,
상기 아연 산화질화물 채널층은 도핑물질을 포함하는 고 이동도 박막 트랜지스터의 제조방법. - 제 15 항에 있어서,
상기 버퍼층은 상기 게이트 절연층과 상기 채널층의 계면에 존재하는 산소 및 질소와 결합하는 물질층인 고 이동도 박막 트랜지스터의 제조방법. - 제 15 항에 있어서,
상기 버퍼층은 댕글링 본드를 갖지 않는 절연층인 고 이동도 박막 트랜지스터의 제조방법. - 제 17 항에 있어서,
상기 물질층은 금속층, 금속 산화물층, 금속 질화물층, 금속 리치 산화물층 및 금속 리치 질화물층 중 어느 하나인 고 이동도 박막 트랜지스터의 제조방법. - 제 18 항에 있어서,
상기 절연층은 보론 나이트라이드층인 고 이동도 박막 트랜지스터의 제조방법. - TFT를 포함하는 디스플레이에 있어서,
상기 TFT는,
게이트 전극
소스 및 드레인 전극
아연 산화질화물을 기반으로 하는 물질층을 포함하는 채널층
게이트 절연층 및
상기 게이트 절연층과 상기 채널층 사이에 위치하여, 상기 게이트 절연층과 상기 채널층의 계면 결함의 작용을 억제하는 버퍼층을 포함하는 디스플레이. - 제 21 항에 있어서,
상기 아연 산화질화물 채널층은 도핑물질을 포함하는 디스플레이. - 제 21 항에 있어서,
상기 버퍼층은 상기 게이트 절연층과 상기 채널층의 계면에 존재하는 산소 및 질소와 결합하는 물질층을 포함하는 디스플레이. - 제 21 항에 있어서,
상기 버퍼층은 댕글링 본드를 갖지 않는 절연층을 포함하는 디스플레이. - 제 23 항에 있어서,
상기 물질층은 금속층, 금속 산화물층, 금속 질화물층, 금속 리치 산화물층 및 금속 리치 질화물층 중 어느 하나인 디스플레이. - 제 24 항에 있어서,
상기 절연층은 보론 나이트라이드층인 디스플레이. - 제 21 항에 있어서,
상기 TFT는 LCD, 3D, OLED 및 UD 중 어느 하나에 구비된 디스플레이.
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WO2016179952A1 (zh) * | 2015-05-11 | 2016-11-17 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制备方法、显示装置 |
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-
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US9917157B2 (en) | 2015-05-11 | 2018-03-13 | Boe Technology Group Co., Ltd. | Thin film transistor, array substrate, their manufacturing methods, and display device |
KR20230080550A (ko) * | 2021-11-30 | 2023-06-07 | 중앙대학교 산학협력단 | 다층 박막 구조를 포함하는 전자 소자 및 다층 박막 구조를 갖는 트랜지스터 |
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