CN113169049A - 半导体基板、半导体基板的制造方法以及半导体元件的制造方法 - Google Patents

半导体基板、半导体基板的制造方法以及半导体元件的制造方法 Download PDF

Info

Publication number
CN113169049A
CN113169049A CN201980076538.1A CN201980076538A CN113169049A CN 113169049 A CN113169049 A CN 113169049A CN 201980076538 A CN201980076538 A CN 201980076538A CN 113169049 A CN113169049 A CN 113169049A
Authority
CN
China
Prior art keywords
layer
removal layer
semiconductor
removal
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980076538.1A
Other languages
English (en)
Other versions
CN113169049B (zh
Inventor
荻原光彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Felix Co ltd
Original Assignee
Felix Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Felix Co ltd filed Critical Felix Co ltd
Publication of CN113169049A publication Critical patent/CN113169049A/zh
Application granted granted Critical
Publication of CN113169049B publication Critical patent/CN113169049B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Led Devices (AREA)

Abstract

为了即便在将去除层去除后，也不使基底基板的表面与已分离的半导体外延层的底面接合，半导体基板1具有基底基板101、设置于基底基板101上的第一去除层104、设置于第一去除层104的上方的第二去除层105、以及设置于第二去除层105的上方的半导体外延层103，且第二去除层105相对于规定的蚀刻材料的蚀刻速度大于第一去除层104相对于规定的蚀刻材料的蚀刻速度。

Description

半导体基板、半导体基板的制造方法以及半导体元件的制造 方法
技术领域
本发明涉及一种半导体基板、半导体基板的制造方法以及使用所述半导体基板的半导体元件的制造方法。
背景技术
之前，已知有如下的技术：在半导体基板上形成去除层及半导体外延层，通过蚀刻来将去除层去除，由此将半导体外延层自半导体基板上分离(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本专利第3813123号公报
发明内容
发明所要解决的问题
在专利文献1中记载的技术中，在作为用于使半导体外延层成长的基底基板的GaAs基板上形成去除层及半导体外延层后，利用氢氟酸等蚀刻液来将去除层去除，由此将半导体外延层自GaAs基板上分离。在所述方法中，设想当将半导体外延层自GaAs基板上分离时，GaAs基板及半导体外延层的蚀刻速度与去除层的蚀刻速度相比格外小。
在通过蚀刻来将去除层去除的情况下，与去除层接触的GaAs基板的表面及半导体外延层的底面变成非常平坦的面。其结果，产生如下的问题：在通过蚀刻来将去除层去除后，存在GaAs基板的表面与已分离的半导体外延层的底面接合的情况。若在通过蚀刻来将去除层去除后GaAs基板的表面与半导体外延层的底面接合，则无法将半导体外延层自GaAs基板上分离，因此要求一种即便在将去除层去除后，也不使GaAs基板的表面与已分离的半导体外延层的底面接合的技术。
因此，本发明是鉴于这些问题点而成，其目的在于即便在将去除层去除后，也不使基底基板的表面与已分离的半导体外延层的底面接合。
解决问题的技术手段
本发明的第一实施例的半导体基板具有：基底基板；第一去除层，设置于所述基底基板上；第二去除层，设置于所述第一去除层的上方；以及半导体外延层，设置于所述第二去除层的上方；且所述第二去除层相对于规定的蚀刻材料的蚀刻速度大于所述第一去除层相对于所述规定的蚀刻材料的蚀刻速度。所述第一去除层的厚度也可大于所述第二去除层的厚度。
在通过使用所述规定的蚀刻材料的蚀刻来去除所述第二去除层的时间点露出的所述第一去除层的表面也可比所述半导体外延层的所述第二去除层侧的面粗糙。
所述基底基板由GaAs所组成，所述半导体外延层由AltGa1-tAs(0≦t≦1)所组成，所述第一去除层由AlxGa1-xAs(0.6＜x≦0.8)所组成，所述第二去除层也可由AlyGa1-yAs(0.7＜y≦1，y＞x)所组成。所述半导体外延层也可由AltGa1-tAs(0≦t≦0.6)所组成。
所述基底基板由InP所组成，所述半导体外延层也可为In1-xGaxAsyP1-y(0≦x，y≦1)。
也可进而具有设置于所述第一去除层与所述第二去除层之间的第三去除层，且所述第三去除层相对于所述规定的蚀刻材料的蚀刻速度大于所述第一去除层相对于所述规定的蚀刻材料的蚀刻速度，并且小于所述第二去除层相对于所述规定的蚀刻材料的蚀刻速度。
也可进而具有用于以所述半导体外延层位于所述基底基板的上方的方式支撑所述半导体外延层的支撑构件。所述支撑构件也可接触所述基底基板、所述第一去除层、所述第二去除层及所述半导体外延层。所述支撑构件也可具有与所述第二去除层接触的区域的一部分的厚度小于其他区域的厚度的形状。
本发明的第二实施例的半导体基板的制造方法具有：准备基底基板的步骤；在所述基底基板上形成第一去除层的步骤；在所述第一去除层的上方，形成第二去除层的步骤，所述第二去除层相对于规定的蚀刻材料的蚀刻速度大于所述第一去除层相对于所述规定的蚀刻材料的蚀刻速度；在所述第二去除层的上方形成半导体外延层的步骤；以及在形成所述半导体外延层后，设置支撑构件的步骤，所述支撑构件用于以所述半导体外延层位于所述基底基板的上方的方式支撑所述半导体外延层。
本发明的第三实施例的半导体元件的制造方法具有：准备所述半导体基板的步骤；使用所述规定的蚀刻材料进行蚀刻，由此去除所述第二去除层的去除步骤；以及在所述去除步骤后，将所述半导体外延层接合于与所述基底基板不同的移动目标基板的接合步骤。所述半导体基板进而具有用于以所述半导体外延层位于所述基底基板的上方的方式支撑所述半导体外延层的支撑构件，且所述制造方法在所述去除步骤与所述接合步骤之间，进而包括将所述支撑构件切断的步骤。
发明的效果
根据本发明，取得如下的效果：即便在将去除层去除后，也不使基底基板的表面与已分离的半导体外延层的底面接合。
附图说明
图1是表示本实施方式的半导体基板1的结构的示意图。
图2A是实验中所使用的半导体基板1的显微镜照片。
图2B是表示实验结果的示意图。
图3是表示AlzGa1-zAs的蚀刻速度与组成z的关系的图。
图4A是用于说明半导体元件的制造方法的图。
图4B是用于说明半导体元件的制造方法的图。
图4C是用于说明半导体元件的制造方法的图。
图4D是用于说明半导体元件的制造方法的图。
图5是表示设置有支撑构件的例子的图。
具体实施方式
[半导体基板1的结构]
图1是表示本实施方式的半导体基板1的结构的示意图。图1表示半导体外延晶片的剖面结构。半导体基板1具有：基底基板101；去除层102，设置于基底基板101上；以及半导体外延层103，设置于去除层102的上方。
基底基板101是用于使半导体外延层进行结晶成长的母材基板。在本实施方式中，以基底基板101由III-V族半导体所组成的情况为例进行说明，但基底基板101也可由III-V族半导体以外的材料所组成。
去除层102是预定至少一部分通过蚀刻来去除的层。去除层102具有设置于基底基板101上的第一去除层104、及设置于第一去除层104上的第二去除层105。虽然其后进行详细叙述，但第二去除层105相对于规定的蚀刻材料的蚀刻速度比第一去除层104相对于所述规定的蚀刻材料的蚀刻速度大。规定的蚀刻材料是第二去除层105的蚀刻速度远大于半导体外延层103的蚀刻速度的蚀刻液或蚀刻气体。第二去除层105的蚀刻速度例如为第一去除层104的蚀刻速度的两倍以上。
在以下的说明中，将规定的蚀刻材料称为使用蚀刻材料。作为使用蚀刻材料，可例示：盐酸、氢氟酸、硝酸、盐酸与硝酸的混合液、有机酸、氯化氢气体、及氯气。
第二去除层105相对于所述规定的蚀刻材料的蚀刻速度比第一去除层104相对于使用蚀刻材料的蚀刻速度大，因此在通过蚀刻来将第二去除层105全部去除的时间点，第一去除层104的至少一部分残留。此时，第一去除层104是蚀刻正在进行的状态，因此在通过利用使用蚀刻材料的蚀刻来去除第二去除层105的时间点露出的第一去除层104的表面比半导体外延层103的第二去除层105侧的面粗糙。因此，即便通过第一去除层104被去除而分离的半导体外延层103接触第一去除层104，也维持半导体外延层103与第一去除层104不接合的状态。
[各层的组成]
基底基板101例如为GaAs基板。半导体外延层103是自基底基板101上去除的预定的半导体外延层，例如由AltGa1-tAs(0≦t≦1)所组成。第一去除层104例如由AlxGa1-xAs(0.6＜x≦0.8)所组成，第二去除层105例如由AlyGa1-yAs(0.7＜y≦1，y＞x)所组成。作为第一去除层104及第二去除层105的材料组成的范围，更优选为第一去除层104为AlxGa1-xAs(0.75＜x≦0.8)，第二去除层105为AlyGa1-yAs(0.8＜y≦1)。
作为构成与第二去除层105接触的半导体外延层103的底面(第二去除层105侧的面)的半导体层的材料组成，适宜的是AltGa1-tAs(0≦t≦0.6)。更优选为构成与第二去除层105接触的半导体外延层103的底面的半导体层是GaAs层。
[第一去除层104及第二去除层105的厚度]
为了在通过利用使用蚀刻材料进行蚀刻来去除第二去除层105的时间点，第一去除层104的至少一部分容易残留，第一去除层104的厚度也可比第二去除层105的厚度大。第一去除层104的厚度及第二去除层105的厚度也可为如下的厚度：即便在蚀刻的进行程度因第一去除层104的位置而存在不均的情况下，在第二去除层105已被去除的时间点，横跨第一去除层104的整个区域，第一去除层104的至少一部分也残留。
[实验例]
试制半导体基板1，并进行了蚀刻。在用于实验的半导体基板1中，基底基板101为GaAs基板。第一去除层104的组成为AlxGa1-xAs(0.75＜x≦0.8)。第二去除层105的组成为AlyGa1-yAs(0.8＜y≦1)。半导体外延层103的组成为AltGa1-tAs(0≦t≦0.6)。
图2A是实验中所使用的半导体基板的显微镜照片。图2B是表示实验结果的示意图。图2A中所示的显微镜照片是如图2B所示，使半导体基板1倾斜并利用电子显微镜(扫描型电子显微镜(Scanning Electron Microscope，SEM))自箭头方向进行拍摄所获得的照片。
图2A中所示的照片表示利用蚀刻液将第二去除层105完全地蚀刻去除，且对第一去除层104的一部分进行了蚀刻的状态。如图2A所示，可确认在自半导体基板1上分离的预定的半导体外延层103、与残留有第一去除层104的一部分的层即残留层117之间存在间隙。
进而，在图2A中，也可确认半导体外延层103的下表面112平坦，相对于此，残留层117的上表面115是存在凹凸的粗糙面。其原因在于：第一去除层104相对于所使用的蚀刻液的蚀刻速度比第二去除层105的蚀刻速度小，在第二去除层105被完全地蚀刻去除的期间内，仅对第一去除层104的一部分进行了蚀刻。
在通过蚀刻来去除第二去除层105后，残留有第一去除层104的一部分的层即残留层117的上表面变成粗糙面，由此在通过蚀刻来去除第二去除层105后，半导体外延层103难以与基底基板101侧的表面(即，残留于基底基板101上的残留层117)接合。因此，可将半导体外延层103良好地自基底基板101上分离。
优选为至少半导体外延层103的底面(即，经去除的第二去除层105侧的面)的表面粗糙度Ra比残留层117的上表面的表面粗糙度Rb小。表面粗糙度例如为利用原子力显微镜(Atomic Force Microscope，AFM)所测定的平均粗糙度。
根据发明人的实验，可确认在进行蚀刻至第二去除层105被完全地去除为止后，即便朝基底基板101的方向对半导体外延层103施加负荷，半导体外延层103也不与第一去除层104接合，可将半导体外延层103自基底基板101上去除。
图3是表示发明人在为了去除第二去除层105而将盐酸用作蚀刻液的蚀刻实验中所确认的AlzGa1-zAs的蚀刻速度、与决定AlzGa1-zAs的组成的z的值的关系的图。图3中的纵轴是将z＝1时的蚀刻速度设为1的情况下的相对值。根据图3的结果，可知通过将第一去除层104的组成设为AlxGa1-xAs(0.6＜x≦0.8)，将第二去除层105的组成设为AlyGa1-yAs(0.7＜y≦1，y＞x)，可选择第一去除层104的蚀刻速度与第二去除层105的蚀刻速度之间存在大的差的第一去除层104及第二去除层105的组合。
[半导体基板1的结构的变形例]
在图1中，例示了去除层102具有第一去除层104及第二去除层105此两层的结构，但半导体基板1除包含第一去除层104及第二去除层105此两层以外，也可具有其他去除层。此时，理想的是以蚀刻速度变大的顺序，自去除层102的接触基底基板101一侧朝接触半导体外延层103一侧进行层叠。
例如，半导体基板1也可在第一去除层104与第二去除层105之间进而具有第三去除层。在此情况下，第三去除层相对于使用蚀刻材料的蚀刻速度比第一去除层104相对于使用蚀刻材料的蚀刻速度大，比第二去除层105相对于使用蚀刻材料的蚀刻速度小。
再者，在以上的说明中，例示了基底基板101为GaAs基板的情况，但本发明也可应用于基底基板101为其他III-V族半导体外延基板的情况。半导体基板1例如也可为基底基板101是InP基板，半导体外延层103是在InP基板上进行晶格匹配或大致晶格匹配的半导体外延层(例如In1-xGaxAsyP1-y(0≦x，y≦1))。在此情况下，去除层102是在InP基板上进行晶格匹配或大致晶格匹配的半导体层，例如，第一去除层104为In0.52Al0.48As，第二去除层105为In0.53Ga0.47As。
[半导体元件的制造方法]
继而，对将半导体外延层103自基底基板101上分离后，使半导体外延层103移动至其他基板来制造半导体元件的方法进行说明。
图4(图4A至图4D)是用于说明半导体元件的制造方法的图。
首先，准备图1中所示的半导体基板1。例如，在基底基板101上形成包含第一去除层104及第二去除层105的层叠结构后，在第二去除层105上形成半导体外延层103，由此制作半导体基板1。半导体外延层103具有用于形成规定的元件的半导体层叠结构。规定的元件是如发光二极管、晶体管及传感器等那样由半导体所组成的任意的元件。
再者，在本制造方法中，也可代替制作半导体基板1，而使用制作完的半导体基板1来制造半导体元件。即，也可将准备在基底基板101上已形成有第一去除层104、第二去除层105、及半导体外延层103的半导体基板1的步骤设为半导体元件的制造方法的最初的步骤。另外，也可将准备在半导体外延层103上已形成有规定的元件结构或规定的元件结构的一部分的半导体基板1的步骤设为半导体元件的制造方法的最初的步骤。
其次，如图4A所示，形成通过蚀刻来去除的第二去除层105的至少一部分(例如外周面)已露出的岛。例如，自半导体基板1的半导体外延层103、第一去除层104及第二去除层105的外周起对规定的范围进行蚀刻，由此形成图4A中所示的岛。
继而，如图4B所示，利用规定的蚀刻液对第一去除层104及第二去除层105进行蚀刻。在蚀刻步骤中，在第二去除层105被完全地去除之前的期间内持续进行蚀刻，在第二去除层105已被去除的时间点停止蚀刻。通过如此操作，通过完全去除第二去除层105而形成空隙114。第一去除层104的第二去除层105侧的一部分的区域(图4B中的区域113)被去除，从而在第一去除层104的与接触基底基板101一侧相反侧的面形成第一去除层104的残留层117，所述第一去除层104的残留层117具有粗糙面，所述粗糙面形成有凹凸。再者，在图4B中，夸张地描绘所形成的凹凸。
继而，如图4C所示，例如使用包括拾取凸块122的拾取基板121，将半导体外延层103自基底基板101上分离。拾取凸块122例如为有机材料层，可将感光性有机材料涂布于半导体基板上，并通过标准的光刻工艺来形成。有机材料层例如可通过利用旋涂法、浸渍法等，将有机材料涂布于成为拾取基板121的基底的拾取基底基板上来形成，也可通过将有机材料膜粘附于拾取基底基板上来形成。
继而，如图4D所示，通过拾取基板121来将已自基底基板101上分离的半导体外延层103压接于移动目标基板130上来进行接合。在接合之前，也可执行接合面的活化处理等表面处理步骤。另外，在移动目标基板130上，也可设置作为与移动目标基板130的材料不同的材料层的例如其他半导体层、金属层或绝缘膜层。
在将半导体外延层103接合于移动目标基板130上后，将拾取基板121分离(未图示)。在将拾取基板121分离后的半导体外延层103上，适宜形成层间绝缘膜或金属配线膜等，由此完成半导体元件的制造。
[第一变形例]
在如图4A所示那样将包含半导体外延层103、第一去除层104及第二去除层105的岛形成于基底基板101上后，也可设置用于以半导体外延层103位于基底基板101的上方的方式支撑半导体外延层103的支撑构件。
图5是表示设置有支撑构件106的例子的图。支撑构件106例如为将半导体外延层103与基底基板101结合的半导体薄膜、有机材料薄膜、或无机材料薄膜。支撑构件106例如以一部分的区域接触第一去除层104及第二去除层105的侧面的方式形成。支撑构件106的一部分也能够以延伸至半导体外延层103的上表面或基底基板101已露出的面的方式形成。构成所述支撑构件106的薄膜的相对于去除第二去除层105时所使用的蚀刻材料的蚀刻速度远小于第二去除层105的蚀刻速度，在第二去除层105已被去除的时间点，以将半导体外延层103与基底基板101结合的状态残留。
支撑构件106例如也能够以如下的方式形成。在利用非晶硅或多晶硅等的半导体薄膜来形成支撑构件106的情况下，例如可适宜选择溅射法，热化学气相沉积(ChemicalVapor Deposition，CVD)法、等离子体化学气相沉积(Plasma Chemical VaporDeposition，PCVD)法、或低压化学气相沉积(Low pressure Chemical Vapor Deposition，LPCVD)法等来形成半导体薄膜。在此情况下，在形成半导体薄膜后，可通过光刻及反应性离子蚀刻(Reactive Ion Etching，RIE)法等干式蚀刻、或使用规定的蚀刻液的湿式蚀刻来形成支撑构件106的结构。
在利用无机材料薄膜来形成支撑构件106的情况下，例如可通过溅射法、热CVD法、或PCVD法等来形成无机薄膜。在形成无机薄膜后，可通过光刻及RIE法等干式蚀刻、或使用规定的蚀刻液的湿式蚀刻来形成支撑构件106的结构。
在利用有机材料薄膜来形成支撑构件106的情况下，例如可在涂布或粘附感光性有机材料后，通过光刻来形成规定的结构，其后进行烘烤处理，由此形成支撑构件106。关于形成支撑构件106的结构时所使用的蚀刻液，理想的是选择与支撑构件106的蚀刻速度相比，第一去除层、第二去除层、及半导体外延层103的蚀刻速度小的蚀刻液或蚀刻气体。
如此，在去除第二去除层105的步骤中设置支撑构件106，由此可降低半导体外延层103与第一去除层104或基底基板101接触的概率。尤其，通过设置蚀刻速度比第二去除层105小的第一去除层104，即便在构成支撑构件106的薄膜破损或变成不残留的状态的情况下，也可防止半导体外延层103与基底基板101接合。
再者，支撑构件106优选为以如下方式形成：通过被朝半导体外延层103自基底基板101上分离的方向施加力，而被容易地切断。例如，支撑构件106通过具有与第二去除层105的侧面接触的区域的一部分的厚度比其他区域的厚度小的形状(例如槽的形状)，在第二去除层105已被去除后，支撑构件106被容易地切断。在此情况下，也可在去除步骤与接合步骤之间进而具有通过吊起半导体外延层103来切断支撑构件106的步骤，所述去除步骤通过使用规定的蚀刻材料进行蚀刻来去除第二去除层105，所述接合步骤将半导体外延层103接合于与基底基板101不同的移动目标基板130。
规定区域的厚度比其他区域的厚度小的支撑构件106例如可通过以下的方法来制作。首先，利用抗蚀剂包覆使厚度变小的区域(例如形成槽的形状的区域)以外的区域。其次，通过使用对支撑构件106的材料进行蚀刻的蚀刻液的湿式蚀刻或RIE等干式蚀刻，以变成规定的厚度的方式进行蚀刻后，将抗蚀剂去除。
[第二变形例]
在以上的说明中，例示了第二去除层105相对于所述规定的蚀刻材料的蚀刻速度比第一去除层104的蚀刻速度大的情况，但第一去除层104的蚀刻速度也可为第二去除层105的蚀刻速度以上。但是，在此情况下，要求使第一去除层104的厚度比第二去除层105的厚度大，以在利用蚀刻的第二去除层105的去除已完成的时间点，第一去除层104的至少一部分残留。
[由半导体基板1所产生的效果]
本发明的半导体基板1在自基底基板101上分离的预定的半导体外延层103与基底基板101之间，具有蚀刻速度不同的至少两层的去除层。因此，在半导体外延层103已被分离后，可防止半导体外延层103与基底基板101接合。
而且，通过使用半导体基板1来制造半导体元件，可使具有平坦面的半导体外延层103容易地移动至移动目标基板130，对移动后的半导体外延层103进行加工来制造各种半导体元件。
以上，使用实施方式对本发明进行了说明，但本发明的技术范围并不限定于所述实施方式中记载的范围，可在其主旨的范围内进行各种变形及变更。例如，装置的分散、合并的具体的实施方式并不限定于以上的实施方式，关于其全部或一部分，能够以任意的单位功能性地或物理性地进行分散、合并来构成。另外，通过多个实施方式的任意的组合所产生的新的实施方式也包含于本发明的实施方式中。通过组合所产生的新的实施方式的效果兼具原来的实施方式的效果。
符号的说明
1：半导体基板
101：基底基板
102：去除层
103：半导体外延层
104：第一去除层
105：第二去除层
112：下表面
115：上表面
117：残留层
121：拾取基板
122：拾取凸块
130：移动目标基板

Claims (13)

1.一种半导体基板，包括：
基底基板；
第一去除层，设置于所述基底基板上；
第二去除层，设置于所述第一去除层的上方；以及
半导体外延层，设置于所述第二去除层的上方；且
所述第二去除层相对于规定的蚀刻材料的蚀刻速度大于所述第一去除层相对于所述规定的蚀刻材料的蚀刻速度。
2.根据权利要求1所述的半导体基板，其中所述第一去除层的厚度大于所述第二去除层的厚度。
3.根据权利要求1或2所述的半导体基板，其中在通过使用所述规定的蚀刻材料的蚀刻来去除所述第二去除层的时间点露出的所述第一去除层的表面比所述半导体外延层的所述第二去除层侧的面粗糙。
4.根据权利要求1至3中任一项所述的半导体基板，其中所述基底基板由GaAs所组成，
所述半导体外延层由AltGa1-tAs(0≦t≦1)所组成，
所述第一去除层由AlxGa1-xAs(0.6＜x≦0.8)所组成，
所述第二去除层由AlyGa1-yAs(0.7＜y≦1，y＞x)所组成。
5.根据权利要求4所述的半导体基板，其中所述半导体外延层由AltGa1-tAs(0≦t≦0.6)所组成。
6.根据权利要求1至3中任一项所述的半导体基板，其中所述基底基板由InP所组成，且
所述半导体外延层为In1-xGaxAsyP1-y(0≦x，y≦1)。
7.根据权利要求1至6中任一项所述的半导体基板，还包括设置于所述第一去除层与所述第二去除层之间的第三去除层，且
所述第三去除层相对于所述规定的蚀刻材料的蚀刻速度大于所述第一去除层相对于所述规定的蚀刻材料的蚀刻速度，并且小于所述第二去除层相对于所述规定的蚀刻材料的蚀刻速度。
8.根据权利要求1至7中任一项所述的半导体基板，还包括用于以所述半导体外延层位于所述基底基板的上方的方式支撑所述半导体外延层的支撑构件。
9.根据权利要求8所述的半导体基板，其中所述支撑构件接触所述基底基板、所述第一去除层、所述第二去除层以及所述半导体外延层。
10.根据权利要求8或9所述的半导体基板，其中所述支撑构件具有与所述第二去除层接触的区域的一部分的厚度小于其他区域的厚度的形状。
11.一种半导体基板的制造方法，包括：
准备基底基板的步骤；
在所述基底基板上形成第一去除层的步骤；
在所述第一去除层的上方，形成第二去除层的步骤，所述第二去除层相对于规定的蚀刻材料的蚀刻速度大于所述第一去除层相对于所述规定的蚀刻材料的蚀刻速度；
在所述第二去除层的上方形成半导体外延层的步骤；以及
在形成所述半导体外延层后，设置支撑构件的步骤，所述支撑构件用于以所述半导体外延层位于所述基底基板的上方的方式支撑所述半导体外延层。
12.一种半导体元件的制造方法，包括：
准备如权利要求1所述的半导体基板的步骤；
使用所述规定的蚀刻材料进行蚀刻，由此去除所述第二去除层的去除步骤；以及
在所述去除步骤后，将所述半导体外延层接合于与所述基底基板不同的移动目标基板的接合步骤。
13.根据权利要求12所述的半导体元件的制造方法，其中所述半导体基板还包括用于以所述半导体外延层位于所述基底基板的上方的方式支撑所述半导体外延层的支撑构件，且
在所述去除步骤与所述接合步骤之间，还包括将所述支撑构件切断的步骤。
CN201980076538.1A 2018-12-10 2019-10-17 半导体基板及其制造方法以及半导体元件的制造方法 Active CN113169049B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018230683 2018-12-10
JP2018-230683 2018-12-10
PCT/JP2019/040926 WO2020121649A1 (ja) 2018-12-10 2019-10-17 半導体基板、半導体基板の製造方法及び半導体素子の製造方法

Publications (2)

Publication Number Publication Date
CN113169049A true CN113169049A (zh) 2021-07-23
CN113169049B CN113169049B (zh) 2022-07-05

Family

ID=71077231

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980076538.1A Active CN113169049B (zh) 2018-12-10 2019-10-17 半导体基板及其制造方法以及半导体元件的制造方法

Country Status (5)

Country Link
US (2) US11894272B2 (zh)
JP (2) JP6836022B2 (zh)
CN (1) CN113169049B (zh)
TW (2) TWI743610B (zh)
WO (1) WO2020121649A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577905A (zh) * 2003-06-25 2005-02-09 冲数据株式会社 半导体器件的制造方法
US20060054900A1 (en) * 2004-09-09 2006-03-16 Sharp Kabushiki Kaisha Compound semiconductor device epitaxial growth substrate, semiconductor device, and manufacturing method thereof
JP2013211355A (ja) * 2012-03-30 2013-10-10 Oki Data Corp ３端子発光素子、３端子発光素子アレイ、プリントヘッドおよび画像形成装置
JP2018064006A (ja) * 2016-10-12 2018-04-19 信越半導体株式会社 発光素子及び発光素子の製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646026Y2 (ja) 1987-08-19 1994-11-24 沖電気工業株式会社 メンブレンキ−ボ−ドの防塵構造
JP2560601B2 (ja) * 1993-03-12 1996-12-04 日本電気株式会社 元素半導体基板上の金属膜／化合物半導体積層構造の製造方法
JP3377022B2 (ja) * 1997-01-23 2003-02-17 日本電信電話株式会社 ヘテロ接合型電界効果トランジスタの製造方法
JP3371871B2 (ja) * 1999-11-16 2003-01-27 日本電気株式会社 半導体装置の製造方法
JP3716906B2 (ja) * 2000-03-06 2005-11-16 日本電気株式会社 電界効果トランジスタ
KR100438895B1 (ko) * 2001-12-28 2004-07-02 한국전자통신연구원 고전자 이동도 트랜지스터 전력 소자 및 그 제조 방법
JP3813123B2 (ja) 2002-12-25 2006-08-23 株式会社沖データ 半導体装置及びｌｅｄヘッド
JP2005191022A (ja) * 2003-12-24 2005-07-14 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
US7205176B2 (en) * 2004-05-24 2007-04-17 Taiwan Semiconductor Manufacturing Company Surface MEMS mirrors with oxide spacers
US20060208265A1 (en) * 2005-03-17 2006-09-21 Hitachi Cable, Ltd. Light emitting diode and light emitting diode array
TWI438827B (zh) 2006-09-20 2014-05-21 Univ Illinois 用於製造可印刷半導體結構、裝置及裝置元件的脫離對策
JP4200389B2 (ja) * 2007-02-22 2008-12-24 セイコーエプソン株式会社 光素子
JP4466668B2 (ja) 2007-03-20 2010-05-26 セイコーエプソン株式会社 半導体装置の製造方法
JP2008270794A (ja) * 2007-03-29 2008-11-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4871973B2 (ja) 2009-04-28 2012-02-08 株式会社沖データ 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子
CN102792430A (zh) * 2010-04-30 2012-11-21 住友化学株式会社 半导体基板、半导体基板的制造方法、电子器件、以及电子器件的制造方法
JP5893246B2 (ja) * 2010-11-08 2016-03-23 キヤノン株式会社 面発光レーザ及び面発光レーザアレイ、面発光レーザの製造方法及び面発光レーザアレイの製造方法、面発光レーザアレイを備えた光学機器
JP2013183125A (ja) * 2012-03-05 2013-09-12 Sharp Corp 化合物半導体素子エピタキシャル成長基板
US9859112B2 (en) * 2013-07-18 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd Bonded semiconductor structures
WO2015109242A1 (en) * 2014-01-16 2015-07-23 The Board Of Trustees Of The University Of Illinois Printing-based multi-junction, multi-terminal photovoltaic devices
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
KR102282141B1 (ko) * 2014-09-02 2021-07-28 삼성전자주식회사 반도체 발광소자
JP6519593B2 (ja) * 2014-11-21 2019-05-29 信越半導体株式会社 発光素子及び発光素子の製造方法
US9299615B1 (en) * 2014-12-22 2016-03-29 International Business Machines Corporation Multiple VT in III-V FETs
US9444019B1 (en) * 2015-09-21 2016-09-13 Epistar Corporation Method for reusing a substrate for making light-emitting device
US9461159B1 (en) * 2016-01-14 2016-10-04 Northrop Grumman Systems Corporation Self-stop gate recess etching process for semiconductor field effect transistors
US9685539B1 (en) * 2016-03-14 2017-06-20 International Business Machines Corporation Nanowire isolation scheme to reduce parasitic capacitance
US10283935B1 (en) * 2018-01-03 2019-05-07 Xiamen Sanan Integrated Circuit Co., Ltd. Consumer semiconductor laser
JP6431631B1 (ja) 2018-02-28 2018-11-28 株式会社フィルネックス 半導体素子の製造方法
US10461154B1 (en) * 2018-06-21 2019-10-29 International Business Machines Corporation Bottom isolation for nanosheet transistors on bulk substrate
US11087974B2 (en) * 2018-10-08 2021-08-10 The Regents Of The University Of Michigan Preparation of compound semiconductor substrate for epitaxial growth via non-destructive epitaxial lift-off

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577905A (zh) * 2003-06-25 2005-02-09 冲数据株式会社 半导体器件的制造方法
US20060054900A1 (en) * 2004-09-09 2006-03-16 Sharp Kabushiki Kaisha Compound semiconductor device epitaxial growth substrate, semiconductor device, and manufacturing method thereof
JP2013211355A (ja) * 2012-03-30 2013-10-10 Oki Data Corp ３端子発光素子、３端子発光素子アレイ、プリントヘッドおよび画像形成装置
JP2018064006A (ja) * 2016-10-12 2018-04-19 信越半導体株式会社 発光素子及び発光素子の製造方法

Also Published As

Publication number Publication date
JP6836022B2 (ja) 2021-02-24
TWI743610B (zh) 2021-10-21
TW202147392A (zh) 2021-12-16
US11894272B2 (en) 2024-02-06
JP2021077909A (ja) 2021-05-20
JP7441525B2 (ja) 2024-03-01
TW202038301A (zh) 2020-10-16
US20240120238A1 (en) 2024-04-11
JPWO2020121649A1 (ja) 2021-02-15
TWI804977B (zh) 2023-06-11
US20210280467A1 (en) 2021-09-09
WO2020121649A1 (ja) 2020-06-18
CN113169049B (zh) 2022-07-05

Similar Documents

Publication Publication Date Title
JP7565318B2 (ja) パワーデバイス用の窒化ガリウムエピタキシャル構造
TWI850134B (zh) 工程基板結構之製造方法
CN109844184B (zh) 用于功率应用和射频应用的工程化衬底结构
US9570351B2 (en) Reusable semiconductor substrates
KR100797208B1 (ko) 특히 전자 공학, 광전자 공학 및 광학용 기판을 형성하는분리 가능한 반도체 조립체의 제조 프로세스
TWI787859B (zh) 用於在陶瓷基板上整合元素及複合半導體的方法及系統
US11158506B2 (en) Self-aligned, over etched hard mask fabrication method and structure
US7947576B2 (en) Method of manufacturing by etching a semiconductor substrate horizontally without creating a vertical face
US20150279696A1 (en) Techniques for Fabricating Reduced-Line-Edge-Roughness Trenches for Aspect Ratio Trapping
JP2008210909A (ja) 半導体装置の製造方法
JP2018514083A (ja) プレパターニングされたメサを経由する歪み緩和エピタキシャルリフトオフ
US20180330941A1 (en) Method for obtaining a semi-polar nitride layer on a crystalline substrate
CN115088079A (zh) 使用溅射的镁源来扩散氮化镓材料中镁的方法和系统
CN110854014A (zh) 在非平坦硅表面上的应力松弛缓冲层
EP1560263A2 (en) Method for forming macropores in a layer and products obtained thereof
US7514282B2 (en) Patterned silicon submicron tubes
CN113169049B (zh) 半导体基板及其制造方法以及半导体元件的制造方法
TWI588886B (zh) 製造半導體裝置之方法
CN114556543A (zh) 基材亲水性结合的方法
TWI241651B (en) Semiconductor etch speed modification
US20140374885A1 (en) Narrow gap device with parallel releasing structure
WO2003015145A1 (fr) Procede de micro-usinage utilisant un faisceau ionique
TWI697958B (zh) 用於蝕刻遮罩與鰭片結構形成之方法
US20220172946A1 (en) Obtaining a clean nitride surface by annealing
JP2008034531A (ja) 化合物半導体光素子を作製する方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant