JP2011101031A - 増大した直線性および製造可能性を有するＦＥＴを含むＢｉＦＥＴ - Google Patents

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Abstract

【課題】基板上に位置するＢｉＦＥＴにおいて、ＨＢＴ性能の低下を引起すことなくＦＥＴの製造可能性増大を達成させる。
【解決手段】基板上に位置するＢｉＦＥＴ１００は、基板の上に位置するエミッタ層部分１２２を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分１２６をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴ１０６をさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分１４６はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に直接接して位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。
【選択図】図１

Description

本発明は一般に、半導体装置の製作の分野にある。より具体的には、本発明はトランジスタ製作の分野にある。
ヘテロ接合バイポーラトランジスタ（「ＨＢＴ」）などのバイポーラトランジスタおよび電界効果トランジスタ（「ＦＥＴ」）は、ＢｉＦＥＴ技術を利用することによって、例えばＲＦ電力増幅器などの装置をもたらすために同じ半導体ダイ上に組込まれることができ、設計の自由度を増大する。その結果、ＨＢＴおよびＦＥＴを含むＢｉＦＥＴ電力増幅器は、バイポーラトランジスタ電力増幅器よりも低い基準電圧で動作するよう有利に設計され得る。装置製造業者にとって特に興味があるのは、ガリウム砒素（「ＧａＡｓ」）ＨＢＴプロセスにＦＥＴを組込むことによって形成され得る高出力のＢｉＦＥＴ増幅器である。しかしながら、従来のＧａＡｓＨＢＴプロセスにＦＥＴを組み込む試みは、ＨＢＴ性能を低下させ、および／またはＦＥＴの製造可能性を低下させる結果となってきた。
例えば、従来の１つのアプローチにおいて、ＦＥＴは、アルミニウムガリウム砒素（「ＡＩＧａＡｓ」）エミッタ層および高濃度にドーピングされたＮ型ＧａＡｓ層の間に位置するＦＥＴチャネルとして、ＧａＡｓエミッタキャップ層を用いて形成され得る。調節されたエッチプロセスを利用することにより、高濃度にドーピングされたＮ型ＧａＡｓ層において凹部が形成されることができ、凹部においてゲート層が形成され得る。しかしながら、調節されたエッチングプロセスの結果、上記のアプローチにおいてはＦＥＴしきい値電圧の均一性を達成するのが困難であり、それがＦＥＴの製造可能性を減じている。
調節されたエッチングプロセスの利用を避ける試みとして、ＦＥＴ形成プロセスにおいてアルミニウム砒素（「ＡｌＡｓ」）エッチストップ層がチャネル層の上で利用されてきた。しかしながら、ＡｌＡｓエッチストップ層がＦＥＴおよびＧａＡｓＨＢＴを含むＢｉＦＥＴを形成するために利用されると、ＡｌＡｓエッチストップ層は、望ましくないが、ＨＢＴの電子の流れを遮断することによってＨＢＴ性能を低下させる。さらに、ＡｌＡｓエッチストップ層の酸化がＡｌＡｓエッチストップ層上に位置する装置の一部の破断を生じ、ＡｌＡｓエッチストップ層は、装置の長期的な信頼性を低下させる。
このように、ＨＢＴ性能の低下を引起すことなくＦＥＴの製造可能性増大を達成する、ＢｉＦＥＴのための技術の必要性がある。
特開平０６−１７７３３２号公報 特開平０７−２２１２７４号公報
本発明は、増大した直線性および製造可能性を有するＦＥＴを含むＢｉＦＥＴに向けられる。本発明は、ＨＢＴ性能の低下を引起すことなくＦＥＴの製造可能性増大を達成する、ＢｉＦＥＴのための技術の必要性に対処し、解決する。
例示的な一実施例によれば、基板上に位置するＢｉＦＥＴは基板の上に位置するエミッタ層部分を含み、エミッタ層部分は第１のタイプの半導体を含む。第１のタイプの半導体は、低濃度にドーピングされたＩｎＧａＰであり得る。ＨＢＴはエッチストップ層の第１の部分をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴをさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴは例えばデプレーション型ＦＥＴまたはエンハンス型ＦＥＴであり得る。例えば、エッチストップ層は約１００．０オングストロームから約１５０．０オングストロームの厚さを有し得る。ＢｉＦＥＴにおいて、エッチストップ層はＦＥＴの直線性を増大させ、ＨＢＴの電子の流れを低下させない。
この例示的な実施例によれば、ＦＥＴは、ＦＥＴのエッチストップ層の第２の部分の下に位置する第２のタイプの半導体層をさらに含む。第２のタイプの半導体層はＧａＡｓを含み得る。ＢｉＦＥＴは、ＦＥＴのエッチストップ層の第２の部分の上に位置するメタルゲートコンタクトをさらに含む。本発明の他の特徴および利点は、下記の詳細な説明および添付の図面を参照すると、当業者にとってより容易に明らかとなる。
本発明の一実施例による、基板上に位置するＨＢＴおよびＦＥＴを含む例示的なＢｉＦＥＴの断面図である。 本発明の一実施例による、例示的なＦＥＴの例示的な相互コンダクタンス曲線を示すグラフである。
本発明は、増大した直線性および製造可能性を有するＦＥＴを含むＢｉＦＥＴに向けられる。下記の説明は、本発明の実現に関連する具体的な情報を含む。当業者は、本出願において具体的に説明される態様とは異なる態様で本発明が実現され得ることを認識する。さらに、本発明のいくつかの具体的詳細は、本発明を不明確にしないために説明されない。
本出願の図面およびそれに付随する詳細な説明は、本発明の単に例示的な実施例に向けられる。簡潔さを維持するため、本発明の他の実施例は本出願に具体的に記載されず、本図面に具体的に示されない。
当業者にとって明らかなある詳細および特徴は図１から省かれている。構造１００が、半導体ダイの基板の上に位置するＮＰＮ ＨＢＴおよびＮＦＥＴを含む例示的なＢｉＦＥＴを示すが、本発明は、ＰＮＰ ＨＢＴおよびＰＦＥＴを含むＢｉＦＥＴにも適用し得る。
図１は、本発明の一実施例による例示的なＢｉＦＥＴを含む例示的な構造の断面図を示す。当業者にとって明らかなある詳細および特徴は図１から省かれている。図１に示すように、構造１００は、ＢｉＦＥＴ１０２、分離領域１１０、１１２および１１４ならびに半絶縁性ＧａＡｓであり得る基板１０８を含む。ＢｉＦＥＴ１０２は、分離領域１１０と１１２との間で基板１０８の上に位置するＨＢＴ１０４、および分離領域１１２と１１４との間で基板１０８の上に位置するＦＥＴ１０６を含む。分離領域１１０、１１２および１１４は、基板１０８上の他の装置からの電気的分離をもたらし、当該技術で公知の態様で形成され得る。
図１にさらに示されるように、ＨＢＴ１０４はサブコレクタ層１１６、コレクタ層部分１１８、ベース層部分１２０、エミッタ層部分１２２、エミッタキャップ層部分１２４、エッチストップ層部分１２６、底部コンタクト層部分１２８、上部コンタクト層部分１３０、コレクタコンタクト１３２、ベースコンタクト１３４およびエミッタコンタクト１３６を含む。さらに図１に示されるように、ＦＥＴ１０６は、低濃度にドーピングされたＮ型ＩｎＧａＰ部分１４２、低濃度にドーピングされたＮ型ＧａＡｓ部分１４４、本発明の一実施例によって典型的には低濃度にドーピングされたＮ型ＩｎＧａＰを含むエッチストップ層部分１４６、典型的には高濃度にドーピングされたＮ型ＧａＡｓを含む領域１４８および１５０を含んだソース領域およびドレイン領域、典型的にはＩｎＧａＡｓを含むコンタクト層部分、ゲートコンタクト１５６、ソースコンタクト１５８およびドレインコン
タクト１６０を含む。本実施例において、ＨＢＴ１０４はＮＰＮ ＨＢＴであることができ、ＦＥＴ１０６はＮＦＥＴであり得る。一実施例において、ＨＢＴ１０４はＰＮＰ ＨＢＴであることができ、ＦＥＴ１０６はＰＦＥＴであり得る。本実施例において、ＦＥＴ１０６はデプレーション型ＦＥＴであり得る。一実施例において、ＦＥＴ１０６はエンハンス型ＦＥＴであり得る。
図１にさらに示されるように、サブコレクタ層１１６は基板１０８上に位置し、高濃度にドーピングされたＮ型ＧａＡｓを含み得る。サブコレクタ層１１６は、有機金属気相成長（「ＭＯＣＶＤ」）プロセスまたは他のプロセスを用いて形成され得る。さらに図１に示されるように、コレクタ層部分１１８およびコレクタコンタクト１３２はサブコレクタ層１１６上に位置する。コレクタ層部分１１８は低濃度にドーピングされたＮ型ＧａＡｓを含むことができ、ＭＯＣＶＤプロセスまたは他のプロセスを用いて形成され得る。コレクタコンタクト１３２は適切な金属または金属の組合わせを含むことができ、サブコレクタ層１１６の上で堆積され、パターニングされることができる。図１にさらに示されるように、ベース層部分１２０はコレクタ層部分１１８上に位置し、高濃度にドーピングされたＰ型ＧａＡｓを含み得る。ベース層部分１２０は、ＭＯＣＶＤプロセスまたは他のプロセスを用いて形成され得る。
図１にさらに示されるように、エミッタ層部分１２２およびベースコンタクト１３４がベース層部分１２０上に位置する。エミッタ層部分１２２は、低濃度にドーピングされたＮ型インジウムガリウムリン（「ＩｎＧａＰ」）を含むことができ、ＭＯＣＶＤプロセスまたは他のプロセスを用いてベース層部分１２０上で形成され得る。ベースコンタクト１３４は適切な金属または金属の組合わせを含むことができ、ベース層部分１２０上で堆積され、パターニングされ得る。図１にさらに示されるように、エミッタキャップ層部分１２４がエミッタ層部分１２２上に位置し、低濃度にドーピングされたＮ型ＧａＡｓを含み得る。エミッタキャップ層部分１２４は、ＭＯＣＶＤプロセスまたは他のプロセスを用いて形成され得る。
さらに図１に示されるように、エッチストップ層部分１２６は、エミッタキャップ層部分１２４上に位置し、低濃度にドーピングされたＮ型ＩｎＧａＰを含み得る。エッチストップ層部分１２６は、ＭＯＣＶＤプロセスまたは他のプロセスを用いて形成され得る。図１にさらに示されるように、底部コンタクト層部分１２８はエッチストップ層部分１２６上に位置し、高濃度にドーピングされたＮ型ＧａＡｓを含む。底部コンタクト層部分１２８は、ＭＯＣＶＤプロセスまたは他のプロセスを用いて形成され得る。
さらに図１に示されるように、上部コンタクト層部分１３０は底部コンタクト層部分１２８上に位置し、高濃度にドーピングされたＮ型インジウムガリウム砒素（「ＩｎＧａＡｓ」）を含み得る。上部コンタクト層部分１３０は、ＭＯＣＶＤプロセスまたは他のプロセスを用いて形成され得る。図１にさらに示されるように、エミッタコンタクト１３６は上部コンタクト層部分１３０上に位置し、適切な金属または金属の組合わせを含むことができ、上部コンタクト層１３０上で堆積され、パターニングされ得る。
ＨＢＴ１０４の動作中、エミッタコンタクト１３６から、上部コンタクト層部分１３０、底部コンタクト層部分１２８、エッチストップ層部分１２６、エミッタキャップ層部分１２４、およびエミッタ層部分１２２を通るベース層部分１２０までの電子の流れは、矢印１３７によって示される。本発明においてはＩｎＧａＰが非常に低い伝導帯のオフセットを有するので、エッチストップ層部分１２２は実質的にＨＢＴ１０４の電子の流れの障壁とは全くならない。その結果、本発明のエッチストップ層、すなわちエッチストップ層部分１２２は、実質的にＨＢＴ１０４の性能劣化を全く生じない。対照的に、ＡｌＡｓを含む従来のエッチストップ層は、熱電子放出バリアを形成することによってＨＢＴの中を
電子が流れることを遮断し、そのため温度によるＨＢＴ特性の変動を著しく増大する。その結果、従来のＡｌＡｓエッチストップ層によって、ＨＢＴ性能の著しい劣化が生じる。さらに、ＡｌＡｓの酸化によって従来のＡｌＡｓエッチストップ層より上に位置する層がＡｌＡｓエッチストップ層から分離し、このことにより、装置の傷害を引起し得る。このように、ＩｎＧａＰが酸化しにくい性質なので、本発明のＩｎＧａＰエッチストップ層は、従来のＡｌＡｓエッチストップ層と比較してＨＢＴ信頼性を増大させる。
さらに図１に示されるように、低濃度にドーピングされたＮ型ＧａＡｓ部分１３８は高濃度にドーピングされたＮ型ＧａＡｓ層１１６に位置し、上述のコレクタ層部分１１８と組成および形成において実質的に類似である。図１にさらに示されるように、高濃度にドーピングされたＰ型ＧａＡｓ部分１４０は低濃度にドーピングされたＮ型ＧａＡｓ部分１３８上に位置し、上述のベース層部分１２０と組成および形成において実質的に類似である。さらに図１に示されるように、低濃度にドーピングされたＮ型ＩｎＧａＰ部分１４２は高濃度にドーピングされたＰ型ＧａＡｓ部分１４０上に位置し、上述のエミッタ層部分１２２と組成および形成において実質的に類似である。
図１にさらに示されるように、低濃度にドーピングされたＮ型ＧａＡｓ部分１４４は低濃度にドーピングされたＮ型ＩｎＧａＰ部分１４２上に位置し、上述のエミッタキャップ層部分１２４と組成および形成において実質的に類似である。低濃度にドーピングされたＮ型ＧａＡｓ部分１４４は、ＦＥＴ１０６のためのチャネルを形成する。さらに図１に示されるように、エッチストップ層部分１４６は、低濃度にドーピングされたＮ型ＧａＡｓ部分１４４上に位置し、低濃度にドーピングされたＮ型ＩｎＧａＰを含むことができる。エッチストップ層部分１４６は、ＭＯＣＶＤプロセスまたは他の適切なプロセスを用いて、低濃度にドーピングされたＮ型ＧａＡｓ部分１４４上に形成され得る。本実施例において、エッチストップ層部分１４６は、約１００．０オングストロームから約１５０．０オングストロームまでの厚さを有し得る。一実施例において、ＦＥＴ１０６はエンハンス型ＦＥＴであり得、エッチストップ層部分１４６は１００．０オングストロームより少ない厚さを有し得る。
図１にさらに示されるように、ソース領域１４８およびドレイン領域１５０は、エッチストップ層部分１４６上に位置し、高濃度にドーピングされたＮ型ＧａＡｓを含むことができる。ソース領域１４８およびドレイン領域１５０は、ＭＯＣＶＤプロセスまたは他のプロセスを用いて形成され得る。さらに図１に示されるように、コンタクト層部分１５２および１５４は、ソース領域１４８およびドレイン領域１５０上にそれぞれ位置し、高濃度にドーピングされたＮ型ＩｎＧａＡｓを含むことができる。コンタクト層部分１５２および１５４は、ＭＯＣＶＤプロセスまたは他のプロセスを用いて形成され得る。
さらに図１に示されるように、ソースコンタクト１５８およびドレインコンタクト１６０は上部コンタクト層部分１５２および１５４上にそれぞれ位置する。ソースコンタクト１５８およびドレインコンタクト１６０は、プラチナ金（「ＰｔＡｕ」）または他の適切な金属を含むことができ、当該技術で公知の態様において形成され得る。図１にさらに示されるように、ゲートコンタクト１５６はギャップ１６２のエッチストップ層部分１４６上に位置し、ソース領域１４８およびドレイン領域１５０の間に形成されて適切な金属または金属の組合わせを含み得る。ギャップ１６２は、ＩｎＧａＡｓ層およびＧａＡｓ層を通って選択的にエッチングし、エッチストップ層部分１４６上でストップする、適切なエッチング化学を利用することによって形成され得る。ギャップ１６２の形成後、ゲートコンタクト１５６は当該技術で公知の態様でエッチストップ層部分１４６上に形成され得る。一実施例において、ＦＥＴ１０６はエンハンス型ＦＥＴであることができ、ゲートコンタクト１５６は低濃度にドーピングされたＮ型ＧａＡｓ部分１４４上に直接形成され得る。この実施例では、適切なエッチング化学が利用されることができ、エッチストップ層部
分１４６を通って選択的に軽くエッチングし、低濃度にドーピングされたＮ型ＧａＡｓ部分１４４上でストップする。
このように本発明は、エッチストップ層部分１４６を利用することによって、ギャップ１６２の深さを正確に制御するために選択性エッチプロセスを利用することができ、それによりエッチストップ層部分１４６の上面に精密にゲートコンタクト１５６を形成することができる。換言すれば、エッチストップ層部分１４６が選択性エッチプロセスにおいてエッチングされないので、ギャップ１６２の深さおよび、結果的に、ゲートコンタクト１５６の位置が、正確に制御され得る。その結果、本発明はＦＥＴ１０６のしきい値電圧の正確な制御を達成し、それにより本発明が均一なしきい値電圧を達成することが可能となる。例として、デプレーション型ＦＥＴについては、しきい値電圧は約−０．５ボルトから−０．７ボルトであり、エンハンス型ＦＥＴについては、しきい値電圧は約０．５ボルトである。その結果本発明は、ゲートコンタクト１５６の位置を正確に制御するためにエッチストップ層部分１４６を利用することによって、より正確にウェハ全体にわたって再現され得るＦＥＴを達成し、製造歩留まりを増大させる。このように本発明は、エッチストップ層部分１４６を利用することによって、ＦＥＴの製造可能性を有利に増大させる。さらに本発明は、図２に関連してさらに説明されるように、ＩｎＧａＰエッチストップ層上にゲートコンタクトを形成することによって、直線性が増大したＦＥＴを有利に達成する。
図２のグラフ２００は、本発明の一実施例による例示的なＨＢＴの例示的な相互コンダクタンス曲線を示す。グラフ２００は相互コンダクタンス曲線２０２を示し、相互コンダクタンス曲線２０２は、ゲートソース電圧（「Ｖｇｓ」）の変化によって生じる、図１のＦＥＴ１０６の相互コンダクタンスの変化を示す。グラフ２００は、Ｖｇｓ軸２０６に対してプロットされる相互コンダクタンス軸２０４を含む。
グラフ２００に示すように、相互コンダクタンス曲線２０２の領域２０８は約−４．０ボルトのＶｇｓから約０．５ボルトのＶｇｓまで比較的変化せず、ＦＥＴ１０６の直線性を示す。このように、領域２０８は本出願では「平らな領域２０８」とも呼ばれる。相互コンダクタンス曲線２０２の平らな領域２０８は、ゲートコンタクト１５６がワイドバンドギャップ材料すなわち金属を含み、かつゲートコンタクト１５６がＧａＡｓチャネル１４４と直接インターフェースする代わりにＩｎＧａＰエッチストップ層部分１４６上に位置する結果として生じる。このように本発明は、メタルゲートコンタクトの下に位置するＩｎＧａＰエッチストップ層を利用することによって、ＦＥＴの直線性の増大を達成し、すなわちＦＥＴ１０６の相互コンダクタンスは、ゲートソース電圧のより広い範囲にわたって一定である。直線性はＦＥＴ特性の重要な局面である。なぜなら例えばＦＥＴを利用する増幅器では、ＦＥＴのゲートソース電圧の変動にもかかわらず増幅器の利得が予測可能かつ変化しないままであることは重要だからである。
上述のように本発明は、ＢｉＦＥＴにおいてＩｎＧａＰエッチストップ層を利用することにより、直線性が増大したＦＥＴを含むＢｉＦＥＴを有利に達成する。さらに、本発明のＩｎＧａＰエッチストップ層はＨＢＴ性能の低下を生じない。さらに、ＩｎＧａＰが酸化しにくい性質なので、本発明のＩｎＧａＰエッチストップ層は酸化しやすい従来のＡｌＡｓエッチストップ層と比較してＢｉＦＥＴ信頼性を増加させる。さらに本発明は、ゲートコンタクトの位置を正確に制御するためにＩｎＧａＰエッチストップ層を利用することによって、より正確にウェハ全体にわたって再現され得るＦＥＴを提供する。このように、ＨＢＴ性能が低下しないこと、酸化しにくい性質、および正確に制御されたゲートコンタクト位置のため、本発明は増大した製造可能性を有利に達成する。
本発明の上述の記載から、本発明の範囲から逸脱することなくその概念を実現するため
にさまざまな手法が用いられ得ることが明らかである。さらに、本発明がある実施例を具体的に参照して記載されたが、当業者が本発明の精神と範囲とから逸脱することなく、形式および詳細において変更がなされ得ることを理解するであろう。このように、記載される実施例はあらゆる点で例示的であり、限定的でなく考慮される。また、本発明が本願明細書において記載された実施例に限られず、本発明の範囲から逸脱することなく多くの再配列、修正および代替が可能であることもまた理解されなければならない。
このように、増大した直線性および製造可能性を有するＦＥＴを含むＢｉＦＥＴが記載された。

Claims (20)

  1. 基板上に位置するＢｉＦＥＴであって、
    前記基板の上に位置するＨＢＴを含み、前記ＨＢＴは、
    前記基板の上に位置するエミッタ層部分を含み、前記エミッタ層部分は第１のタイプの半導体を含み、前記ＨＢＴはさらに、
    前記エミッタ層部分の上に位置するエッチストップ層の第１の部分を含み、前記エッチストップ層の前記第１の部分はＩｎＧａＰからなり、前記ＢｉＦＥＴはさらに、
    前記基板の上に位置するＦＥＴを含み、前記ＦＥＴは、
    ソース領域およびドレイン領域を含み、前記エッチストップ層の第２の部分は前記ソース領域および前記ドレイン領域の下に位置し、前記エッチストップ層の前記第２の部分はＩｎＧａＰからなり、前記ＦＥＴはさらに、
    前記ＦＥＴの前記エッチストップ層の前記第２の部分の下に直接接して位置する第２のタイプの半導体層を含む、ＢｉＦＥＴ。
  2. 前記ＦＥＴの前記エッチストップ層の前記第２の部分上に位置するメタルゲートコンタクトをさらに含む、請求項１に記載のＢｉＦＥＴ。
  3. 前記ソース領域および前記ドレイン領域にそれぞれ位置するソースコンタクトおよびドレインコンタクトをさらに含み、前記ソースコンタクトおよび前記ドレインコンタクトはＩｎＧａＡｓからなる、請求項１に記載のＢｉＦＥＴ。
  4. 前記エッチストップ層部分は約１００．０オングストロームから約１５０．０オングストロームまでの厚さを有する、請求項１に記載のＢｉＦＥＴ。
  5. 前記第１のタイプの前記半導体はＩｎＧａＰからなる、請求項１に記載のＢｉＦＥＴ。
  6. 前記第２のタイプの前記半導体層はＧａＡｓからなる、請求項１に記載のＢｉＦＥＴ。
  7. 前記ＦＥＴはデプレーション型ＦＥＴである、請求項１に記載のＢｉＦＥＴ。
  8. 前記ＦＥＴはエンハンス型ＦＥＴである、請求項１に記載のＢｉＦＥＴ。
  9. 基板上に位置するＢｉＦＥＴであって、
    前記基板の上に位置するＨＢＴを含み、前記ＨＢＴは、
    前記基板の上に位置するエミッタ層部分を含み、前記エミッタ層部分は第１のタイプの半導体を含み、前記ＨＢＴはさらに、
    前記エミッタ層部分の上に位置するエッチストップ層の第１の部分を含み、前記エッチストップ層の前記第１の部分はＩｎＧａＰからなり、前記ＢｉＦＥＴはさらに、
    前記基板の上に位置するＦＥＴを含み、前記ＦＥＴは、
    ソース領域およびドレイン領域を含み、前記エッチストップ層の第２の部分は前記ソース領域および前記ドレイン領域の下に位置し、前記エッチストップ層の前記第２の部分はＩｎＧａＰからなり、前記ＦＥＴはさらに、
    前記ＦＥＴの前記エッチストップ層の前記第２の部分の下に直接接して位置する第２のタイプの半導体層を含み、
    前記ソース領域および前記ドレイン領域にそれぞれ位置するソースコンタクトおよびドレインコンタクトを含み、前記ソースコンタクトおよび前記ドレインコンタクトは第３のタイプの半導体からなる、ＢｉＦＥＴ。
  10. 前記ＦＥＴの前記エッチストップ層の前記第２の部分上に位置するメタルゲートコンタクトをさらに含む、請求項９のＢｉＦＥＴ。
  11. 前記エッチストップ層部分は約１００．０オングストロームから約１５０．０オングストロームまでの厚さを有する、請求項９のＢｉＦＥＴ。
  12. 前記第１のタイプの前記半導体はＩｎＧａＰからなる、請求項９に記載のＢｉＦＥＴ。
  13. 前記第３のタイプの前記半導体はＩｎＧａＡｓからなる、請求項９に記載のＢｉＦＥＴ。
  14. 前記ＦＥＴはエンハンス型ＦＥＴである、請求項９に記載のＢｉＦＥＴ。
  15. 前記ＦＥＴはデプレーション型ＦＥＴである、請求項９に記載のＢｉＦＥＴ。
  16. 基板上に位置するＢｉＦＥＴであって、
    前記基板の上に位置するＨＢＴを含み、前記ＨＢＴは、
    前記基板の上に位置するエミッタ層部分を含み、前記エミッタ層部分は第１のタイプの半導体を含み、前記ＨＢＴはさらに、
    前記エミッタ層部分の上に位置するエッチストップ層の第１の部分を含み、前記エッチストップ層の前記第１の部分はＩｎＧａＰからなり、前記ＢｉＦＥＴはさらに、
    前記基板の上に位置するＦＥＴを含み、前記ＦＥＴは、
    ソース領域およびドレイン領域を含み、前記エッチストップ層の第２の部分は前記ソース領域および前記ドレイン領域の下に位置し、前記エッチストップ層の前記第２の部分はＩｎＧａＰからなり、前記ＦＥＴはさらに、
    前記ソース領域および前記ドレイン領域にそれぞれ位置するソースコンタクトおよびドレインコンタクトと、
    前記エッチストップ層の前記第２の部分上に位置するメタルゲートコンタクトと、
    前記ＦＥＴの前記エッチストップ層の前記第２の部分の下に直接接して位置する第２のタイプの半導体層を含み、前記第２のタイプの前記半導体層は前記ＦＥＴのチャネルを形成している、ＢｉＦＥＴ。
  17. 前記ソースコンタクトおよび前記ドレインコンタクトはＩｎＧａＡｓからなる、請求項１６に記載のＢｉＦＥＴ。
  18. 前記第１のタイプの前記半導体はＩｎＧａＰからなる、請求項１６に記載のＢｉＦＥＴ。
  19. 前記エッチストップ層部分は約１００．０オングストロームから約１５０．０オングストロームまでの厚さを有する、請求項１６に記載のＢｉＦＥＴ。
  20. 前記第２のタイプの前記半導体層はＧａＡｓからなる、請求項１６に記載のＢｉＦＥＴ。
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