JPH06177332A - Ｈｂｔとｆｅｔを集積する方法 - Google Patents
Ｈｂｔとｆｅｔを集積する方法Info
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- JPH06177332A JPH06177332A JP4057903A JP5790392A JPH06177332A JP H06177332 A JPH06177332 A JP H06177332A JP 4057903 A JP4057903 A JP 4057903A JP 5790392 A JP5790392 A JP 5790392A JP H06177332 A JPH06177332 A JP H06177332A
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-
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Abstract
(57)【要約】 （修正有）
【目的】これは、ヘテロ接合バイポーラ・トランジスタ
（ＨＢＴ）とヘテロ接合電界効果トランジスタ（ＨＦＥ
Ｔ）を１つの基板上に集積して製作する方法である。 【構成】上記の基板１０上にサブコレクタ層１２を形成
するステップ、上記のサブコレクタ層上にコレクタ層１
４を形成するステップ、上記のコレクタ層上にベース層
１６を形成するステップ、上記のベース層をエッチング
して上記のコレクタ層の一部の上に１つ以上のベース・
ぺデスタル１６を形成するステップ・１つ以上のＨＦＥ
Ｔがその上に製作されている上記のコレクタ層の一部に
バッファ領域１８を形成するステップ、上記のバッファ
領域上に１つ以上のチャネル領域２０、２２を形成する
ステップ、上記のベース・ぺデスタルと上記のチャネル
領域上にバンドギャプの広い材料のエミッタ／ゲート層
２６を形成するステップ、および分離領域３０、３２を
形成するステップによって構成される。
（ＨＢＴ）とヘテロ接合電界効果トランジスタ（ＨＦＥ
Ｔ）を１つの基板上に集積して製作する方法である。 【構成】上記の基板１０上にサブコレクタ層１２を形成
するステップ、上記のサブコレクタ層上にコレクタ層１
４を形成するステップ、上記のコレクタ層上にベース層
１６を形成するステップ、上記のベース層をエッチング
して上記のコレクタ層の一部の上に１つ以上のベース・
ぺデスタル１６を形成するステップ・１つ以上のＨＦＥ
Ｔがその上に製作されている上記のコレクタ層の一部に
バッファ領域１８を形成するステップ、上記のバッファ
領域上に１つ以上のチャネル領域２０、２２を形成する
ステップ、上記のベース・ぺデスタルと上記のチャネル
領域上にバンドギャプの広い材料のエミッタ／ゲート層
２６を形成するステップ、および分離領域３０、３２を
形成するステップによって構成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体電子集積回路に
関し、特に電界効果素子とバイポーラ素子の両方を含む
ＩＩＩ−Ｖ化合物によって形成された集積回路に関す
る。
関し、特に電界効果素子とバイポーラ素子の両方を含む
ＩＩＩ−Ｖ化合物によって形成された集積回路に関す
る。
【０００２】
【従来の技術】同一のチップ上にＮＰＮとＰＮＰの両方
のバイポーラ・トランジスタを集積することにより、性
能の向上と回路の柔軟性が可能になる。シリコン・ディ
ジタル回路は、入力論理、電流ソースおよびレベルのシ
フトのために、縦方向のＮＰＮスィッチング・トランジ
スタと横方向のＰＮＰトランジスタを利用している。シ
リコン・バイポーラ・トランジスタに電界効果トランジ
スタ（ＦＥＴ）を付加する結果、非常に高い入力インピ
ーダンスを提供しながら高速で動作するアナログ回路が
得られる。集積回路でバイポーラ回路とＦＥＴを複合す
ることによって得られる融通性はよく知られている。更
に、ＣＭＯＳの密度とバイポーラの高駆動を組み合わせ
て集積したシリコンＣＭＯＳとバイポーラ・トランジス
タ（ＢｉＣＭＯＳ）は、製品として市販されている。
のバイポーラ・トランジスタを集積することにより、性
能の向上と回路の柔軟性が可能になる。シリコン・ディ
ジタル回路は、入力論理、電流ソースおよびレベルのシ
フトのために、縦方向のＮＰＮスィッチング・トランジ
スタと横方向のＰＮＰトランジスタを利用している。シ
リコン・バイポーラ・トランジスタに電界効果トランジ
スタ（ＦＥＴ）を付加する結果、非常に高い入力インピ
ーダンスを提供しながら高速で動作するアナログ回路が
得られる。集積回路でバイポーラ回路とＦＥＴを複合す
ることによって得られる融通性はよく知られている。更
に、ＣＭＯＳの密度とバイポーラの高駆動を組み合わせ
て集積したシリコンＣＭＯＳとバイポーラ・トランジス
タ（ＢｉＣＭＯＳ）は、製品として市販されている。
【０００３】１９８９年２月１６日に出願され、本願と
共に譲渡された米国特許出願番号第３１2,１０１号を、
ここに参考として含む。
共に譲渡された米国特許出願番号第３１2,１０１号を、
ここに参考として含む。
【０００４】
【発明が解決しようとする課題】歴史的に、ＧａＡＳヘ
テロ接合バイポーラ・トランジスタ（ＨＢＴ）はメサ技
術を使用して製作されており、この場合、コレクタ、ベ
ースおよびエミッタのエピタキシャル層は、１回のピタ
キシャル成長工程中に順に成長される。エミッタとベー
スにピタキシャル層は、ベースとコレクタ領域に接触す
るため、２つのエッチング・ステップを使用してそれぞ
れ除去される。これらのエッチングの結果、代表的なメ
サＨＢＴの場合、高さが0.４と1.０ミクロンの間の段差
がＧａＡｓに生じる。このような方法で高品質のＨＢＴ
を製作することが可能であるが、その結果得られるメサ
構造は非常に厳しいトポグラフィを生じ、高水準の集積
に要求されるマルチレベルの金属システムを包含するこ
とを困難にする。
テロ接合バイポーラ・トランジスタ（ＨＢＴ）はメサ技
術を使用して製作されており、この場合、コレクタ、ベ
ースおよびエミッタのエピタキシャル層は、１回のピタ
キシャル成長工程中に順に成長される。エミッタとベー
スにピタキシャル層は、ベースとコレクタ領域に接触す
るため、２つのエッチング・ステップを使用してそれぞ
れ除去される。これらのエッチングの結果、代表的なメ
サＨＢＴの場合、高さが0.４と1.０ミクロンの間の段差
がＧａＡｓに生じる。このような方法で高品質のＨＢＴ
を製作することが可能であるが、その結果得られるメサ
構造は非常に厳しいトポグラフィを生じ、高水準の集積
に要求されるマルチレベルの金属システムを包含するこ
とを困難にする。
【０００５】プレーナ・ヘテロ接合バイポーラ・トラン
ジスタが、エミッタ・ダウン構成における集積回路の要
素として製作されている。これによって、メサのトポグ
ラフィを回避することができるが、ＮＰＮべースのドー
ピングが制限されると共に多重素子の集積の可能性が制
限されるという欠陥がある。コレクタを介してベースを
深く注入すると、ベースのドーピングが制限され、その
結果、ベースの面積抵抗が高くなり、ドーピングの輪郭
が「平坦」になる。より多くの素子を集積するために
は、エピタキシャルの工程を大幅に変更しまた多くの処
理ステップを追加しなければならない。更に、この技術
では全てＮＰＮトランジスタを共通のエミッタ構成に接
続する必要があり、これによってその用途が厳しく制限
される。
ジスタが、エミッタ・ダウン構成における集積回路の要
素として製作されている。これによって、メサのトポグ
ラフィを回避することができるが、ＮＰＮべースのドー
ピングが制限されると共に多重素子の集積の可能性が制
限されるという欠陥がある。コレクタを介してベースを
深く注入すると、ベースのドーピングが制限され、その
結果、ベースの面積抵抗が高くなり、ドーピングの輪郭
が「平坦」になる。より多くの素子を集積するために
は、エピタキシャルの工程を大幅に変更しまた多くの処
理ステップを追加しなければならない。更に、この技術
では全てＮＰＮトランジスタを共通のエミッタ構成に接
続する必要があり、これによってその用途が厳しく制限
される。
【０００６】上述のメサＨＢＴとエミッタ・ダウンＨＢ
Ｔで使用されているような１回のピタキシャル成長工程
によって、製作工程が簡素化されるが、これにより１つ
のチップ上に共に集積することのできる構造の種類が制
限される。ベースがエミッタよりもより多重の不純物を
ドーピングされることを可能にし、より高いエミッタの
注入率を保持する広いバンドギャップを有するエミッタ
によって、ヘテロ結合バイポーラ・トランジスタ（ＨＢ
Ｔ）は非常に高い速度性能を示す。電力消費量が大きい
ため、これらの素子の集積には限度がある。
Ｔで使用されているような１回のピタキシャル成長工程
によって、製作工程が簡素化されるが、これにより１つ
のチップ上に共に集積することのできる構造の種類が制
限される。ベースがエミッタよりもより多重の不純物を
ドーピングされることを可能にし、より高いエミッタの
注入率を保持する広いバンドギャップを有するエミッタ
によって、ヘテロ結合バイポーラ・トランジスタ（ＨＢ
Ｔ）は非常に高い速度性能を示す。電力消費量が大きい
ため、これらの素子の集積には限度がある。
【０００７】しかし、ＧａＡｓ／ＡｌＧａＡｓ ＦＥＴ
は、電力消費量が非常に小さいが電流駆動能力に劣り、
伝播遅延の劣化を生じ、ファン・アウトが増加する。従
って、ＢｉＣＭＯＳでシリコン・バイポーラ素子とＦＥ
Ｔ素子に対して行われているように、同一の集積回路上
でＨＢＴとＦＥＴを複合する方法に対する必要性が存在
する。
は、電力消費量が非常に小さいが電流駆動能力に劣り、
伝播遅延の劣化を生じ、ファン・アウトが増加する。従
って、ＢｉＣＭＯＳでシリコン・バイポーラ素子とＦＥ
Ｔ素子に対して行われているように、同一の集積回路上
でＨＢＴとＦＥＴを複合する方法に対する必要性が存在
する。
【０００８】
【課題を解決するための手段】これは、ヘテロ接合バイ
ポーラ・トランジスタ（ＨＢＴ）とヘテロ接合電界効果
トランジスタ（ＨＦＥＴ）を１つの基板上に集積して製
作する方法である。この方法は、上記の基板上にサブコ
レクタ層を形成するステップ、上記のサブコレクタ層上
にコレクタ層を形成するステップ、上記のコレクタ層上
にベース層を形成するステップ、上記のベース層をエッ
チングして上記のコレクタ層の一部の上に１つ以上のベ
ース・ぺデスタルを形成するステップ、１つ以上のＨＦ
ＥＴがその上に製作されている上記のコレクタ層の一部
にバッファ領域を形成するステップ、上記のバッファ領
域上に１つ以上のチャネル領域を形成するステップ、上
記のベース・ぺデスタルと上記のチャネル領域上にバン
ドギャプの広い材料のエミッタ／ゲート層を形成するス
テップ、および分離領域を形成するステップによって構
成され、これによりエピタキシャルによって成長された
エミッタ／ゲート層を利用してＨＢＴのエミッタとＨＦ
ＥＴのゲートの両方を形成する上記の基板上に１つ以上
の別個のＨＢＴと１つ以上の別個のＨＦＥＴが存在す
る。
ポーラ・トランジスタ（ＨＢＴ）とヘテロ接合電界効果
トランジスタ（ＨＦＥＴ）を１つの基板上に集積して製
作する方法である。この方法は、上記の基板上にサブコ
レクタ層を形成するステップ、上記のサブコレクタ層上
にコレクタ層を形成するステップ、上記のコレクタ層上
にベース層を形成するステップ、上記のベース層をエッ
チングして上記のコレクタ層の一部の上に１つ以上のベ
ース・ぺデスタルを形成するステップ、１つ以上のＨＦ
ＥＴがその上に製作されている上記のコレクタ層の一部
にバッファ領域を形成するステップ、上記のバッファ領
域上に１つ以上のチャネル領域を形成するステップ、上
記のベース・ぺデスタルと上記のチャネル領域上にバン
ドギャプの広い材料のエミッタ／ゲート層を形成するス
テップ、および分離領域を形成するステップによって構
成され、これによりエピタキシャルによって成長された
エミッタ／ゲート層を利用してＨＢＴのエミッタとＨＦ
ＥＴのゲートの両方を形成する上記の基板上に１つ以上
の別個のＨＢＴと１つ以上の別個のＨＦＥＴが存在す
る。
【０００９】上記のエミッタ／ゲート層を形成する前
に、不純物を多量にドーピングした抵抗の低い上部表面
に対する接点を上記のコレクタ層と上記のサブコレクタ
層の一部に形成することが好ましい。ＨＦＥＴチャネル
を２つ形成し、１つはエンハンスト・チャネルであり１
つはデプレッション・チャネルである。不純物を非常に
多量にドーピングしたキャップ層を上記のエミッタ／ゲ
ート層上に形成し、これによって上記のキャップ層は、
ＨＢＴとＨＦＥＴの両方のオーム接点を改善する。上記
の分離領域は酸素および（または）ボロンであり、これ
によってＨＢＴをＨＦＥＴから分離するために使用され
る上記の分離領域は、上記の残りの分離領域よりも深
い。段階層が上記のエミッタ／ゲート層の上および（ま
たは）下に形成され、これによって上記の段階層は円滑
なバンドギャップの遷移を与え、選択的エッチングの期
間中エッチング停止機能を果たす。上記のエミッタ／ゲ
ート層はＡｌＧａＡｓであり、上記のサブコレクタ層、
コレクタ層、およびベース層とＧａＡｓである。ＭＥＳ
ＦＥＴ、Ａ Ｊ−ＦＥＴおよび（または）ＭＩＳＦＥＴ
を、また上記のバッファ領域上に形成してもよい。上記
のＨＢＴはＮＰＮであり、上記のＨＦＥＴはｎ−チャネ
ルである。
に、不純物を多量にドーピングした抵抗の低い上部表面
に対する接点を上記のコレクタ層と上記のサブコレクタ
層の一部に形成することが好ましい。ＨＦＥＴチャネル
を２つ形成し、１つはエンハンスト・チャネルであり１
つはデプレッション・チャネルである。不純物を非常に
多量にドーピングしたキャップ層を上記のエミッタ／ゲ
ート層上に形成し、これによって上記のキャップ層は、
ＨＢＴとＨＦＥＴの両方のオーム接点を改善する。上記
の分離領域は酸素および（または）ボロンであり、これ
によってＨＢＴをＨＦＥＴから分離するために使用され
る上記の分離領域は、上記の残りの分離領域よりも深
い。段階層が上記のエミッタ／ゲート層の上および（ま
たは）下に形成され、これによって上記の段階層は円滑
なバンドギャップの遷移を与え、選択的エッチングの期
間中エッチング停止機能を果たす。上記のエミッタ／ゲ
ート層はＡｌＧａＡｓであり、上記のサブコレクタ層、
コレクタ層、およびベース層とＧａＡｓである。ＭＥＳ
ＦＥＴ、Ａ Ｊ−ＦＥＴおよび（または）ＭＩＳＦＥＴ
を、また上記のバッファ領域上に形成してもよい。上記
のＨＢＴはＮＰＮであり、上記のＨＦＥＴはｎ−チャネ
ルである。
【００１０】これは、またヘテロ接合バイポーラ・トラ
ンジスタ（ＨＢＴ）とヘテロ接合電界効果トランジスタ
（ＨＦＥＴ）を１つの基板上に集積する素子である。こ
の素子は、上記の基板上のサブコレクタ層、上記のサブ
コレクタ層上のコレクタ層、上記のコレクタ層の一部の
上のベース・ぺデスタル、１つ以上のＨＦＥＴがその上
に製作されている上記のコレクタ層の一部にあるバッフ
ァ領域、上記のバッファ領域上の１つ以上のチャネル領
域、上記のベース・ぺデスタル、上記のチャネル領域、
および分離領域上のバンドギャプの広い材料のエミッタ
／ゲート層によって構成され、これによりエピタキシャ
ルによって成長されたエミッタ／ゲート層をＨＢＴのエ
ミッタおよびＨＦＥＴのゲートの両方として利用する上
記の基板上に１つ以上の別個のＨＢＴと１つ以上の別個
のＨＦＥＴが存在する。
ンジスタ（ＨＢＴ）とヘテロ接合電界効果トランジスタ
（ＨＦＥＴ）を１つの基板上に集積する素子である。こ
の素子は、上記の基板上のサブコレクタ層、上記のサブ
コレクタ層上のコレクタ層、上記のコレクタ層の一部の
上のベース・ぺデスタル、１つ以上のＨＦＥＴがその上
に製作されている上記のコレクタ層の一部にあるバッフ
ァ領域、上記のバッファ領域上の１つ以上のチャネル領
域、上記のベース・ぺデスタル、上記のチャネル領域、
および分離領域上のバンドギャプの広い材料のエミッタ
／ゲート層によって構成され、これによりエピタキシャ
ルによって成長されたエミッタ／ゲート層をＨＢＴのエ
ミッタおよびＨＦＥＴのゲートの両方として利用する上
記の基板上に１つ以上の別個のＨＢＴと１つ以上の別個
のＨＦＥＴが存在する。
【００１１】
【実施例】以下の図に置いて、特に指示しなければ、各
図の対応する番号と符号は対応する部分を示す。図１な
いし図５は、第１の好適な実施例のＨＢＴ／ＦＥＴ（Ｂ
ｉＦＥＴ）を結合した工程のフローを示す。以下の表１
は図に於ける要素の番号を明確にするためのものであ
る。この工程のフローは、ヘテロ接合電界効果トランジ
スタ（ＨＦＥＴ）と集積されたヘテロ接合バイポーラ・
トランジスタ（ＨＢＴ）を製作するために設計されてい
る。ここで使用しているように、「ＨＦＥＴ」という用
語はドーピングされたチャネルのヘテロ接合ＦＥＴを意
味し、「Ｊ−ＦＥＴ」「ＭＥＳＦＥＴ」、または「ＭＩ
ＳＥＦＴ」を含まない。好ましくは厚さが１μm で少な
くとも２×１０12／cm3 をドーピングされたｎ＋サブコ
レクタ層１２が、半絶縁ＧａＡｓ基板１０上にエピタキ
シャルによって形成される。好ましくは厚さが６０００
オングストロームで２×１０16cm3 をドーピングされた
ｎ−コレクタ層が、サブコレクタ層１２上にエピタキシ
ャルによって形成される。好ましくは厚さが１０００オ
ングストロームで２×１０18cm3 と５×１０19cm3の間
でドーピングされたｐ＋ベース層１６が、コレクタ層１
４上にエピタキシャルによって形成される。これらのエ
ピタキシャル層は、有機金属化学気相成長法（ＭＯＣＶ
Ｄ）の工程によって成長されるのが好ましいが、例え
ば、分子ビームエピタキシィ（ＭＢＥ）の工程によって
成長されてもよい。第１リゾグラフィ水準は、ベース層
１６をエッチングによって除去し、ベース「ぺデスタ
ル」１６を約1,３００オングストロームの高さに残すこ
とによってベース１６を形成する。これによって、第１
組のアライメト・マスクが同時に形成される。図２に示
すように、次に４つの異なった注入マスク・レベルをコ
レクタ層１４上で使用する。ｎ＋注入部２４によって、
低い抵抗のコレクタ接点ガ上部表面に対して形成され
る。１２０ｋｅＶでＢｅを５×１０12／cm2 注入するこ
とが好ましいｐ−バッファ注入部を使用してＨＦＥＴチ
ャネルを隔離し、これの基板バイアスを形成する。ｐ−
バッファ１８のドーピングは、ｐ−バッファ１８とサブ
コレクタ１４の間の容量を最小にするため、ｐ−である
ことが好ましいが、もし希望すれば、より多量にドーピ
ングしてもよい。ｎ型エンハンスト・チャンネル２２と
ディプリーション・チャネル２０に対する注入は、いず
れも選択的に注入され、それぞれＳｉを３０ｋｅＶで６
×１０12／cm2 および３０ｋｅＶで６×１０12／cm2 ＋
６０ｋｅＶ、３×１０12／cm2 注入するのが好ましい。
これらのチャンネルに対する注入は、チャネリングを防
止しチャネルを形造るために図示しない４００オングス
トロームのＳｉ3 Ｎ4 （窒化物）の膜の注入によって行
うことも可能である。もし窒化物を無くすれば、注入エ
ネルギーと流束量を低下させることができる。図６は、
ｐ−バッファ１８、エンハンスト・チャンネル２２、デ
ィプリーション・チャンネル２０、窒化物膜コレクタ１
４およびサブコレクタ１２の注入のプロファイルを示
す。これらの最初の４つの注入の後、試料は、第２エピ
タキシャル層をその上に成長させる前に、アニールおよ
び洗浄するのが好ましい。
図の対応する番号と符号は対応する部分を示す。図１な
いし図５は、第１の好適な実施例のＨＢＴ／ＦＥＴ（Ｂ
ｉＦＥＴ）を結合した工程のフローを示す。以下の表１
は図に於ける要素の番号を明確にするためのものであ
る。この工程のフローは、ヘテロ接合電界効果トランジ
スタ（ＨＦＥＴ）と集積されたヘテロ接合バイポーラ・
トランジスタ（ＨＢＴ）を製作するために設計されてい
る。ここで使用しているように、「ＨＦＥＴ」という用
語はドーピングされたチャネルのヘテロ接合ＦＥＴを意
味し、「Ｊ−ＦＥＴ」「ＭＥＳＦＥＴ」、または「ＭＩ
ＳＥＦＴ」を含まない。好ましくは厚さが１μm で少な
くとも２×１０12／cm3 をドーピングされたｎ＋サブコ
レクタ層１２が、半絶縁ＧａＡｓ基板１０上にエピタキ
シャルによって形成される。好ましくは厚さが６０００
オングストロームで２×１０16cm3 をドーピングされた
ｎ−コレクタ層が、サブコレクタ層１２上にエピタキシ
ャルによって形成される。好ましくは厚さが１０００オ
ングストロームで２×１０18cm3 と５×１０19cm3の間
でドーピングされたｐ＋ベース層１６が、コレクタ層１
４上にエピタキシャルによって形成される。これらのエ
ピタキシャル層は、有機金属化学気相成長法（ＭＯＣＶ
Ｄ）の工程によって成長されるのが好ましいが、例え
ば、分子ビームエピタキシィ（ＭＢＥ）の工程によって
成長されてもよい。第１リゾグラフィ水準は、ベース層
１６をエッチングによって除去し、ベース「ぺデスタ
ル」１６を約1,３００オングストロームの高さに残すこ
とによってベース１６を形成する。これによって、第１
組のアライメト・マスクが同時に形成される。図２に示
すように、次に４つの異なった注入マスク・レベルをコ
レクタ層１４上で使用する。ｎ＋注入部２４によって、
低い抵抗のコレクタ接点ガ上部表面に対して形成され
る。１２０ｋｅＶでＢｅを５×１０12／cm2 注入するこ
とが好ましいｐ−バッファ注入部を使用してＨＦＥＴチ
ャネルを隔離し、これの基板バイアスを形成する。ｐ−
バッファ１８のドーピングは、ｐ−バッファ１８とサブ
コレクタ１４の間の容量を最小にするため、ｐ−である
ことが好ましいが、もし希望すれば、より多量にドーピ
ングしてもよい。ｎ型エンハンスト・チャンネル２２と
ディプリーション・チャネル２０に対する注入は、いず
れも選択的に注入され、それぞれＳｉを３０ｋｅＶで６
×１０12／cm2 および３０ｋｅＶで６×１０12／cm2 ＋
６０ｋｅＶ、３×１０12／cm2 注入するのが好ましい。
これらのチャンネルに対する注入は、チャネリングを防
止しチャネルを形造るために図示しない４００オングス
トロームのＳｉ3 Ｎ4 （窒化物）の膜の注入によって行
うことも可能である。もし窒化物を無くすれば、注入エ
ネルギーと流束量を低下させることができる。図６は、
ｐ−バッファ１８、エンハンスト・チャンネル２２、デ
ィプリーション・チャンネル２０、窒化物膜コレクタ１
４およびサブコレクタ１２の注入のプロファイルを示
す。これらの最初の４つの注入の後、試料は、第２エピ
タキシャル層をその上に成長させる前に、アニールおよ
び洗浄するのが好ましい。
【００１２】好ましくは厚さが１５００オングストロー
ムで２×１０17／cm3 だけドーピングしたＡｌＧａＡｓ
のエミッタ／ゲート層２６を第１エピタキシャル・ベー
ス・ぺデスタル１６とコレクタ層１４上に成長させ、図
３に示すＨＢＴ用のエミッタ／ベース接合とＨＦＥＴ用
のゲート／チャネル接合を形成する。もし希望すれば、
段階層（grading layers) をＡｌＧａＡｓ層２６とＧａ
Ａｓ層１４、１６および（または）２８の間に載置し、
円滑なバンドギャップの遷移を与え、および（または）
選択的エッチングの期間中エッチング停止機能を果たし
てもよい。また、ＨＢＴのエミッタ２６とベース１６の
間および（または）ベース１６とコレクタ１４の間に、
ドーピングしていない材料またより少ない量をドーピン
グした材料を使用してもよい。好ましくは厚さが１００
０オングストロームで１×１０19／cm3 だけドーピング
したｎ＋キャップ層２８をＡｌＧａＡｓ層２６上に形成
してオーム接点を改善してもよい。図４に示すように、
更に３回のリゾグラフィ的に形成される注入によって、
埋設されたｐ領域を接続し素子を分離する。先ず、ｐ＋
の注入３４によって、ベース１６からＨＢＴの上部表面
に対する接続とｐ−バッファ１８からＨＦＥＴの基板の
バイアスの上部表面に対する接続を行う。次に、ボロン
の注入３０によって、ＨＦＥＴを相互に分離し、ＨＢＴ
用の外部ｐ＋エクストリンシック・ベースを形成する。
これまでの工程に於ける全ての注入はレジストを使用し
て完全に形成することが可能であり、その結果、形成と
洗浄は比較的容易である。酸素による分離注入３２を、
例えば、金めっきしたマスクを使用して行うことが好ま
しいが、その理由は、注入は約４μm 浸透しなければな
らないからである。酸素の注入３２が深く行われること
の重要な利点は、表面の平滑性の保持が可能になり、こ
れによって素子間および金属相互接続半絶縁部（metal
interconnect semi-insulaing)の下で全てのＧａＡｓエ
ピタキシャル層が作られるからである。この点で、図示
しない温度係数の低い負荷抵抗を堆積させアニーリング
して形成してもよい。
ムで２×１０17／cm3 だけドーピングしたＡｌＧａＡｓ
のエミッタ／ゲート層２６を第１エピタキシャル・ベー
ス・ぺデスタル１６とコレクタ層１４上に成長させ、図
３に示すＨＢＴ用のエミッタ／ベース接合とＨＦＥＴ用
のゲート／チャネル接合を形成する。もし希望すれば、
段階層（grading layers) をＡｌＧａＡｓ層２６とＧａ
Ａｓ層１４、１６および（または）２８の間に載置し、
円滑なバンドギャップの遷移を与え、および（または）
選択的エッチングの期間中エッチング停止機能を果たし
てもよい。また、ＨＢＴのエミッタ２６とベース１６の
間および（または）ベース１６とコレクタ１４の間に、
ドーピングしていない材料またより少ない量をドーピン
グした材料を使用してもよい。好ましくは厚さが１００
０オングストロームで１×１０19／cm3 だけドーピング
したｎ＋キャップ層２８をＡｌＧａＡｓ層２６上に形成
してオーム接点を改善してもよい。図４に示すように、
更に３回のリゾグラフィ的に形成される注入によって、
埋設されたｐ領域を接続し素子を分離する。先ず、ｐ＋
の注入３４によって、ベース１６からＨＢＴの上部表面
に対する接続とｐ−バッファ１８からＨＦＥＴの基板の
バイアスの上部表面に対する接続を行う。次に、ボロン
の注入３０によって、ＨＦＥＴを相互に分離し、ＨＢＴ
用の外部ｐ＋エクストリンシック・ベースを形成する。
これまでの工程に於ける全ての注入はレジストを使用し
て完全に形成することが可能であり、その結果、形成と
洗浄は比較的容易である。酸素による分離注入３２を、
例えば、金めっきしたマスクを使用して行うことが好ま
しいが、その理由は、注入は約４μm 浸透しなければな
らないからである。酸素の注入３２が深く行われること
の重要な利点は、表面の平滑性の保持が可能になり、こ
れによって素子間および金属相互接続半絶縁部（metal
interconnect semi-insulaing)の下で全てのＧａＡｓエ
ピタキシャル層が作られるからである。この点で、図示
しない温度係数の低い負荷抵抗を堆積させアニーリング
して形成してもよい。
【００１３】図５は、ｎ−オーム接点とｐ−オーム接点
の形成を示す。ＨＢＴ用のエミッタのｎ−オーム接点４
０およびコレクタのｎ−オーム接点３６は、ＨＦＥＴ用
のｎ−オーム接点４８、４８とドレインのｎ−オーム接
点４６、５２と同時に形成してもよく、または別のマス
ク・ステップで形成してもよい。ＨＢＴのベースのｐ−
オーム接点３８とＨＦＥＴのｐ−バッファ層のｐ−オー
ム接点５４もまた同時に形成してもよい。これらのオー
ム接点を形成した後、キャップ層２８をドライ・エッチ
ングして図示しない不純物を多量にドーピングしたｎ型
エピタキシャル層を除去してＨＢＴに於ける等質接合
（homojunction) のリーク経路を取り除くことが好まし
い。ＣCl2Ｆ2/Ｈ2 によるドライ・エッチングは高度に
選択的であり、ＡｌＧａＡｓのエミッタ層２６で基本的
に停止する。次に、ＨＦＥＴ用のゲート領域４４、５０
をゲートの凹部とショットキ金属の堆積部の両方に形成
してもよい。これは、標準の湿式工程によってもよくま
たは、好ましくは、ＨＦＥＴのしきい電圧を仕様に合わ
せて決めるために、ドライ・エッチングまたはドライ・
エッチングとウエット・エッチングの組み合わせによっ
て行ってもよい。ＨＢＴのリーク分離部とＨＦＥＴのゲ
ートの凹部の両方に対するＧａＡｓのドライ・エッチン
グは、電子サイクロトロン共鳴（ＥＣＲ）遠隔ブラズマ
反応装置で行ってもよい。ＥＣＲ反応装置の場合、エッ
チングされたＧａＡｓのイオンによる創傷は、試料がプ
ラズマ内に存在する従来の反応性イオン・エッチング
（ＲＩＥ）と比較して、最小になる。
の形成を示す。ＨＢＴ用のエミッタのｎ−オーム接点４
０およびコレクタのｎ−オーム接点３６は、ＨＦＥＴ用
のｎ−オーム接点４８、４８とドレインのｎ−オーム接
点４６、５２と同時に形成してもよく、または別のマス
ク・ステップで形成してもよい。ＨＢＴのベースのｐ−
オーム接点３８とＨＦＥＴのｐ−バッファ層のｐ−オー
ム接点５４もまた同時に形成してもよい。これらのオー
ム接点を形成した後、キャップ層２８をドライ・エッチ
ングして図示しない不純物を多量にドーピングしたｎ型
エピタキシャル層を除去してＨＢＴに於ける等質接合
（homojunction) のリーク経路を取り除くことが好まし
い。ＣCl2Ｆ2/Ｈ2 によるドライ・エッチングは高度に
選択的であり、ＡｌＧａＡｓのエミッタ層２６で基本的
に停止する。次に、ＨＦＥＴ用のゲート領域４４、５０
をゲートの凹部とショットキ金属の堆積部の両方に形成
してもよい。これは、標準の湿式工程によってもよくま
たは、好ましくは、ＨＦＥＴのしきい電圧を仕様に合わ
せて決めるために、ドライ・エッチングまたはドライ・
エッチングとウエット・エッチングの組み合わせによっ
て行ってもよい。ＨＢＴのリーク分離部とＨＦＥＴのゲ
ートの凹部の両方に対するＧａＡｓのドライ・エッチン
グは、電子サイクロトロン共鳴（ＥＣＲ）遠隔ブラズマ
反応装置で行ってもよい。ＥＣＲ反応装置の場合、エッ
チングされたＧａＡｓのイオンによる創傷は、試料がプ
ラズマ内に存在する従来の反応性イオン・エッチング
（ＲＩＥ）と比較して、最小になる。
【００１４】次に、工程は標準のダブル・レベル金属工
程に進み、ここでＳｉＯ2 絶縁層とＴｉｗ Ａｕをスパ
ッタによって堆積してエッチングすることによって形成
される金属リード線を形成する。この相互接続部の工程
によって、ＧａＡｓの表面のブレーナ・トポグラフィに
対して高い歩留りが得られる。図７は他の実施例を示
し、これは、ＨＢＴに対して成長されるエピタキシャル
層を利用することによって殆ど同様の容易さで、ＭＥＳ
ＦＥＴ、ＨＦＥＴおよびｎ−チャネルのＪＦＥＴのこの
複合されたＢｉＦＥＴに集積することが可能であること
を示す。この実施例を実現するには、上述した工程以外
に、ベース・ぺデスタル１６を形成した場合にｐ型ＪＦ
ＥＴゲートを形成する工程、ショットキ・ゲート５０ａ
用にチャネル６４にＡｌＧａＡｓ２６をエッチングする
工程、ＦＥＴチャネル６２、６４、６６に対して別のお
よび（または）異なった注入を行う工程、およびＪＦＥ
Ｔに別のソース５６とドレイン６０のｎ−オーム接点を
形成する工程（これらは他のｎ−オーム接点と同時に形
成してもよい）が含まれる。
程に進み、ここでＳｉＯ2 絶縁層とＴｉｗ Ａｕをスパ
ッタによって堆積してエッチングすることによって形成
される金属リード線を形成する。この相互接続部の工程
によって、ＧａＡｓの表面のブレーナ・トポグラフィに
対して高い歩留りが得られる。図７は他の実施例を示
し、これは、ＨＢＴに対して成長されるエピタキシャル
層を利用することによって殆ど同様の容易さで、ＭＥＳ
ＦＥＴ、ＨＦＥＴおよびｎ−チャネルのＪＦＥＴのこの
複合されたＢｉＦＥＴに集積することが可能であること
を示す。この実施例を実現するには、上述した工程以外
に、ベース・ぺデスタル１６を形成した場合にｐ型ＪＦ
ＥＴゲートを形成する工程、ショットキ・ゲート５０ａ
用にチャネル６４にＡｌＧａＡｓ２６をエッチングする
工程、ＦＥＴチャネル６２、６４、６６に対して別のお
よび（または）異なった注入を行う工程、およびＪＦＥ
Ｔに別のソース５６とドレイン６０のｎ−オーム接点を
形成する工程（これらは他のｎ−オーム接点と同時に形
成してもよい）が含まれる。
【００１５】上述したＢｉＦＥＴ工程によって、多くの
利点が提供される。例えば、ＨＢＴとＦＥＴを集積する
ことにより、ＨＢＴをベースとする高速リニア回路とＦ
ＥＴの高密度にパッケージされ電力消費の少ないメモリ
／ロジックを集積することが可能になり、ＡｌＧａＡｓ
のエミッタ層をゲートとして使用することにより、ＦＥ
Ｔの障壁層の高さを１００ないし３００ｍｅＶ迄高めて
ノイズの限界を改善することによりメモリ・セルの設計
を有利にすると共に動作温度範囲を拡大し、かつＢｉＦ
ＥＴの工程でＦＥＴチャネルをドーピングすることによ
り、半絶縁層に注入された標準のＥ／Ｄ−ＭＥＳＦＥＴ
工程と比較して、制御が改善されるが、この理由は、品
質の優れたエピタキシャル層の活性化の水準はバルクＧ
ａＡｓに於ける活性化の水準よりもより高いからであ
る。
利点が提供される。例えば、ＨＢＴとＦＥＴを集積する
ことにより、ＨＢＴをベースとする高速リニア回路とＦ
ＥＴの高密度にパッケージされ電力消費の少ないメモリ
／ロジックを集積することが可能になり、ＡｌＧａＡｓ
のエミッタ層をゲートとして使用することにより、ＦＥ
Ｔの障壁層の高さを１００ないし３００ｍｅＶ迄高めて
ノイズの限界を改善することによりメモリ・セルの設計
を有利にすると共に動作温度範囲を拡大し、かつＢｉＦ
ＥＴの工程でＦＥＴチャネルをドーピングすることによ
り、半絶縁層に注入された標準のＥ／Ｄ−ＭＥＳＦＥＴ
工程と比較して、制御が改善されるが、この理由は、品
質の優れたエピタキシャル層の活性化の水準はバルクＧ
ａＡｓに於ける活性化の水準よりもより高いからであ
る。
【００１６】上記で好適な実施例を詳細に説明した。本
発明の範囲は、上述した実施例と異なるが、請求項の範
囲内にある実施例もまた包含することを理解しなければ
ならない。例えば、分離のための注入に使用したボロン
と酸素は、所望の分離部を形成するものであれば、ボロ
ン、酸素または水素の注入のようないずれの材料でもよ
い。同様に、注入を使用している全ての領域を形成する
には、注入の代わりに、堆積工程に続いてエッチングを
使用してもよい。上述の説明では、添加不純物としてｐ
型にはＢｅを使用し、ｎ型にＳｉを使用したが、Ｂｅは
Ｚｎ、Ｃ、またはＭｇのような材料と代替することが可
能であり、ＳｉはＳ、Ｓｅ、またはＳｎのような材料と
代替することが可能である。同様に、ＡｌＧａＡｓはＩ
ＧａＰまたはＩｎＡｌＡｓのような全ての適当なバンド
ギャップの広い材料と代替することが可能であり、Ｇａ
ＡｓはＩｎＧａＡｓのような材料と代替することが可能
である。好適な実施例は、１つのエンハンスト・モード
のＨＦＥＴおよび１つのデプレッション・モードのＨＦ
ＥＴと集積された１つのＨＢＴを示しているが、いずれ
の数のＨＢＴとＨＦＥＴを集積することも可能であり、
図７の他の実施例に示すように、ＭＥＳＦＥＴ、ＪＦＥ
Ｔ、および他の所望の種類のケタサをＨＢＴおよびＨＦ
ＥＴと集積してもよい。ここに含まれている用語は、本
発明の範囲を考える場合、包括的なものではないと解釈
しなければならない。
発明の範囲は、上述した実施例と異なるが、請求項の範
囲内にある実施例もまた包含することを理解しなければ
ならない。例えば、分離のための注入に使用したボロン
と酸素は、所望の分離部を形成するものであれば、ボロ
ン、酸素または水素の注入のようないずれの材料でもよ
い。同様に、注入を使用している全ての領域を形成する
には、注入の代わりに、堆積工程に続いてエッチングを
使用してもよい。上述の説明では、添加不純物としてｐ
型にはＢｅを使用し、ｎ型にＳｉを使用したが、Ｂｅは
Ｚｎ、Ｃ、またはＭｇのような材料と代替することが可
能であり、ＳｉはＳ、Ｓｅ、またはＳｎのような材料と
代替することが可能である。同様に、ＡｌＧａＡｓはＩ
ＧａＰまたはＩｎＡｌＡｓのような全ての適当なバンド
ギャップの広い材料と代替することが可能であり、Ｇａ
ＡｓはＩｎＧａＡｓのような材料と代替することが可能
である。好適な実施例は、１つのエンハンスト・モード
のＨＦＥＴおよび１つのデプレッション・モードのＨＦ
ＥＴと集積された１つのＨＢＴを示しているが、いずれ
の数のＨＢＴとＨＦＥＴを集積することも可能であり、
図７の他の実施例に示すように、ＭＥＳＦＥＴ、ＪＦＥ
Ｔ、および他の所望の種類のケタサをＨＢＴおよびＨＦ
ＥＴと集積してもよい。ここに含まれている用語は、本
発明の範囲を考える場合、包括的なものではないと解釈
しなければならない。
【００１７】本発明を図示の実施例を参照して説明した
が、この説明は限定的な意味で解釈されることを意図す
るものではない。図示の実施例の種々の変形と組み合わ
せ、および本発明の他の実施例が、この説明を参照する
当業者に明らかとなる。従って、上記の請求項は、かか
る変形および実施例を全て包含することを意図するもの
である。
が、この説明は限定的な意味で解釈されることを意図す
るものではない。図示の実施例の種々の変形と組み合わ
せ、および本発明の他の実施例が、この説明を参照する
当業者に明らかとなる。従って、上記の請求項は、かか
る変形および実施例を全て包含することを意図するもの
である。
【００１８】以上の記載に関連して、以下の各項を開示
する。 1. ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）と
ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）を１つの
基板上に集積して製作する方法に於いて、上記の方法
は： ａ．上記の基板上にサブコレクタ層を形成するステッ
プ；ｂ．上記のサブコレクタ層上にコレクタ層を形成す
るステップ；ｃ．上記のコレクタ層上にベース層を形成
するステップ；ｄ．上記のベース層をエッチングして上
記のコレクタ層の一部の上に１つ以上のベース・ペデス
タルを形成するステップ；ｅ．１つ以上のＨＦＥＴがそ
の上に製作されている上記のコレクタ層の一部にバッフ
ァ領域を形成するステップ；ｆ．上記のバッファ領域上
に１つ以上のチャネル領域を形成するステップ；ｇ．上
記のベース・ペデスタル上と上記のチャネル領域上にバ
ンドギャプの広い材料のエミッタ／ゲート層を形成する
ステップ；およびｈ．分離領域を形成するステップ；に
よって構成され、これによりエピタキシャルによって成
長されたエミッタ／ゲート層を利用してＨＢＴのエミッ
タとＨＦＥＴのゲートの両方を形成する上記の基板上に
１つ以上の別個のＨＢＴＪ１つ以上の別個のＨＦＥＴが
存在することを特徴とする方法。
する。 1. ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）と
ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）を１つの
基板上に集積して製作する方法に於いて、上記の方法
は： ａ．上記の基板上にサブコレクタ層を形成するステッ
プ；ｂ．上記のサブコレクタ層上にコレクタ層を形成す
るステップ；ｃ．上記のコレクタ層上にベース層を形成
するステップ；ｄ．上記のベース層をエッチングして上
記のコレクタ層の一部の上に１つ以上のベース・ペデス
タルを形成するステップ；ｅ．１つ以上のＨＦＥＴがそ
の上に製作されている上記のコレクタ層の一部にバッフ
ァ領域を形成するステップ；ｆ．上記のバッファ領域上
に１つ以上のチャネル領域を形成するステップ；ｇ．上
記のベース・ペデスタル上と上記のチャネル領域上にバ
ンドギャプの広い材料のエミッタ／ゲート層を形成する
ステップ；およびｈ．分離領域を形成するステップ；に
よって構成され、これによりエピタキシャルによって成
長されたエミッタ／ゲート層を利用してＨＢＴのエミッ
タとＨＦＥＴのゲートの両方を形成する上記の基板上に
１つ以上の別個のＨＢＴＪ１つ以上の別個のＨＦＥＴが
存在することを特徴とする方法。
【００１９】2. 上記のエミッタ／ゲート層を形成する
前に、不純物を多量にドーピングした抵抗の低い上部表
面に対する接点を上記のコレクタ層と上記のサブコレク
タ層の一部に形成することを特徴とする前記項１記載の
方法。 3. ＨＦＥＴチャネルを２つ形成し、１つはエンハンス
ト・チャネルであり１つはデプレッション・チャネルで
あることを特徴とする前記項１記載の方法。
前に、不純物を多量にドーピングした抵抗の低い上部表
面に対する接点を上記のコレクタ層と上記のサブコレク
タ層の一部に形成することを特徴とする前記項１記載の
方法。 3. ＨＦＥＴチャネルを２つ形成し、１つはエンハンス
ト・チャネルであり１つはデプレッション・チャネルで
あることを特徴とする前記項１記載の方法。
【００２０】4. 不純物を非常に多量にドーピングした
キャップ層を上記のエミッタ／ゲート層上に形成し、こ
れによって上記のキャップ層は、ＨＢＴとＨＦＥＴの両
方の上にあるオーム接点を改善することを特徴とする前
記項１記載の方法。 5. 上記の分離領域は酸素および（または）ボロンであ
り、これによってＨＢＴをＨＦＥＴから分離するために
使用される上記の分離領域は、上記の残りの分離領域よ
りも深いことを特徴とする前記項１記載の方法。
キャップ層を上記のエミッタ／ゲート層上に形成し、こ
れによって上記のキャップ層は、ＨＢＴとＨＦＥＴの両
方の上にあるオーム接点を改善することを特徴とする前
記項１記載の方法。 5. 上記の分離領域は酸素および（または）ボロンであ
り、これによってＨＢＴをＨＦＥＴから分離するために
使用される上記の分離領域は、上記の残りの分離領域よ
りも深いことを特徴とする前記項１記載の方法。
【００２１】6. 段階層が上記のエミッタ／ゲート層の
上および（または）下に形成され、これによって上記の
段階層は円滑なバンドギャップの遷移を与え、選択的エ
ッチングの期間中エッチング停止機能を果たすことを特
徴とする前記項１記載の方法。 7. 上記のエミッタ／ゲート層はＡｌＧａＡｓでありお
よび（または）上記のサブコレクタ層、上記のコレクタ
層、および上記のベース層はＧａＡｓであることを特徴
とする前記項１記載の方法。
上および（または）下に形成され、これによって上記の
段階層は円滑なバンドギャップの遷移を与え、選択的エ
ッチングの期間中エッチング停止機能を果たすことを特
徴とする前記項１記載の方法。 7. 上記のエミッタ／ゲート層はＡｌＧａＡｓでありお
よび（または）上記のサブコレクタ層、上記のコレクタ
層、および上記のベース層はＧａＡｓであることを特徴
とする前記項１記載の方法。
【００２２】8. 上記のチャネル領域、上記のバッファ
領域、および上記の分離領域は、注入によって形成され
ることを特徴とする前記項１記載の方法。 9. ＭＥＳＦＥＴ、Ａ Ｊ−ＦＥＴおよび（または）Ｍ
ＩＳＦＥＴが、また上記のバッファ領域上に形成される
ことを特徴とする前記項１記載の方法。 １0. 上記のＨＢＴはＮＰＮであり、上記のＨＦＥＴは
ｎ−チャネルであることを特徴とする前記項１記載の方
法。
領域、および上記の分離領域は、注入によって形成され
ることを特徴とする前記項１記載の方法。 9. ＭＥＳＦＥＴ、Ａ Ｊ−ＦＥＴおよび（または）Ｍ
ＩＳＦＥＴが、また上記のバッファ領域上に形成される
ことを特徴とする前記項１記載の方法。 １0. 上記のＨＢＴはＮＰＮであり、上記のＨＦＥＴは
ｎ−チャネルであることを特徴とする前記項１記載の方
法。
【００２３】１1. ヘテロ接合バイポーラ・トランジス
タ（ＨＢＴ）とヘテロ接合電界効果トランジスタ（ＨＦ
ＥＴ）を１つの基板上に集積する素子に於いて、上記の
素子は： ａ．上記の基板上のサブコレクタ層；ｂ．上記のサブコ
レクタ層上のコレクタ層；ｃ．上記のコレクタ層の一部
の上の１つのベース・ぺデスタル；ｄ．１つ以上のＨＦ
ＥＴがその上に製作されている上記のコレクタ層の一部
にあるバッファ領域；ｅ．上記のバッファ領域上の１つ
以上のチャネル領域：ｆ．上記のベース・ぺデスタルと
上記のチャネル領域上のバンドギャプの広い材料のエミ
ッタ／ゲート層：およびｇ．分離領域；によって構成さ
れ、これによりエピタキシャルによって成長されたエミ
ッタ／ゲート層をＨＢＴのエミッタおよびＨＦＥＴのゲ
ートの両方を利用する上記の基板上に１つ以上の別個の
ＨＢＴと１つ以上の別個のＨＦＥＴが存在することを特
徴とする素子。
タ（ＨＢＴ）とヘテロ接合電界効果トランジスタ（ＨＦ
ＥＴ）を１つの基板上に集積する素子に於いて、上記の
素子は： ａ．上記の基板上のサブコレクタ層；ｂ．上記のサブコ
レクタ層上のコレクタ層；ｃ．上記のコレクタ層の一部
の上の１つのベース・ぺデスタル；ｄ．１つ以上のＨＦ
ＥＴがその上に製作されている上記のコレクタ層の一部
にあるバッファ領域；ｅ．上記のバッファ領域上の１つ
以上のチャネル領域：ｆ．上記のベース・ぺデスタルと
上記のチャネル領域上のバンドギャプの広い材料のエミ
ッタ／ゲート層：およびｇ．分離領域；によって構成さ
れ、これによりエピタキシャルによって成長されたエミ
ッタ／ゲート層をＨＢＴのエミッタおよびＨＦＥＴのゲ
ートの両方を利用する上記の基板上に１つ以上の別個の
ＨＢＴと１つ以上の別個のＨＦＥＴが存在することを特
徴とする素子。
【００２４】１2. 不純物を多量にドーピングした抵抗
の低い上部表面に対する接点が、上記のコレクタ層と上
記のサブコレクタ層の一部に存在することを特徴とする
前記項１１記載の素子。 １3. ＨＦＥＴチャネルが２つ存在し、１つはエンハン
スト・チャネルであり１つはデフレッション・チャネル
であることを特徴とする前記項１１記載の素子。
の低い上部表面に対する接点が、上記のコレクタ層と上
記のサブコレクタ層の一部に存在することを特徴とする
前記項１１記載の素子。 １3. ＨＦＥＴチャネルが２つ存在し、１つはエンハン
スト・チャネルであり１つはデフレッション・チャネル
であることを特徴とする前記項１１記載の素子。
【００２５】１4. 不純物を非常に多量にドーピングし
たキャップ層が上記のエミッタ／ゲート層上に存在し、
これによって上記のキャップ層は、ＨＢＴとＨＦＥＴの
両方のオーム接点を改善することを特徴とする前記項１
１記載の素子。 １5. 上記の分離領域は酸素および（または）ボロンで
あり、これによってＨＢＴをＨＦＥＴから分離するため
に使用される上記の分離領域は、上記の残りの分離領域
よりも深いことを特徴とする前記項１１記載の素子。
たキャップ層が上記のエミッタ／ゲート層上に存在し、
これによって上記のキャップ層は、ＨＢＴとＨＦＥＴの
両方のオーム接点を改善することを特徴とする前記項１
１記載の素子。 １5. 上記の分離領域は酸素および（または）ボロンで
あり、これによってＨＢＴをＨＦＥＴから分離するため
に使用される上記の分離領域は、上記の残りの分離領域
よりも深いことを特徴とする前記項１１記載の素子。
【００２６】１6. 段階層が上記のエミッタ／ゲート層
の上および（または）下に存在し、これによって上記の
段階層は円滑なバンドギャップの遷移を与え、選択的エ
ッチングの期間中エッチング停止機能を果たすことを特
徴とする前記項１１記載の素子。 １7. 上記のエミッタ／ゲート層はＡｌＧａＡｓであり
および（または）上記のサブコレクタ層、上記のコレク
タ層、および上記のベース層はＧａＡｓであることを特
徴とする前記項１１記載の素子。
の上および（または）下に存在し、これによって上記の
段階層は円滑なバンドギャップの遷移を与え、選択的エ
ッチングの期間中エッチング停止機能を果たすことを特
徴とする前記項１１記載の素子。 １7. 上記のエミッタ／ゲート層はＡｌＧａＡｓであり
および（または）上記のサブコレクタ層、上記のコレク
タ層、および上記のベース層はＧａＡｓであることを特
徴とする前記項１１記載の素子。
【００２７】１8. 上記のチャネル領域、上記のバッフ
ァ領域、および上記の分離領域は、注入によって形成さ
れることを特徴とする前記項１１記載の素子。 １9. ＭＥＳＦＥＴ、Ａ Ｊ−ＦＥＴおよび（または）
ＭＩＳＦＥＴが、また上記のバッファ領域上の上記の素
子内に集積されることを特徴とする前記項１１記載の素
子。
ァ領域、および上記の分離領域は、注入によって形成さ
れることを特徴とする前記項１１記載の素子。 １9. ＭＥＳＦＥＴ、Ａ Ｊ−ＦＥＴおよび（または）
ＭＩＳＦＥＴが、また上記のバッファ領域上の上記の素
子内に集積されることを特徴とする前記項１１記載の素
子。
【００２８】２0. 上記のＨＢＴはＮＰＮであり、上記
のＨＦＥＴはｎ−チャネルであることを特徴とする前記
項１１記載の素子。 （Ｃ）著作権、＊Ｍ＊ テキサス・インスツールメント
社、１９９１ 本特許書類の開示の一部には、著作権と
マスク・ワークの保護を受けている記載が含まれてい
る。この特許書類または特許の開示が特許商標庁のファ
イルまたは記録にある場合、何人がこれらをファクシミ
リによって複製することに対しても、この著作権とマス
ク・ワークの保持者は反対しないが、これ以外の場合、
全ての著作権とマスク・ワークに対する権利はいかなる
場合にも留保れている。
のＨＦＥＴはｎ−チャネルであることを特徴とする前記
項１１記載の素子。 （Ｃ）著作権、＊Ｍ＊ テキサス・インスツールメント
社、１９９１ 本特許書類の開示の一部には、著作権と
マスク・ワークの保護を受けている記載が含まれてい
る。この特許書類または特許の開示が特許商標庁のファ
イルまたは記録にある場合、何人がこれらをファクシミ
リによって複製することに対しても、この著作権とマス
ク・ワークの保持者は反対しないが、これ以外の場合、
全ての著作権とマスク・ワークに対する権利はいかなる
場合にも留保れている。
【図１】順番に行われるステップ中の本発明の好適な実
施例の断面図である。
施例の断面図である。
【図２】順番に行われるステップ中の本発明の好適な実
施例の断面図である。
施例の断面図である。
【図３】順番に行われるステップ中の本発明の好適な実
施例の断面図である。
施例の断面図である。
【図４】順番に行われるステップ中の本発明の好適な実
施例の断面図である。
施例の断面図である。
【図５】順番に行われるステップ中の本発明の好適な実
施例の断面図である。
施例の断面図である。
【図６】図１〜図５に示す好適な実施例の部分の注入の
プロファイルを示す。
プロファイルを示す。
【図７】本発明の他の好適な実施例の断面図である。
１０ 基板 １２ サブコレクタ １４ コレクタ １６ ベース １８ ＦＥＴのバッファ ２０ ＦＥＴのデプレッション・チャネル ２２ ＦＥＴのエンハンスト・チャネル ２４ Ｎ＋注入部 ２６ ＨＢＴのエミッタとＦＥＴのゲート ２８ キャップ層 ３０ ボロン注入部 ３２ 酸素注入部 ３４ ｐ＋注入部 ３６ コレクタ接点 ３８ ベース接点 ４０ エミッタ接点 ４２ ソース接点 ４４ ゲート接点 ４６ ドレイン接点 ４８ ソース接点 ５０ ゲート接点 ５０ａ ゲート接点（他の実施例） ５２ ドレイン接点 ５４ バック・バイアス接点 ５６ ソース接点（他の実施例） ５８ ゲート（他の実施例） ６０ ドレイン接点（他の実施例） ６２ ＦＥＴチャンネル（他の実施例） ６４ ＦＥＴチャンネル（他の実施例） ６６ ＦＥＴチャンネル（他の実施例）
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 21/338 29/812 27/095 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｈ 7376−4Ｍ Ｅ (72)発明者 ジョー ヤン ヤング アメリカ合衆国 テキサス州 75080 リ チャードソン プロヴィンスタウン レー ン 529
Claims (1)
- 【請求項１】 ヘテロ接合バイポーラ・トランジスタ
（ＨＢＴ）とヘテロ接合電界効果トランジスタ（ＨＦＥ
Ｔ）を１つの基板上に集積して製作する方法に於いて、
上記の方法は： ａ．上記の基板上にサブコレクタ層を形成するステッ
プ； ｂ．上記のサブコレクタ層上にコレクタ層を形成するス
テップ； ｃ．上記のコレクタ層上にベース層を形成するステッ
プ； ｄ．上記のベース層をエッチングして上記のコレクタ層
の一部の上に１つ以上のベース・ペデスタルを形成する
ステップ； ｅ．１つ以上のＨＦＥＴがその上に製作されている上記
のコレクタ層の一部にバッファ領域を形成するステッ
プ； ｆ．上記のバッファ領域上に１つ以上のチャネル領域を
形成するステップ； ｇ．上記のベース・ペデスタル上と上記のチャネル領域
上にバンドギャプの広い材料のエミッタ／ゲート層を形
成するステップ；および ｈ．分離領域を形成するステップ； によって構成され、これによりエピタキシャルによって
成長されたエミッタ／ゲート層を利用してＨＢＴのエミ
ッタとＨＦＥＴのゲートの両方を形成する上記の基板上
に１つ以上の別個のＨＢＴと１つ以上の別個のＨＦＥＴ
が存在することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/670,094 US5077231A (en) | 1991-03-15 | 1991-03-15 | Method to integrate HBTs and FETs |
| US07/670094 | 1991-03-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177332A true JPH06177332A (ja) | 1994-06-24 |
Family
ID=24688975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4057903A Pending JPH06177332A (ja) | 1991-03-15 | 1992-03-16 | Ｈｂｔとｆｅｔを集積する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5077231A (ja) |
| JP (1) | JPH06177332A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007508715A (ja) * | 2003-10-22 | 2007-04-05 | スカイワークス ソリューションズ，インコーポレイテッド | 増大した線形性および製造可能性を有するＦＥＴを含むＢｉＦＥＴ |
| JP2012009594A (ja) * | 2010-06-24 | 2012-01-12 | Renesas Electronics Corp | 半導体装置 |
| JP2014521229A (ja) * | 2011-07-18 | 2014-08-25 | エピガン ナムローゼ フェンノートシャップ | Ｉｉｉ−ｖエピタキシャル層を成長させるための方法 |
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| US5321302A (en) * | 1990-07-25 | 1994-06-14 | Nec Corporation | Heterojunction bipolar transistor having base structure for improving both cut-off frequency and maximum oscillation frequency |
| US5132764A (en) * | 1991-03-21 | 1992-07-21 | Texas Instruments Incorporated | Multilayer base heterojunction bipolar transistor |
| US5291042A (en) * | 1991-04-26 | 1994-03-01 | Sumitomo Electric Industries, Ltd. | Multi-stage amplifier device and method for producing the same |
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| US5179037A (en) * | 1991-12-24 | 1993-01-12 | Texas Instruments Incorporated | Integration of lateral and vertical quantum well transistors in the same epitaxial stack |
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| US5231037A (en) * | 1992-04-30 | 1993-07-27 | Texas Instruments Incorporated | Method of making a power VFET device using a p+ carbon doped gate layer |
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| US7972936B1 (en) | 2009-02-03 | 2011-07-05 | Hrl Laboratories, Llc | Method of fabrication of heterogeneous integrated circuits and devices thereof |
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| US9685545B2 (en) * | 2015-11-25 | 2017-06-20 | Texas Instruments Incorporated | Isolated III-N semiconductor devices |
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-
1991
- 1991-03-15 US US07/670,094 patent/US5077231A/en not_active Expired - Fee Related
-
1992
- 1992-03-16 JP JP4057903A patent/JPH06177332A/ja active Pending
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Also Published As
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|---|---|
| US5077231A (en) | 1991-12-31 |
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