KR20000029425A - 전계효과트랜지스터 - Google Patents

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KR20000029425A
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사카모토료지
하시나가타쯔야
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오카야마 노리오
스미토모덴키고교가부시키가이샤
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Abstract

본 발명은, 상호콘덕턴스 gm의 선형성이 게이트바이어스의 보다 넓은 범위에 걸쳐서 평탄화하도록 개선된 전계효과트랜지스터에 관한 것이다. 이 전계효과트랜지스터는, 채널층(13)과 게이트전극(20)과 쇼트키접촉하는 캡층(17)을 구비한 MESFET로서, 특히, 채널층(13)과 캡층(17)과의 사이에는, 상기 채널층(13)보다 낮고 또한 상기 캡층(17)보다 높은 도핑농도의, 1 또는 그이상의 보조층(14, 15, 16)이 형성되어 있다. 1 또는 그이상의 보조층(14, 15, 16)의 도핑농도는, 채널층(13), 1 똔느 그이상의 보조층(14, 15, 16) 및 캡층(17)에 의해서 구성되는 도핑농도의 프로파일이 상기 채널층(13)으로부터 상기 캡층(17)을 향해서 지수함수적으로 감소하도록 설정되어 있다. 이 구성에 의해, 게이트바이어스의 보다 넓은 범위에 걸친 공핍층의 효과적인 제어가 가능하게 되고, 긴게이트효과등이 억제되는 동시에 상호콘덕턴스gm의 선형성이 향상된다.

Description

전계효과트랜지스터{FIELD EFFECT TRANSTSTOR}
본 발명은, 전계효과트랜지스터(FET)의 구조에 관한 것이다.
초고속동작을 실현하는 FET로서는, 게이트전극에 인가되는 전압의 제어하에 있어서 전류채널이 형성되는 채널층에 펄스도프구조가 채용된 FET가 알려져 있다. 펄스도프구조는, 게이트전극이 형성되어 있는 기판표면으로부터 소정의 깊이에 도달하는 언도프층(캡층)바로 아래에, 고농도의 도펀트를 함유하는 채널층이 형성된 구조이다. 펄스도프구조를 가진 FET로서는, 예를 들면, 미국특허 4163984호공보, 또는 일본국특개평 6-310535호에 개시되어 있다.
펄스도프구조의 n형 FET에서는 긴게이트효과가 발생해 버린다. 긴게이트효과란, 게이트바이어스가 약간 네거티브의 전압범위에서, 드레인전극쪽의 공핍층에 기인한 실효적인 게이트길이가 증대하는 현상이다. 이와 같은 긴게이트효과를 억제하기 위해 예를 들면 일본국 특개평 4-225533호에 표시된 FET에 있어서는 더블펄스도프층구조가 채용되고 있다. 더블펄스구조란, 채널층위에, 도핑층이 형성된 구조이다. 이들 채널층과 도핑층은 언도프층(캡층의 일부)을 개재해서 소정거리만큼 이간되어 있다. 공핍층의 채널층을 향한 확대는, 도핑층에 의해서 저지된다(긴게이트효과의 억제).
발명자들은 종래의 전계효과트랜지스터에 대해서 검토한 결과, 이하와 같은 과제를 발견했다.
종래의 도프층구조를 가진 FET에 있어서는, 게이트전극의 전압이 작을때에는, 생성되는 공핍층이 도핑층에 도달하지 않는 경우가 있다. 부가해서, 도핑층을 완전히 공핍화할 수 없는 경우가 있다. 이때, 채널층과 함께 도핑층자체가 전류채널로서 동작해버린다(이하, 도핑층의 채널화라함). 이 도핑층의 채널화에 의해서, 상호 콘덕턴스gm의 선형성(線形性)을 유지할 수 없다.
한편, FET의 드레인내압은, 게이트전극과 채널층과의 거리에 크게 의존한다. 드레인내압을 향상시키기 위하여 게이트전극과 채널층과의 사이의 거리를 크게하면 도핑층의 채널화가 특히 현저하게 된다.
본 발명은, 상기한 문제점에 비추어서 이루어진 것이며, 상호콘덕턴스gm의 선형성을 향상시키는 구조를 구비한 전계효과트랜지스터를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 관한 전계효과 트랜지스터의 일실시예의 구성을 표시한 단면도
도 2는 도 1에 표시된 전계효과트랜지스터의 도핑프로파일의 일예를 표시한 그래프
도 3A 및 도 3B는 도 2에 표시된 도핑프로파일에 의한 전계효과트랜지스터의 동작특성을 표시한 그래프이며, 도 3A는 캐리어농도의 거리의존성, 도 3B는 캐리어농도변화의 거리의존성을 표시한 그래프
도 4A 및 도 4B는 더블펄스도프층구조의 전계효과트랜지스터의 일예의 동작특성을 표시한 그래프이며, 도 4A는 캐리어농도의 거리의존성, 도 4B는 캐리어농도변화의 거리의존성을 표시한 그래프
도 5는 상호콘덕턴스 및 전류의 게이트전압의존성을 표시한 그래프
도 6은 드래인내압(耐壓)의 캡층두께의존성을 표시한 그래프
[도면의 주요부분에 대한 부호의 설명]
11: 반절연성GaAs반도체기판 12: P-형 GaAs버퍼층
13: 채널층 14: 제 1보조층
15: 제 2보조층 16: 제 3보조층
17: 캡층 18: 드레인영역
19: 소스영역 20: 게이트전극
21: 드레인전극 22: 소스전극
본 발명에 관한 전계효과트랜지스터는, 기판위에 형성된 채널층과, 이 채널층위에 형성된 보조영역과, 이 보조영역위에 형성된 캡층을 구비한다. 캡층위에는 게이트전극이 형성되어 있다. 채널층은 캡층을 사이에 두고 게이트전극의 반대쪽이고, 게이트전극으로부터 600Å이상 이간된 위치에 형성되어 있다.
상기 보조영역은, 캡층과 채널층과의 사이에 위치하고 있으며, 상기 캡층에 직접 접촉한 상부계면과 상기 채널층에 직접 접촉한 하부계면을 가진다. 이 보조영역은, 상기 채널층보다도 낮고 또한 상기 캡층보다 높은 도핑농도를 가진다.
상기 보조영역은, 각각 상기 채널층과 동일한 도전성을 가진, 1 또는 그이상의 보조층을 구비하고 있다. 이들 1 또는 그 이상의 보조층의 도핑농도는, 채널층, 상기 1또는 그이상의 보조층, 및 캡층에 의해 구성된 적층구조의 도핑프로파일이, 상기 채널층으로부터 상기 캡층을 향해서 지수함수적으로 감소하도록 설정되어 있다.
채널층에 비해서 도핑농도가 낮은 보조층의 존재가, 게이트전극아래이외의 부위에 형성된 공핍층의 채널층으로의 확대를 저지한다(긴게이트효과등의 억제). 채널층과 보조층이 직접적으로 접촉함으로써, 게이트바이어스가 포지티브 또는 약간 네거티브의 경우에 있어서도, 채널층만이 전류채널로서 기여한다. 이들 특징이 게이트바이어스의 넓은 범위에 있어서의 상호콘덕턴스gm의 선형성을 향상시킨다. 특히, 보조층의 증가에 의해 상호콘덕턴스gm의 높은 선형성을 얻을 수 있다.
1 또는 복수의 보조층위에 캡층을 또 구비함으로써, 높은 드레인내압인 플레이너형의 전계효과트랜지스터를 얻을 수 있다.
채널층, 1 또는 그이상의 보조층 및 캡층의 중심위치에 있어서의 도핑농도는, 게이트전극으로부터 채널층을 향하는 축을 따른 거리 x에 관해서 지수함수N=Aexp(αx)(단, A 및 α는 정수)와 거의 일치하고 있다.
각층에 있어서의 도핑농도의 감소를 표시하는 함수를 지수함수와 근사적으로 일치시킴으로써, 특히 상호콘덕턴스gm의 선형성이 향상된다.
이하, 본 발명에 관한 전계효과트랜지스터의 실시예에 대해서 도 1, 도 2, 도 3A∼도 4B, 도 5 및 도 6을 사용해서 상세히 설명한다. 또한, 도면의 치수비율은, 설명의 것과 반드시 일치하고 있지 않다.
도 1은, 본 발명에 관한 전계효과트랜지스터의 일실시예인 쇼트키접촉형 FET(MESFET)의 구조를 표시한 단면도이다.
도 1에 있어서, 반절연성GaAs반도체기판(11)위에는, P-형의 GaAs버퍼층(12)이 형성되어 있다. 버퍼층에는 0.3∼2㎛의 두께를 가진 동시에, 대략 1×1016㎝-3이하의 저농도의 도핑농도를 가진 버퍼층(12)위에, 소정의 도핑농도를 가진 n형의 채널층(13)이 형성되어 있다. 채널층(13)은 Si도프 GaAs로 구성되고, 50∼500Å의 두께를 가진다.
채널층(13)의 위에, 1 또는 그이상의, Si도프GaAs로 이루어진 n형의 보조층이 형성되어 있다. 본 실시예에 있어서는 이들 보조층은 3층이다. 채널층(13)쪽으로부터, 제 1보조층(14), 제 2보조층(15) 및 제 3보조층(16)이 순차 형성되어 있다. 이들 Si도프GaAs로 이루어지는 채널층(13)과, 제 1보조층(14), 제 2보조층(15) 및 제 3보조층(16)에는, n형의 Si불순물이 도프된다. 각각의 층에 있어서의 도핑농도는, 예를 들면 OMVPE법의 경우, 결정성장시에 공급되는 SiH4가스의 흐름량을 바꿈으로써, 그 농도가 제어된다. 또, MBE법에 의해서 결정성장이 행하여지는 경우에는, Si의 분자선강도를 바꿈으로써, 그들 도핑농도가 제어된다. 채널층(13), 제 1보조층(14), 제 2보조층(15) 및 제 3보조층(16)의 도핑농도 및 그들의 관계에 대해서는 후술한다.
가장위쪽에 위치하는 제 3보조층(16)의 위에는, n형의 GaAs캡층(17)이 형성되어 있다. 캡층(17)은 100∼1000Å의 두께를 가진다. 이 캡층(17)에 대해서도, 버퍼층(12)과 마찬가지로, 대략 1×1016㎝-3이하의 저농도의 도핑농도를 가진다. 캡층(17)위에는, 쇼트키접촉한 게이트전극(20)이 형성되어 있다.
게이트전극(20)을 사이에둔 영역에는, 고농도의 Si이온이 선택적으로 이온주입된, n+형의 드레인영역(18) 및 소스영역(19)이 형성되어 있다. 이들 드레인영역(18) 및 소스영역(19)은 각각의 영역(18),(19)에 대해서 오믹접촉한 드레인전극(21) 및 소스전극(22)이 형성되어 있다. 또한, 본 실시예에 있어서는, 게이트전극(20)은 드레인전극(21) 및 소스전극(22)으로부터 등거리인 위치에 설치되어 있다. 다른 구조로서, 드레인내압을 높이기위해, 예를 들면 소스전극(22)으로부터의 거리에 비해서 드레인전극(21)으로부터 원거리가되는 위치에 게이트전극(20)을 배치해도 된다.
채널층(13), 제 1보조층(14), 제 2보조층(15) 및 제 3보조층(16)의 도핑농도는 채널층(13)쪽으로부터 게이트전극(20)쪽을 향해서 순차 감소하도록 설정되어 있다. 그 썩알맞는 농도범위는, 예를 들면 채널층(13)이 1∼3×1018㎝-3, 제 1보조층(14)이 0.5∼1×1018㎝-3, 제 2보조층(15)이 2∼5×1017㎝-3, 제 3보조층(16)이 0.1∼2×1017㎝-3이다.
도 2는 도 1에 표시된 FET에 대해서, 게이트전극(20)하부의 Si농도를 표시한 도핑프로파일이다. 실선D1은, 본 실시예에 있어서의 도핑프로파일을 표시하고 있다. 본그래프의 횡축은, 게이트전극(20)으로부터의 거리x(Å), 즉 게이트전극(20)과 캡층(17)과의 계면으로부터의 채널층(13)을 향하는 축을 따른 거리x를 표시하고 있다. 종축은, n형 Si불순물의 도핑농도 N(×1018㎝-3)을 표시하고 있다. 또한, 그래프내에 있어서 게이트전극(20)으로부터의 거리에 대해서 분할되어 있는 영역(13a)∼(17a)중 영역(13a)이 도 1에 표시된 채널층(13)에, 영역(14a)이 제 1보조층(14)에, 영역(15a)이 제 2보조층(15)에, 영역(16a)이 제 3보조층(16)에, 또, 영역(17a)이 캡층(17)에, 각각 대응해 있다.
본 실시예에 있어서의 각각의 층의 두께 및 도핑농도는, 이하와 같이 설정되어 있다.
채널층(13): 두께 80Å, 농도 2.7×1018㎝-3
제 1보조층(14): 두께 100Å, 농도 1.0×1018㎝-3
제 2보조층(15): 두께 100Å, 농도 5.0×1017㎝-3
제 3보조층(16): 두께 100Å, 농도 2.0×1017㎝-3
캡층(17): 두께 550Å, 농도 ＜1×1016㎝-3
또, 본 실시예는 임계치전압Vth을 -2.3V로 하는 실시예이다.
본 실시예에 있어서, 각각의 영역(13a)∼(16a)내는, 도핑농도는 일정하다. 각각의 도핑농도는, 영역(13a)에서부터 영역(16a)을 향해서, 단계적으로 감소해가는 스텝형상의 도핑프로파일이 되도록 설정되어 있다. 또, 영역(16a)과, 게이트전극(20)이 형성되는 기판표면과의 사이는, 언도프의 캡층에 상당하는 영역(17a)이다.
기판속의 캐리어분포는 프와송방정식에 의해서 기술된다. 발명자들은, 이 방정식을 사용한 수치실험에 의거해서, 도핑프로파일에 대한 조건에 대해서 검토했다. 그 결과, 도핑프로파일도 지수함수N=Aexp(αx)에 따르도록 형성하는 것이, 상호콘덕턴스gm의 선형성을 향상시키는데 있어서 썩알맞는 다는것을 발견했다. 본 실시예에 있어서는, 도핑프로파일과 게이트전극으로부터의 거리와의 관계가 소정의 지수함수에 의해서 근사적으로 표시되도록, 각각의 층(13)∼(16)의 도핑농도가 설정되어 있다. 도 2에 있어서, 그 대략 일치하는 지수함수는 점선 Do에 의해서 표시되어 있다.
구체적으로는, 영역(13a)∼(16a)의, 게이트전극으로부터의 거리방향의 중심위치를 각각 x0, x1, x2및 x3중심위치에 있어서의 도펀트농도를 각각 N0, N1, N2및 N3으로하고, 점선으로 표시한 곡선D0을 표시하는 함수를 N=Aexp(αx)로하면(단, A 및 α는 정수)와, N0=Aexp(αx0), N1=Aexp(αx1), N2=Aexp(αx2) 및 N3=Aexp(αx3)이 각각 근사적으로 성립하도록 도펀트프로파일이 형성되어 있다.
계산성으로는, 그 지수함수의 계수α가 클수록(증가비율이 클수록)상호콘덕턴스gm는 평탄하게 된다. 그러나 실제로는, 도핑농도는 모두 유한치라는 것, 또, 전자의 이동속도 등의 여러조건도 도핑농도에 의존해서 변화해버린다. 따라서 α가 지나치게 크면 반대로 특성이 열악화한다는 것, 기타, 제조상의 제한등때문에, 예를 들면 도 2에 표시한 바와 같은 도핑프로파일이 썩알맞는다.
본실시예에 있어서는, 보조층은 3층으로 이루어지나, 층수에 대해서는 이에 한정되는 것은 아니다. 보조층의 각각의 층의 두께(1층당의 두께)를 변경해서 층수를 바꾸어도 된다. 이 경우, 도핑프로파일을 상기와 마찬가지로 지수함수에 거의 일치시킴으로써, 상호콘덕턴스 gm의 선형성 향상된다. 보조층의 층수가 증가한 구성에서는, 그들 보조층에 대한 도핑프로파일을 지수함수에 거의 일치시키는 것이, 상호콘덕턴스gm의 선혀엉을 향상시키는 위에서 중요하다. 도핑프로파일이 일치해야할 함수로서, 상기 지수함수이외의 게이트전극(20)쪽을 향해서 감소하는 함수를 적용해도 된다.
다음에, 도 2에 표시한 도핑프로파일을 가진 FET의 동작에 대해서, 도 3A 및 도 3B를 사용해서 설명한다. 도 3A는, 본 발명에 의한 FET에 있어서의 캐리어분포의 게이트바이어스의존성을 표시한다. 도 3A의 그래프에 있어서, 횡축은, 게이트전극으로부터의 거리(Å)를 표시하고, 종축은, 캐리어(전자)농도(×1018㎝-3)를 표시하고 있다. 비교를 위해, 도 2에 표시한 도핑프로파일은 점선D1로 표시되어 있다.
캐리어농도를 표시하는 곡선A1∼A7에 있어서, 게이트바이어스Vg는 이하와 같이 설정되어 있다(0.4∼-2.0V, 간격 0.4V).
A1: Vg=0.4V, A2:Vg=0, 0V, A3:Vg=-0.4V, A4:Vg=-0.8V, A5:Vg=-1.2V, A6:Vg=-1.6V, A7:Vg=-2.0V
게이트바이어스가 포지티브 또는 작은 네거티브의 값일때에는, 캐리어농도는 그 게이트전극(20)쪽이 채널층(13)에 상당하는 영역(13a)의 바깥쪽으로 확대되어 있다. 네거티브의 게이트바이어스가 커짐에 따라서, 공핍층의 확대가 캐리어의 총량을 감소시키나, 그 피크위치는 항상 영역(13a)내에 존재해있다.
도 3B는, 도 3A에 있어서의 2개의 곡선의 차분)을 표시한다. 곡선 B1∼B6은, 각각 B1: A1-A2, B2:A2-A3, B3:A3-A4, B4:A4-A5, B5:A5-A6, B6:A6-A7에 대응하는 캐리어농도의 차에 의해서 부여된다. 캐리어농도의 변화의 억제는, 이 그래프에 있어서 보다 명확하다. 캐리어농도의 변화가, 제 1보조층(14), 제 2보조층(15) 및 제 3보조층(16)에 의해서 구성되어 있는 적층구조가 채널층(13)에의 공핍층의 확대를 억제하고 있으므로, 캐리어농도의 변화가 채널층(13)근처의 영역내에 억제되고 있다. 또한, 도 3B에 표시된 점선 M1은 전자의 이동도(단, 단위는 arbitrary Unit로서 표시되어 있다)이며, Si불순물이 도프된 영역에 있어서는, 불순물산란의 영향에 의해서 그 이동도가 저하되어 있다.
도 4A 및 도 4B는, 비교예로서, 더블펄스도프층구조를 가진 종래의 MESFET에 대한 계산결과이다. 도 3A 및 도 3B와 마찬가지로 도 4A는 캐리어농도(×1018㎝-3)의 거리의존성, 및 도 4B는 캐리어농도변화량(×1017㎝-3)의 거리의존성을 표시한다. 본비교예에 있어서의 도핑프로파일은, 도 4A속에 점선D2에 의해서 표시되어 있다. Si불순물이 고농도로 도프된 2개의 영역중 게이트전극으로부터의 거리가 500Å근처에 있는 영역이 도핑층, 1000Å근처에 있는 영역이 채널층에 상당하고 있다. 전자의 이동도의 변화는, 도 4B속에 점선M2에 의해서 표시되어 있다. 또, 도 4A의 곡선 A1∼A7및 도 4B의 곡선 B1∼B6의 게이트바이어스와의 대응에 대해서는, 각각 도 3A 및 도 3B와 마찬가지이다.
비교예의 FET에 있어서는, 예를 들면 도 4A속의 곡선 A1∼A3에 표시되어 있는 바와 같이, 게이트바이어스가 포지티브, 영, 또는 약간 네거티브의 값인 경우에는, 공핍층이 이 도핑층에 도달하지 않거나, 또는 도핑층을 완전히 공핍화할 수 없다(도핑층의 채널화). 또, 이와 같은 게이트바이어스상태에 있어서는 도핑층과 채널층과의 사이의 영역에도 넓게 캐리어가 분포하게 된다. 따라서, 도 4B에 표시되어 있는 바와 같이 네거티브의 게이트바이어스를 네거티브로 크게해감으로써, 캐리어농도화가 채널층 및 그 인접하는 영역을 향해서 크게 변화하고 있다.
이와 같은 변화는, 상호콘덕턴스 gm의 선형성에 크게 영향을 준다. 도 5는, 본 발명에 관한 FET(도 2에 표시한 도핑프로파일을 가짐)의, 전류 Ids 및 상호콘덕턴스gm(A)의 게이트바이어스에 대한 변화를 표시한 그래프이다. 이 그래프에 있어서, 횡축은, 게이트-소스사이의 전압Vgs(V)를 표시하고, 종축은 상호콘덕턴스gm(㎳/㎜) 및 드레인-소스사이의 전류 Ids(㎃/㎜)를 표시하고 있다. 또, 상호콘덕턴스gm에 대해서는, 상기 비교예의 FET(도 4A에 표시한 도핑프로파일을 가짐)에 대해서 얻게된 결과를, 점선(gm(B))에 의해서 표시하고 있다.
본 그래프로부터 명백한 바와 같이, 본 발명에 관한 FET에 있어서는, 전류Ids는 높은 선형성을 표시하고 있다. 상호콘덕턴스gm에 대해서, 비교예의 FET는, 특히 게이트바이어스가 포지티브 또는 약간 네거티브의 범위에 있어서, 도핑층의 채널화에 기인해서 상호콘덕턴스gm(B)가 크게 변화해 있다. 한편, 본 발명에 관한 FET는, 게이트바이어스가 포지티브 또는 약간 네거티브의 범위에 있어서도 그 변화는 작고, 넓은 범위에 걸쳐서 거의 일정치이다. 이 결과는, 도 3B 및 도 4B에 각각 표시된 캐리어농도변화와 대응하고 있다.
또한, 더블펄스도프층구조를 가진 비교예의 FET의 경우, 도핑층에 의한 공핍층의 채널층에의 확대의 저지가 불충분하게 된다. 한편, 본 발명에 관한 FET에 있어서는, 보조층에 의해서 공핍층이 충분히 저지된다.
FET의 게이트전극 및 드레인전극사이의 드레인내압은, 게이트전극과 채널층과의 거리에 의존한다. 게이트전극과 채널층과의 사이의 거리를 크게함으로써 드레인내압을 향상시키는 일이 가능하다. 본 명세서에서는 드레인내압을, 게이트폭 1㎜당 게이트-드레인사이에 1㎃의 전류가 흐르는 게이트-드레인사이의 전압 Vbd에 의해서 정의한다. 도 6은, 도 2에 표시한 실시예와 마찬가지로 임계치전압Vth이 -2.3V로 고정되었을때의 드레인내압의 캡층의 두께(Å)에의 의존성을 표시한다. 또, 도 6에는 Vth=-2.6V의 케이스도 점선에 의해서 표시되어 있다.
이들 그래프로부터, 캡층의 두께를 두껍게함에 따라서, 내압특성이 향상되는 것을 알 수 있다. 이와 같이 캡층을 두껍게함으로써 내압특성을 개선시켰을 경우, 도 4B에 표시한 더블펄스도프층구조를 가진 FET에서는 도핑층의 채널화를 발생한다. 부가해서, 도 5에 표시한 바와 같이 상호콘덕턴스 gm의 선형성이 상실된다(도핑층이 채널층으로서 기능한다). 한편, 본 발명에 관한 FET에 있어서는 채널층과 보조층과의 사이에 언도프 또는 저도프의 층을 가지지않는다. 따라서, 캡층의 두께가 증가한 경우일지라도 채널층 및 그 근처이외의 위치에 전류채널이 형성되는 일은 없고, 상호콘덕턴스gm의 선형성이 향상된다.
이상 상세히 설명한 바와 같이, 본 발명에 의하면, 채널층과 캡층과의 사이에, 1 또는 그이상의 층으로 이루어지는 보조층이 형성된다. 특히 이들 1 또는 그이상의 보조층에 있어서의 도핑농도는 채널층쪽으로부터 순차감소하도록 설정되어 있으므로, 공핍층의 확대의 제어와 긴게이트효과등의 억제가 이 보조층의 존재에 의해서 실현된다. 부가해서, 상호콘덕턴스gm의 선혀엉의 열악화가 효과적으로 억제된다.

Claims (5)

  1. 게이트전극이 형성된 캡층과,
    상기 게이트전극으로부터 600Å이상 이간해있고, 상기 캡층을 사이에 두고 상기 게이트전극의 반대쪽에 형성된 채널층과,
    상기 캡층과 상기 채널층과의 사이에 형성된 1 또는 그이상의 보조층을 구비하고,
    상기 1또는 그이상의 보조층은 각각 상기 채널층과 동일한 도전성을 가지는 동시에, 상기 채널층, 상기 1 또는 그이상의 보조층 및 상기 캡층으로 구성된 적층구조는, 상기 채널층으로부터 상기 캡층을 향해서 순차 그 도핑농도가 감소하도록 배치되어 있는 것을 특징으로 하는 전계효과트랜지스터.
  2. 제 1항에 있어서, 상기 1 또는 그이상의 보조층의 도핑농도는, 상기 적층구조의 도핑프로파일이, 상기 채널층으로부터 상기 캡층을 향해서 지수함수적으로 감소하도록 설정되어 있는 것을 특징으로 하는 전계효과트랜지스터.
  3. 게이트전극이 직접 형성된 캡층과,
    상기 게이트전극으로부터 600Å이상이간해있고, 상기 캡층을 사이에 두고 상기 게이트전극의 반대쪽에 형성된 채널층과,
    상기 캡층과 상기 채널층과의 사이에 형성되는 동시에, 상기 캡층에 직접 접촉한 상부계면과 상기 채널층에 직접 접촉한 하부계면을 가진 보조영역을 구비하고,
    상기 보조영역은, 상기 채널층보다 낮고 또한 상기 캡층보다 높은 도핑농도를 가진 것을 특징으로 하는 전계효과트랜지스터.
  4. 제 3항에 있어서, 상기 보조영역은, 각각 상기 채널층과 동일한 도전성을 가진, 1 또는 그이상의 보조층을 구비하고 있는 것을 특징으로 하는 전계효과트랜지스터.
  5. 제 4항에 있어서, 상기 1 또는 그이상의 보조층의 도펀트농도는, 상기 채널층, 상기 1 또는 그이상의 보조층 및 상기 캡층에 의해 구성된 적층구조의 도핑프로파일이, 상기 채널층으로부터 상기 캡층을 향해서 지수함수적으로 감소하도록 설정되어 있는 것을 특징으로 하는 전계효과트랜지스터.
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