JP2013187345A

JP2013187345A - 化合物半導体エピタキシャルウェハ及び化合物半導体装置

Info

Publication number: JP2013187345A
Application number: JP2012051148A
Authority: JP
Inventors: Takeshi Meguro; 健目黒; Jiro Wada; 次郎和田; Yoshihiko Moriya; 美彦守谷
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 2012-03-08
Filing date: 2012-03-08
Publication date: 2013-09-19

Abstract

【課題】プレーナドープの高性能性を保持したまま特性変動を抑制できる化合物半導体装置を提供する。
【解決手段】基板上に少なくともバッファ層、下層電子供給層、電子走行層、上層電子供給層、ショットキー層、コンタクト層を順次形成したダブルへテロ型の化合物半導体エピタキシャルウェハにおいて、前記上層電子供給層および前記下層電子供給層には、ｎ型不純物のプレーナドープ層が形成され、且つ、前記上層電子供給層のプレーナドープ層が２層以上に分割されている。
【選択図】図１

Description

本発明は、化合物半導体エピタキシャルウェハからなる化合物半導体装置に関するものである。

ＧａＡｓ（ガリウム砒素）などの化合物半導体は、Ｓｉ（シリコン）半導体に比べて電子移動度が高いという特長があり、高速動作や高効率動作を要求される化合物半導体装置に多く用いられている。代表例としては、高電子移動度トランジスタ（ＨＥＭＴ：ＨｉｇｈＥｌｅｃｔｏｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）(以下、ＨＥＭＴ)が挙げられる。ＨＥＭＴは、低歪で超高速動作が可能であり、主に携帯電話、無線ＬＡＮなどの受信部のローノイズアンプや送信部のパワーアンプ、送受信を切り替えたり通信方式を切り替えたりするアンテナスイッチに用いられている。

ＨＥＭＴの構造上の特徴として、従来から使用されている電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に対し、より高速動作ができるように電子を供給する領域（電子供給層）と電子が走行する領域（チャネル層又は電子走行層）を分離した構造となっている。更に、電子走行層(チャネル層)と電子供給層は、材料が異なるためバンドギャップや、電子親和力が異なり、これらヘテロ接合界面には伝導帯不連続が生じ、一種の量子井戸が形成される。ここに電子が有効的に閉じこめられ、いわゆる二次元電子ガスが形成される。二次元電子ガスが存在する電子走行層(チャネル層)側にはイオン化不純物が存在しないため、低温から室温にわたって、より高い移動度を示すことができる。

ＨＥＭＴ構造エピタキシャルウェハの基本構造は、基板上に、電流リークを防止すると共に歪を緩衝するためのバッファ層、電子が走行する電子走行層(チャネル層)、電子を供給する電子供給層、ショットキー電極と接し耐圧をとるためのショットキー層、更にその上に電極となる金属との接触抵抗を小さくするためにｎ型のキャリアを高濃度にドープしたコンタクト層を順に積層したものである。

また、上記シングルへテロ型のＨＥＭＴ構造に代わり、電子供給層をチャネル層の上下に設け、多くの電流を供給することができるダブルへテロ型とすることができる。基本的なダブルへテロ型のエピタキシャルウェハ断面構造を図３に示す。半絶縁性の基板１上に電流のリークや歪を抑制するバッファ層２、基板側から電子走行層(チャネル層)へキャリアを供給する下層(基板側)電子供給層３、電子供給層から供給されたキャリアが走行する電子走行層（チャネル層）４、ゲート側からキャリアを供給する上層(ゲート電極側)電子供給層５、ワイドギャップ化や低キャリア濃度化により耐圧を持たせゲート電極を形成するショットキー層６、ナローギャップ化や高キャリア濃度化により接触抵抗を下げてソース電極およびドレイン電極を形成するコンタクト層７を順に積層している。その後、ショットキー層６上にゲート電極９を、コンタクト層７上にソース電極８及びドレイン電極１０を形成し、図４のようなダブルへテロ型の化合物半導体装置となる。

もう少し具体的に記すと、以下の構造を主な例としてあげることができる。

前述のバッファ層２は、アンインテンショナリードープのＧａＡｓ層とＡｌ_xＧａ_(1-x)Ａｓ層（但し０＜ｘ＜１）を交互にそれぞれ数ｎｍ〜数十ｎｍ積層してなる。電子走行層(チャネル層)４は、Ｉｎ_xＧａ_(1-x)Ａｓ層（但し０＜ｘ＜１）で構成される。但し、ＩｎＧａＡｓ層はＧａＡｓに格子整合しないため、格子緩和が発生しない程度の組成、膜厚が用いられる。前述の電子走行層(チャネル層)４を上下両側から挟み込むように形成される電子供給層（下層(基板側)電子供給層３、上層(ゲート電極側)電子供給層５）は、高濃度のｎ型Ａｌ_xＧａ_(1-x)Ａｓ層（但し０＜ｘ＜１）を数十ｎｍ、若しくはＳｉプレーナドープ層が積層されてなり、ショットキー層６は、ノンドープ若しくは低濃度のｎ型Ａｌ_xＧａ_(1-x)Ａｓ層（但し０＜ｘ＜１）を数十ｎｍ積層してなる。コンタクト層７としては、高濃度にＳｉをドーパントしたｎ型ＧａＡｓ層若しくは、近年ではより接触抵抗を下げるためにＴｅ又はＳｅをドーパントしたｎ型Ｉｎ_xＧａ_(1-x)Ａｓ層（但し０＜ｘ＜１）を用いることもある。

このような薄膜多層構造は、有機金属気相成長法（ＭＯＶＰＥ：ＭｅｔａｌＯｒｇａｎｉｃＶａｐｏｒＰｈａｓｅＥｐｉｔａｘｙ、ＭＯＣＶＤ：ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）や分子線成長法（ＭＢＥ：ＭｅｔａｌＢｅａｍＥｐｉｔａｘｙ）などの方法により形成することができる。

有機金属気相成長法は、固体或いは液状の有機金属原料をガス化して供給し、昇温した基板上で熱分解、化学反応させて、その上に薄膜結晶をエピタキシャル成長させる方法である。分子線成長法は、超真空中で結晶の構成元素をそれぞれ別々のルツボから蒸発させ、分子線の形で昇温させた基板上に供給し、その上に薄膜結晶をエピタキシャル成長させる方法である。

これらの方法により化合物半導体基板上に結晶成長させた薄膜多層構造のエピタキシャルウェハに対して、パターン形成、エッチング、電極形成、保護膜形成やパッケージングなどの加工工程を経て、図４に示すような化合物半導体装置が作製される。

特開平８−３１６４６１号公報

前述の電子供給層として、均一ドープ構造に替えてプレーナドープ構造を用いると、電子供給層が高濃度薄層化するので、単純に相互コンダクタンス(Ｇｍ)が増大する。均一ドープ構造と同じスレッショルド電圧（Ｖｔｈ）に揃えても、実効的にショットキー層（ゲート電極から電子供給層までの距離）を厚くすることができ、デバイス特性として重要なゲート耐圧が向上するとともに、ゲートソース間の静電容量を下げられることから最大遮断周波数（Ｆｔ）、最大発振周波数（Ｆｍａｘ）や最小雑音指数（ＮＦｍｉｎ）が改善される。

しかしながら、弛まない特性向上を日々要求されており、更なる改善を果たすためには、飽和電流（Ｉｄｓｓ）の増大やオン抵抗の低減が重要になってきた。この改善には、電子移動度の向上やプレーナドープ量の増加が必要になる。

しかし、電子移動度の向上は、主にオン抵抗の低減につながるが、現時点ではアンドープバルク結晶中の移動度に近づいてきており、物理的な限界が見えてきている。

一方、プレーナドープ量の増大は、比較的簡単に行うことができるが、問題点としては、単純にドーピング濃度を増やしすぎると、デバイス動作中にゲート近傍で電界の集中が起こり、ブレークダウンする等、特性変動や信頼性低下に繋がる問題を引き起こしやすくなる。

従来、この対処法として、プレーナドープ量の増大に伴い、電子供給層中のプレーナドープ層を適度に分割することで、１層あたりのドープ濃度を下げ、電界の集中を抑制していた。

しかしながら、上記の方法はシングルへテロ型の場合には効果があるものの、プレーナドープ層が電子走行層(チャネル層)の上下にあるダブルへテロ型の場合、電子供給層中のプレーナドープ層の分割の仕方によっては、ゲートの閾値電圧が深くなりすぎてしまうという問題がでていた。

そこで、本発明の目的は、上記課題を解決し、オン抵抗を低減したダブルへテロ型の化合物半導体エピタキシャルウェハ及び化合物半導体装置を提供することである。

上記課題を達成するために創案された本発明は、基板上に少なくともバッファ層、下層電子供給層、電子走行層、上層電子供給層、ショットキー層、コンタクト層を順次形成したダブルへテロ型の化合物半導体エピタキシャルウェハにおいて、前記上層電子供給層および前記下層電子供給層には、ｎ型不純物のプレーナドープ層が形成され、且つ、前記上層電子供給層のプレーナドープ層が２層以上に分割されていることを特徴とする化合物半導体エピタキシャルウェハである。

ｎ型不純物がＳｉであると良い。

上層電子供給層の分割されたプレーナドープ層１層あたりのドナー濃度が１．５×１０¹²ｃｍ^-2以下であると良い。

上層電子供給層の分割されたプレーナドープ層１層あたりのドナー濃度が１．０×１０¹²ｃｍ^-2以下であっても良い。

上層電子供給層の分割されたプレーナドープ層が４層以下で分割されていると良い。

上層電子供給層の分割されたプレーナドープ層が２層に分割されていても良い。

上層電子供給層の分割された隣りあうプレーナドープ層間の間隔が５分子層以下であると良い。

上層電子供給層の分割された隣りあうプレーナドープ層間の間隔が２分子層以下であっても良い。

上層電子供給層のプレーナドープ量の総量ＰＤ１と下層電子供給層のプレーナドープ量の総量ＰＤ２との比が、
１．５≦ＰＤ１／ＰＤ２≦２．５
であると良い。

上記の化合物半導体エピタキシャルウェハに、ソース電極と、ドレイン電極と、ゲート電極とを形成した化合物半導体装置である。

本発明によれば、ダブルへテロ型ＨＥＭＴ構造の化合物半導体装置において、プレーナドープの高性能性を保持したまま特性変動を抑制できる。

本発明を適用した化合物半導体エピタキシャルウェハの一例を示す図である。本発明を適用した化合物半導体エピタキシャルウェハの一例を示す図である。ダブルへテロ型の化合物半導体エピタキシャルウェハ断面構造を説明する図である。ダブルへテロ型の化合物半導体装置を説明する図である。プレーナドープ層の分割数と電子移動度の規格化値との関係を示す図である。分割された隣りあうプレーナドープ層間の間隔 (分子層数)と周波数の関係を示す図である。

上述したように、電子供給層中のプレーナドープ層の異常拡散を抑制するために、プレーナドープ層を分割して１層中の濃度を低くすることが提案されるが、ダブルへテロ型のＨＥＭＴ構造の場合、上下の電子供給層中のプレーナドープ層を分割してしまうと、電子の拡散は抑制できるものの、ゲート側の閾値電圧が深くなってしまうという問題があった。

そこで本発明者らは、この問題を解決すべく、検討を重ね、後述の構成とすることで、電子の供給と異常拡散の抑止とを両立し、且つ特性変動を抑制したダブルヘテロ型の化合物半導体装置を提供することが可能であることを突き止めた。

本発明は、基板上に少なくともバッファ層、下層電子供給層、電子走行層、上層電子供給層、ショットキー層、コンタクト層を順次形成したダブルへテロ型の化合物半導体エピタキシャルウェハにおいて、前記上層電子供給層および前記下層電子供給層中にプレーナドープ層を有しており、下層(基板側) 電子供給層中のプレーナドープ層は分割せずに(１層とし)、上層(ゲート電極側)の同一の電子供給層中のプレーナドープ層のみを２層以上のプレーナドープ層に分割したダブルへテロ型の化合物半導体エピタキシャルウェハである。

上述のように、上層(ゲート電極側) 電子供給層中のキャリア供給を担うプレーナドープ層を２層以上に分割することで、特性向上のためにプレーナドープ量を増やしても、１層あたりのドープ濃度を異常拡散が起こらない濃度に抑えられるため、電子の供給と異常拡散の抑止とを両立することができる。

また、下層(基板側) 電子供給層中のキャリア供給を担うプレーナドープ層については、一般に分割しない状態での上層(ゲート電極側)電子供給層中のプレーナドープ層よりキャリア濃度は低いが、下層(基板側)のプレーナドープ層を分割してしまうと、単に閾値電圧が深くなり実用的ではないため、キャリア濃度を制限することで、電界の集中を防ぎ、下層(基板側)の電子供給層は分割せずに用いる。

下層(基板側)の電子供給層のプレーナドープ量を制限すると、必要なシートキャリア濃度の確保が難しい場合が出てくるが、その場合には、上層(ゲート電極側)の電子供給層のプレーナドープ量を本発明の規定範囲内で適宜増やして、回避できる。この場合にも、上述のような効果を得ることができる。

ここで、本発明の化合物半導体エピタキシャルウェハとしては、一般的にＧａＡｓ系と呼ばれるＧａＡｓ基板に格子整合若しくは擬似的に格子整合した材質を用いたものや、ＩｎＰ系と呼ばれるＩｎＰ基板に格子整合若しくは擬似的に格子整合した材質を用いたものが挙げられる。

ＧａＡｓ系化合物半導体エピタキシャルウェハとしては、ガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、インジウムガリウム砒素リン（ＩｎＧａＡｓＰ）、インジウムアルミニウム砒素リン（ＩｎＡｌＡｓＰ）、インジウムアルミニウムガリウム砒素リン（ＩｎＡｌＧａＡｓＰ）のいずれか複数若しくは全てを含むものを用いることができる。

ＩｎＰ系化合物半導体エピタキシャルウェハとしては、インジウムリン（ＩｎＰ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）、インジウムアルミニウムガリウム砒素（ＩｎＡｌＧａＡｓ）、インジウムガリウム砒素リン（ＩｎＧａＡｓＰ）、インジウムアルミニウム砒素リン（ＩｎＡｌＡｓＰ）、インジウムアルミニウムガリウム砒素リン（ＩｎＡｌＧａＡｓＰ）のいずれか複数若しくは全てを含むものを用いることができる。

プレーナドープ層のｎ型不純物としては、シリコン（Ｓｉ）、スズ（Ｓｎ）、イオウ（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のいずれか若しくは複数を用いることができるが、特に通常拡散しにくいＳｉを用いた場合は、熱や高電界に対しても拡散し難いので、その効果が大きい。逆にＳｎ、Ｓ、Ｓｅ、Ｔｅでは、元々拡散しやすいので、Ｓｉを好適に用いることができる。

上層(ゲート電極側)の電子供給層プレーナドープ量が増えるに従い、動作後の電子移動度が低下するので、上層電子供給層内で分割したプレーナドープ層１層あたりのドナー濃度が１．５×１０¹²以下であることが好ましい。このドナー濃度であれば効果を見出すことができるが、理想としては、デバイス動作を行っても移動度が変化しないことが望ましいので、分割されたプレーナドープ層１層あたりのドナー濃度が１．０×１０¹²以下であることがより好ましい。ここまでドナー濃度を下げると、評価条件によるが、厳しい加速試験を行わない限り、ほとんど特性変動が見られなくなる。

また、上層(ゲート電極側)電子供給層のプレーナドープ層の分割数を限定することにより、より大きな効果を得ることができる。実際には、図５に示すように、プレーナドープ層の分割数が増えるにつれて均一ドープ構造の特性に近づくと共に電子移動度が低くなり、４層よりも多く分割すると、均一ドープ層との差が見えなくなり効果がない。また、好ましくは、よほど多くの電子供給を要求されなければ、通常の使用範囲においては、プレーナドープ層を２層に分割すると、大きな効果が得られる。

さらに、図６に示すように、上層（ゲート電極側）電子供給層内の隣りあうプレーナドープ層間の間隔(分子層数)、つまり、分割されたプレーナドープ層間に存在するスペーサ層数が多くなるにつれて均一ドープ構造の特性に近づくとともに最大遮断周波数（Ｆｔ）が低くなり、隣りあうプレーナドープ層間の間隔(分子層数)を５分子層（ＭＬ）以下にしないと、十分に電子を供給できなくなり、均一ドープ構造と特性差がなくなる。より具体的には、閾値電圧とシートキャリア濃度の関係が変わり、閾値電圧を好適に合わせようとすると、シートキャリア濃度が低下する、というような関係になってしまう。

なお、上層(ゲート電極側)電子供給層内のプレーナドープ層を２層に分割した場合には、同一の電子供給層内の隣りあうプレーナドープ層間の間隔(分子層数)、つまり、分割されたプレーナドープ層のうち、隣りあうプレーナドープ層間に存在するスペーサ層数を５分子層以下から更に２分子層以下、より好ましくは１分子層以下（分割を前提にするので最小分割の単位は１分子層まで）とすると、より大きい効果を得られる。

また、上層(ゲート電極側)電子供給層中の分割されたプレーナドープ層のプレーナドープ総量(ＰＤ１)と下層(基板側)電子供給層中のプレーナドープ層のプレーナドープ総量(ＰＤ２)との比を、
１．５≦ＰＤ１／ＰＤ２≦２．５
とすることが好ましい。さらに、この比が２近傍であると、上層と下層のプレーナドープ層がより多くのシートキャリア濃度を得ることができるとともに、浅い閾値電圧とすることができ、総合コンダクタンスなどのトランジスタ特性が大幅に改善される。

一方、上層と下層のプレーナドープ層のドープ総量比が１．５よりも小さくなると、上層(ゲート電極側)電子供給層と同じシートキャリア濃度を確保するためには、下層(基板側)電子供給層のプレーナドープ量を相対的に増やす必要があるが、そうすると、閾値電圧が深くなり、実用的でないためである。また、この比が２．５を越えると、下層(基板側)電子供給層と同じシートキャリア濃度を確保するためには、上層(ゲート電極側)電子供給層のプレーナドープ量が相対的に増やす必要があるが、そうすると、ゲート耐圧の悪化を招き、実用的でない。

以下に、本発明を適用した化合物半導体エピタキシャルウェハの具体例を説明する。

図１は、ＧａＡｓ基板上に成長させた化合物半導体エピタキシャルウェハの断面構造を示す図である。

この化合物半導体エピタキシャルウェハは、半絶縁性のＧａＡｓ基板２０上に、アンドープＧａＡｓからなるバッファ層２１、アンドープＡｌ_xＧａ_(1-x)Ａｓ（０＜ｘ＜１）スペーサ層とn型不純物のプレーナドープ層とアンドープＡｌ_xＧａ_(1-x)Ａｓ（０＜ｘ＜１）スペーサ層からなる下層(基板側)電子供給層２２、アンドープＩｎ_xＧａ_(1-x)Ａｓ（０＜ｘ＜１）からなる電子走行層(チャネル層)２３、アンドープＡｌ_xＧａ_(1-x)Ａｓ（０＜ｘ＜１）からなるスペーサ層とｎ型不純物のプレーナドープ層と、アンドープＡｌ_xＧａ_(1-x)Ａｓ（０＜ｘ＜１）からなるスペーサ層の組合せを２組重ねた上層(ゲート電極側)電子供給層２４、アンドープＡｌ_xＧａ_(1-x)Ａｓ（０＜ｘ＜１）からなるショットキー層２５、ｎ型の高濃度ＧａＡｓからなるコンタクト層２６を順次積層して構成される。

上層(ゲート電極側)電子供給層２４のプレーナドープ層は、２層のｎ型不純物のプレーナドープ層の間にアンドープＡｌ_xＧａ_(1-x)Ａｓ（０＜ｘ＜１）スペーサ層を挿入した２分割構成とする。ｎ型不純物のプレーナドープ層には、Ｓｉを適用し、ドナー濃度１．５×１０¹²以下に設定する。また、コンタクト層２６の不純物ドーパントにもＳｉ不純物を適用する。なお、隣りあうプレーナドープ層間の間隔 (分子層数)は２分子層とする。

図２は、ＩｎＰ基板上に成長させた化合物半導体エピタキシャルウェハの断面構造を示す図である。

この化合物半導体エピタキシャルウェハは、半絶縁性のＩｎＰ基板３０上に、アンドープＩｎ_xＡｌ_(1-x)Ａｓ（０＜ｘ＜１）からなるバッファ層３１、アンドープＩｎ_xＡｌ_(1-x)Ａｓ（０＜ｘ＜１）スペーサ層とn型不純物のプレーナドープ層とアンドープＩｎ_xＡｌ_(1-x)Ａｓ（０＜ｘ＜１）スペーサ層からなる下層(基板側)電子供給層３２、アンドープＩｎ_xＧａ_(1-x)Ａｓ（０＜ｘ＜１）からなる電子走行層(チャネル層)３３、アンドープＩｎ_xＡｌ_(1-x)Ａｓ（０＜ｘ＜１）からなるスペーサ層とｎ型不純物のプレーナドープ層とアンドープＩｎ_xＡｌ_(1-x)Ａｓ（０＜ｘ＜１）からなるスペーサ層の組合せを２組重ねた上層(ゲート電極側)電子供給層３４、アンドープＩｎ_xＡｌ_(1-x)Ａｓ（０＜ｘ＜１）からなるショットキー層３５、ｎ型Ｉｎ_xＧａ_(1-x)Ａｓ（０＜ｘ＜１）からなるコンタクト層３６を順次積層して構成される。

図１、図２に示した化合物半導体エピタキシャルウェハにパターン形成、エッチングを施した後、ショットキー層上にゲート電極を、コンタクト層上にソース電極及びドレイン電極を形成し、化合物半導体装置が作製される。

上層(ゲート電極側)電子供給層３４のプレーナドープ層は、２層のｎ型不純物のプレーナドープ層の間にアンドープＩｎ_xＡｌ_(1-x)Ａｓ（０＜ｘ＜１）スペーサ層を挿入した２分割構成とする。ｎ型不純物のプレーナドープ層には、Ｓｉを適用し、ドナー濃度１．５×１０¹²以下に設定する。また、コンタクト層３６の不純物ドーパントにもＳｉ不純物を適用する。なお、隣りあうプレーナドープ層間の間隔(分子層数)は２分子層とする。

図５は、上層(ゲート電極側)電子供給層中のプレーナドープ層の分割数と、電子移動度の関係を示す図である。これより、上層(ゲート電極側)電子供給層中のプレーナドープ層の分割数が増えるにつれて、電子移動度が低下し、均一ドープ層の特性に近づくことが分かる。よって、上層(ゲート電極側)電子供給層中のプレーナドープ層の分割数は、２分割以上４分割以下が好適な範囲であることが分かる。また、本発明においては、上述のように、閾値電圧を安定的に保つため、プレーナドープ層を分割するのは、上層(ゲート電極側)電子供給層中のプレーナドープ層のみとすることが好適である。

図６は上記のように、上層(ゲート電極側)電子供給層中のプレーナドープ層を２分割した場合の、隣りあうレーナドープ層間の間隔 (分子層数)と最大遮断周波数(Ｆｔ)との関係を示したものである。隣りあうプレーナドープ層間の間隔(分子層数)が広がるにつれて、最大遮断周波数(Ｆｔ)が低下し、均一ドープ層の特性に近づくことが分かる。よって、上層(ゲート電極側)電子供給層中の分割されたプレーナドープ層のうち、隣りあうプレーナドープ層間の間隔(分子層数)は５分子層以下、更に２分子層以下とすることが好ましく、１分子層とした場合が、最大遮断周波数(Ｆｔ)が高いことがわかる。

以上より、本発明のダブルへテロ型の化合物半導体エピタキシャルウェハからなる化合物半導体装置において、上層(ゲート電極側)および下層(基板側)電子供給層にプレーナドープ層を用い、特性向上のためにプレーナドープ量をある量以上に増量したときに起こる特性変動の問題を、下層(基板側)電子供給層のプレーナドープ層は分割せず、ドープ量を電界集中が起こらない程度に制限するとともに、上層(ゲート電極側)電子供給層中のプレーナドープ層を２層以上に分割することにより解決し、高性能性を保持したまま特性変動を抑制した化合物半導体装置を提供できる。

また、本発明の化合物半導体装置によれば、特性を保持したまま、素子を小型化することができるため、スマートフォンなど、多機能でありながら容積が限定されてしまうような高性能な携帯端末において、非常に有利となる。

１半絶縁性基板
２バッファ層
３下層（基板側）電子供給層
４電子走行層(チャネル層)
５上層（ゲート電極側）電子供給層
６ショットキー層
７コンタクト層
８ソース電極
９ゲート電極
１０ドレイン電極

Claims

基板上に少なくともバッファ層、下層電子供給層、電子走行層、上層電子供給層、ショットキー層、コンタクト層を順次形成したダブルへテロ型の化合物半導体エピタキシャルウェハにおいて、前記上層電子供給層および前記下層電子供給層には、ｎ型不純物のプレーナドープ層が形成され、且つ、前記上層電子供給層のプレーナドープ層が２層以上に分割されていることを特徴とする化合物半導体エピタキシャルウェハ。
前記ｎ型不純物がＳｉであることを特徴とする請求項１に記載の化合物半導体エピタキシャルウェハ。
前記上層電子供給層の分割されたプレーナドープ層１層あたりのドナー濃度が１．５×１０¹²ｃｍ^-2以下であることを特徴とする請求項１又は２に記載の化合物半導体エピタキシャルウェハ。
前記上層電子供給層の分割されたプレーナドープ層１層あたりのドナー濃度が１．０×１０¹²ｃｍ^-2以下であることを特徴とする請求項１又は２に記載の化合物半導体エピタキシャルウェハ。
前記上層電子供給層の分割されたプレーナドープ層が４層以下で分割されていることを特徴とする請求項１〜４のいずれかに記載の化合物半導体エピタキシャルウェハ。
前記上層電子供給層の分割されたプレーナドープ層が２層に分割されていることを特徴とする請求項１〜４のいずれかに記載の化合物半導体エピタキシャルウェハ。
前記上層電子供給層の分割された隣りあうプレーナドープ層間の間隔が５分子層以下であることを特徴とする請求項１〜６のいずれかに記載の化合物半導体エピタキシャルウェハ。
前記上層電子供給層の分割された隣りあうプレーナドープ層間の間隔が２分子層以下であることを特徴とする請求項１〜６のいずれかに記載の化合物半導体エピタキシャルウェハ。
前記上層電子供給層のプレーナドープ量の総量ＰＤ１と前記下層電子供給層のプレーナドープ量の総量ＰＤ２との比が、
１．５≦ＰＤ１／ＰＤ２≦２．５
であることを特徴とする請求項１〜８のいずれかに記載の化合物半導体エピタキシャルウェハ。
請求項１〜９のいずれかに記載の化合物半導体エピタキシャルウェハに、ソース電極と、ドレイン電極と、ゲート電極と、を有することを特徴とする化合物半導体装置。