JPH01181470A - Mos型電界効果トランジスタ - Google Patents
Mos型電界効果トランジスタInfo
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- JPH01181470A JPH01181470A JP295188A JP295188A JPH01181470A JP H01181470 A JPH01181470 A JP H01181470A JP 295188 A JP295188 A JP 295188A JP 295188 A JP295188 A JP 295188A JP H01181470 A JPH01181470 A JP H01181470A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS型電界効果トランジスタ(以下rMO3
FETJという)に関するものである。
FETJという)に関するものである。
近年、MOSFETは、高集積化されると共に微細化さ
れ、それに伴う不具合が目立ってきた。
れ、それに伴う不具合が目立ってきた。
MOSFETの微細化の問題として2つの大きな問題が
ある。1つはゲート長が短くなったことによるショート
チャネル効果であり、もう1つはゲート幅が小さくなっ
たことによる狭チャネル効果である。以下、これについ
て、エンハンスメント型NチャネルMO5FETを例に
図を用いて説明する。
ある。1つはゲート長が短くなったことによるショート
チャネル効果であり、もう1つはゲート幅が小さくなっ
たことによる狭チャネル効果である。以下、これについ
て、エンハンスメント型NチャネルMO5FETを例に
図を用いて説明する。
第4図はM OS F E Tの構成を示す平面図であ
り、同図において、Slはフィールド領域、s2は活性
領域、S3はゲート電極、lはP型のシリコン基板、2
は下敷シリコン酸化膜、3は窒化膜、4はフォトレジス
ト、5はフィールド酸化膜、6はN型反転防止用のP型
不純物領域、7はゲート酸化膜、8はゲート電極、9は
基板1とは反対の導電型Nの不純物を持つソース・ドレ
インである。
り、同図において、Slはフィールド領域、s2は活性
領域、S3はゲート電極、lはP型のシリコン基板、2
は下敷シリコン酸化膜、3は窒化膜、4はフォトレジス
ト、5はフィールド酸化膜、6はN型反転防止用のP型
不純物領域、7はゲート酸化膜、8はゲート電極、9は
基板1とは反対の導電型Nの不純物を持つソース・ドレ
インである。
第4図のようにゲート幅が狭いMOSFETを狭チャネ
ルMO3FETと呼ぶ。
ルMO3FETと呼ぶ。
第4図のVA−VA線の断面について工程をたどったも
のを第5図(a)〜telに示す。次に、第5図(a)
〜(e)について説明する。まず、P型のシリコン基板
1に、下敷シリコン酸化膜2を熱酸化し、C、V、Dに
より窒化膜3を堆積した後、フォトリソグラフィーによ
りパターニングし、窒化膜エッチする(第5図(a))
。次に、活性領域S2を窒化膜3.フォトレジスト4で
マスクし、N型反転防止のために基板1と同じ導電型P
の不純物をフィールド領域S1にイオン注入する(第5
図(b))。
のを第5図(a)〜telに示す。次に、第5図(a)
〜(e)について説明する。まず、P型のシリコン基板
1に、下敷シリコン酸化膜2を熱酸化し、C、V、Dに
より窒化膜3を堆積した後、フォトリソグラフィーによ
りパターニングし、窒化膜エッチする(第5図(a))
。次に、活性領域S2を窒化膜3.フォトレジスト4で
マスクし、N型反転防止のために基板1と同じ導電型P
の不純物をフィールド領域S1にイオン注入する(第5
図(b))。
続いて、フォトレジスト4を除去して厚いフィールド酸
化膜5を形成した後、窒化膜3を除去する(第5図(C
))。この時に、N型反転防止用の不純物が活性領域S
2まで広がる。次に、ゲート酸化膜7を形成し、しきい
値電圧の調整用のイオン注入をする(第5図(d))。
化膜5を形成した後、窒化膜3を除去する(第5図(C
))。この時に、N型反転防止用の不純物が活性領域S
2まで広がる。次に、ゲート酸化膜7を形成し、しきい
値電圧の調整用のイオン注入をする(第5図(d))。
続いて、ゲート電極8を付け、パターニングした後、イ
オン注入にてソース・ドレインを形成する(第5図(e
))。その様子は、第4図のVB−VB線断面を示す第
5図(f)において見ることができ、9がソース・ドレ
インである。
オン注入にてソース・ドレインを形成する(第5図(e
))。その様子は、第4図のVB−VB線断面を示す第
5図(f)において見ることができ、9がソース・ドレ
インである。
このようにして作られた狭チャネルMO3FETにおい
ては、第5図(e)のN型反転防止用の不純物の領域6
が、所望するMOS F ETのチャネル下まで拡散す
るため、しきい値電圧が上昇する。
ては、第5図(e)のN型反転防止用の不純物の領域6
が、所望するMOS F ETのチャネル下まで拡散す
るため、しきい値電圧が上昇する。
これがいわゆる狭チャネル効果である。狭チャネル効果
はゲート幅が3μm程度の時は影響も小さいが、近年の
ようにゲート幅が1.5〜1.0μm程度になると、し
きい値電圧の大きな変化となって現れる。このしきい値
電圧の上昇以上に問題なのが、基板濃度が大きくなるこ
とにより基板定数が大きくなりバックゲート効果が顕著
になることである。これによる弊害を第6図により説明
する。
はゲート幅が3μm程度の時は影響も小さいが、近年の
ようにゲート幅が1.5〜1.0μm程度になると、し
きい値電圧の大きな変化となって現れる。このしきい値
電圧の上昇以上に問題なのが、基板濃度が大きくなるこ
とにより基板定数が大きくなりバックゲート効果が顕著
になることである。これによる弊害を第6図により説明
する。
第6図の回路は3つのMO3FETQI−Q3が直列に
つながったNAND回路であるが、電源に近い側のMO
3FETQIは下段のしきい値電圧骨だけバックバイア
スが加算され、基板効果影響は無視できず、回路誤動作
の原因になる。また、ある電源電圧の範囲で動作マージ
ンを確保しなければならないような場合にも、特にバッ
クバイアスが自己バイアスの場合などはバックゲート電
圧が電源電圧によって変化するので、MOSFETの基
板定数が大きいと、大きな影響を受けることになる。
つながったNAND回路であるが、電源に近い側のMO
3FETQIは下段のしきい値電圧骨だけバックバイア
スが加算され、基板効果影響は無視できず、回路誤動作
の原因になる。また、ある電源電圧の範囲で動作マージ
ンを確保しなければならないような場合にも、特にバッ
クバイアスが自己バイアスの場合などはバックゲート電
圧が電源電圧によって変化するので、MOSFETの基
板定数が大きいと、大きな影響を受けることになる。
従来の狭チャネルMOS F ETは、フィールド領域
S1から活性領域S2(第4図参照)への不純物拡散に
対しては無対策であるため無視できないしきい値電圧の
上昇をまねいたり、電源電圧の変動によるしきい値電圧
の変化が大きいため回路マージンを無くし、ひいては誤
動作の原因にもなっていた。
S1から活性領域S2(第4図参照)への不純物拡散に
対しては無対策であるため無視できないしきい値電圧の
上昇をまねいたり、電源電圧の変動によるしきい値電圧
の変化が大きいため回路マージンを無くし、ひいては誤
動作の原因にもなっていた。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、狭チャネルMO3FETの基板
定数を小さくして、しきい値電圧の上昇とバックゲート
効果とを抑えることにある。
の目的とするところは、狭チャネルMO3FETの基板
定数を小さくして、しきい値電圧の上昇とバックゲート
効果とを抑えることにある。
このような目的を達成するために本発明によるMO3型
電界効果トランジスタは、基板とは反対の導電型の不純
物をしきい値電圧に影響しない程度に深くチャネルドー
プして形成した不純物領域を設けるようにしたものであ
る。
電界効果トランジスタは、基板とは反対の導電型の不純
物をしきい値電圧に影響しない程度に深くチャネルドー
プして形成した不純物領域を設けるようにしたものであ
る。
本発明によるMO3型電界効果トランジスタにおいては
、しきい値電圧を変えずにMOS F ETの基板定数
を小さくすることができる。
、しきい値電圧を変えずにMOS F ETの基板定数
を小さくすることができる。
以下、本発明の一実施例について図を用いて説明する。
第1図において、11はP型シリコン基板、12はフィ
ールド酸化膜、13はN型反転防止用のP型不純物領域
、14はゲート酸化膜、15は基板11とは反対の4電
型Nのイオン注入された不純物領域、16はゲート電極
である。
ールド酸化膜、13はN型反転防止用のP型不純物領域
、14はゲート酸化膜、15は基板11とは反対の4電
型Nのイオン注入された不純物領域、16はゲート電極
である。
第5図(C)の場合と同様に、P型シリコン基板11に
LOCO3法によりフィールド酸化膜12を形成する(
第1図(a))。この時、第5図(e)の場合と同様に
、N型反転防止用の不純物は拡散し、活性領域までしみ
出している。次に、ゲート酸化膜14を形成した後、し
きい値電圧調整のチャネルドープを行ない、基板11と
は反対の導電型Nの不純物をしきい値電圧調整用のチャ
ネルドープよりも深く注入して不純物領域15を形成す
る(第1図(b))。続いて、ゲート電極16形成後、
基板11とは反対の導電型Nの不純物をイオン注入する
ことによりソース・ドレインを形成する(第1図(C)
)。
LOCO3法によりフィールド酸化膜12を形成する(
第1図(a))。この時、第5図(e)の場合と同様に
、N型反転防止用の不純物は拡散し、活性領域までしみ
出している。次に、ゲート酸化膜14を形成した後、し
きい値電圧調整のチャネルドープを行ない、基板11と
は反対の導電型Nの不純物をしきい値電圧調整用のチャ
ネルドープよりも深く注入して不純物領域15を形成す
る(第1図(b))。続いて、ゲート電極16形成後、
基板11とは反対の導電型Nの不純物をイオン注入する
ことによりソース・ドレインを形成する(第1図(C)
)。
このように、狭チャネルMO3FETの形成において、
しきい値電圧調整用のチャネルドープ以外に、このチャ
ネルドープよりも深く、基板11とは反対の導電型の不
純物をイオン注入した場合どのような効果を示すかを第
2図、第3図を用いて説明する。
しきい値電圧調整用のチャネルドープ以外に、このチャ
ネルドープよりも深く、基板11とは反対の導電型の不
純物をイオン注入した場合どのような効果を示すかを第
2図、第3図を用いて説明する。
第2図において第1図と同一部分又は相当部分には同一
符号が付してあり、同図は第5図(e)および第1図(
C)と同様である。第3図(a)および(b)は、第2
図の■−■線断面におけるシリコン中の不純物濃度プロ
ファイルを示すものである。第3図(a)は従来のMO
SFETの狭チャネル不純物プロファイルを示す。第3
図(a)において、領域D1はP型シリコン基板の不純
物濃度を示し、領域D2は狭チャネル効果の原因となる
N型反転防止用の拡散不純物濃度を示し、領域D3は領
域D2における不純物にしきい値電圧調整用の不純物を
加えた不純物濃度を示している。狭チャネルMO3FE
Tの害悪を引き起こすのは領域D2の不純物濃度が高い
ことによる。本発明の特徴は、領域D2の不純物とは反
対の導電型の不純物を領域D2にイオン注入することに
より、領域D2のプロファイルを第3図(b)に示すよ
うなものにすることである。
符号が付してあり、同図は第5図(e)および第1図(
C)と同様である。第3図(a)および(b)は、第2
図の■−■線断面におけるシリコン中の不純物濃度プロ
ファイルを示すものである。第3図(a)は従来のMO
SFETの狭チャネル不純物プロファイルを示す。第3
図(a)において、領域D1はP型シリコン基板の不純
物濃度を示し、領域D2は狭チャネル効果の原因となる
N型反転防止用の拡散不純物濃度を示し、領域D3は領
域D2における不純物にしきい値電圧調整用の不純物を
加えた不純物濃度を示している。狭チャネルMO3FE
Tの害悪を引き起こすのは領域D2の不純物濃度が高い
ことによる。本発明の特徴は、領域D2の不純物とは反
対の導電型の不純物を領域D2にイオン注入することに
より、領域D2のプロファイルを第3図(b)に示すよ
うなものにすることである。
このようにすれば、MOS F ETの基板定数を小さ
くすることができ、狭チャネル効果を抑制することがで
きる。
くすることができ、狭チャネル効果を抑制することがで
きる。
なお、上記実施例ではNチャネルMO3FETについて
説明したが、本発明はPチャネルMO3FETについて
も同様に適用できるものである。
説明したが、本発明はPチャネルMO3FETについて
も同様に適用できるものである。
以上説明したように本発明は、基板とは反対の導電型の
不純物をしきい値電圧に影響しない程度に深くチャネル
ドープして形成した不純物領域を設けたことにより、N
型反転防止用の拡散不純物濃度を小さくでき、しきい値
電圧を変えずにMO8型電界効果トランジスタの基板定
数を小さくすることができ、狭チャネル効果を抑制する
ことができる効果がある。
不純物をしきい値電圧に影響しない程度に深くチャネル
ドープして形成した不純物領域を設けたことにより、N
型反転防止用の拡散不純物濃度を小さくでき、しきい値
電圧を変えずにMO8型電界効果トランジスタの基板定
数を小さくすることができ、狭チャネル効果を抑制する
ことができる効果がある。
今後ますます微細化が進むと、−層狭チャネル効果がは
げしくなるので、従来のような無対策では回路マージン
が無くなり、誤動作の原因となる。
げしくなるので、従来のような無対策では回路マージン
が無くなり、誤動作の原因となる。
本発明を適用すれば、このような不具合を抑制すること
ができる。
ができる。
【図面の簡単な説明】
第1図は本発明に係わるMOSFETの一実施例の製造
方法を説明するための断面図、第2図は一般的なMOS
FETを示す断面図、第3図は従来のMOSFETと本
発明によるMOSFETとの不純物濃度プロファイルを
示すグラフ、第4図は一般的な狭チャネルMOS F
ETを示す平面図、第5図は従来のMOS F ETの
製造方法を説明するための断面図、第6図は従来のMO
SFETにおける弊害を説明するための回路図である。 11・・・P型シリコン基板、12・・・フィールド酸
化膜、13・・・N型反転防止用の不純物領域、14・
・・ゲート酸化膜、15・・・基板と反対導電型の不純
物がイオン注入された不純物領域、16・・・ゲート電
極。
方法を説明するための断面図、第2図は一般的なMOS
FETを示す断面図、第3図は従来のMOSFETと本
発明によるMOSFETとの不純物濃度プロファイルを
示すグラフ、第4図は一般的な狭チャネルMOS F
ETを示す平面図、第5図は従来のMOS F ETの
製造方法を説明するための断面図、第6図は従来のMO
SFETにおける弊害を説明するための回路図である。 11・・・P型シリコン基板、12・・・フィールド酸
化膜、13・・・N型反転防止用の不純物領域、14・
・・ゲート酸化膜、15・・・基板と反対導電型の不純
物がイオン注入された不純物領域、16・・・ゲート電
極。
Claims (1)
- 基板とは反対の導電型の不純物をしきい値電圧に影響
しない程度に深くチャネルドープして形成した不純物領
域を備えたことを特徴とするMOS型電界効果トランジ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP295188A JPH01181470A (ja) | 1988-01-08 | 1988-01-08 | Mos型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP295188A JPH01181470A (ja) | 1988-01-08 | 1988-01-08 | Mos型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01181470A true JPH01181470A (ja) | 1989-07-19 |
Family
ID=11543680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP295188A Pending JPH01181470A (ja) | 1988-01-08 | 1988-01-08 | Mos型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01181470A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5438776A (en) * | 1977-08-31 | 1979-03-23 | Ibm | Fet |
JPS61116875A (ja) * | 1985-11-13 | 1986-06-04 | Hitachi Ltd | 半導体装置 |
JPS62128175A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-01-08 JP JP295188A patent/JPH01181470A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5438776A (en) * | 1977-08-31 | 1979-03-23 | Ibm | Fet |
JPS61116875A (ja) * | 1985-11-13 | 1986-06-04 | Hitachi Ltd | 半導体装置 |
JPS62128175A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 半導体装置 |
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