JPS59108366A - 静電誘導トランジスタの製造方法 - Google Patents
静電誘導トランジスタの製造方法Info
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- JPS59108366A JPS59108366A JP57218930A JP21893082A JPS59108366A JP S59108366 A JPS59108366 A JP S59108366A JP 57218930 A JP57218930 A JP 57218930A JP 21893082 A JP21893082 A JP 21893082A JP S59108366 A JPS59108366 A JP S59108366A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は静電誘導トランジスタ（ＳＩＴ ）の製造方法
、とくに、ソースおよびドレーンが基板の相対する２つ
の主面にそれぞれ配置されている縦形ＳＩＴの製造方法
に関するものである。
、とくに、ソースおよびドレーンが基板の相対する２つ
の主面にそれぞれ配置されている縦形ＳＩＴの製造方法
に関するものである。
ＳＩＴは広義の接合型電界効果トランジスタ（ＦＥＴ
）の一種であるが、チャネル領域が形成される材料の不
純物密度が低い点で通常の接合型ＦＥＴと異なる。その
ため、バイアスの印加されていない通常状態でも空乏層
が形成されてチャネルがピンチオンし、ノーマリオフ状
態をとる。また、ソース・ドレーン間電圧（■Ｄ８）に
対してソース・ドレーン電流（ＩＤ８）が非飽和特性を
示す特徴がある。
）の一種であるが、チャネル領域が形成される材料の不
純物密度が低い点で通常の接合型ＦＥＴと異なる。その
ため、バイアスの印加されていない通常状態でも空乏層
が形成されてチャネルがピンチオンし、ノーマリオフ状
態をとる。また、ソース・ドレーン間電圧（■Ｄ８）に
対してソース・ドレーン電流（ＩＤ８）が非飽和特性を
示す特徴がある。
チャネル領域中にはゲート領域およびチャネル領域の拡
散電位差によって空乏層が形成され、チャネルをピンチ
オンさせるが、このピンチオフ点はいわゆる「真のケ゛
−ト」である。真のケゝ−ト付近の電位分布を見ると、
真のケ゛−トを底とするいわゆる「電位の井戸」が形成
され、この電位分布の形状やレベルは拡散電位差に大き
く依存する。したがって、チャネルを十分にピンチオフ
させるためには、すなわちダートによるチャネルの制御
性を良好にするた、めには、チャネル領域において空乏
層が厚み方向に深く形成されていることが必要であシ、
チャネル領域においてケ゛−ト領域がソース領域と比較
して相対的に深く形成されていることが有利である。
散電位差によって空乏層が形成され、チャネルをピンチ
オンさせるが、このピンチオフ点はいわゆる「真のケ゛
−ト」である。真のケゝ−ト付近の電位分布を見ると、
真のケ゛−トを底とするいわゆる「電位の井戸」が形成
され、この電位分布の形状やレベルは拡散電位差に大き
く依存する。したがって、チャネルを十分にピンチオフ
させるためには、すなわちダートによるチャネルの制御
性を良好にするた、めには、チャネル領域において空乏
層が厚み方向に深く形成されていることが必要であシ、
チャネル領域においてケ゛−ト領域がソース領域と比較
して相対的に深く形成されていることが有利である。
ＳＩＴを集積回路として実現する場合、各素子間のバラ
ツキが少ない方が望ましい。たとえば１つのチップ上に
おける各素子の配列方向において機械的寸法のバラツキ
をできるだけ少なくし、均一な幅のチャネルが形成され
ることが望ましい。
ツキが少ない方が望ましい。たとえば１つのチップ上に
おける各素子の配列方向において機械的寸法のバラツキ
をできるだけ少なくし、均一な幅のチャネルが形成され
ることが望ましい。
ダート領域は、たとえばｎ＋ （ν）の領域に対してホ
ウ素（Ｂ）などのアクセプタを強くドープすることによ
って形成される。現状のイオン注入技術では、たとえば
４００ ｋＶ程度の加速エネルギーでホウ素を打ち込ん
でも、たかだか１μｍ程度の深さにしかホウ素を注入す
ることができない。イオン注入後、熱拡散処理を行なっ
ても、熱拡散は等方向であるので、注入されたホウ素は
縦方向すなわち深さ方向のみならず横方向すなわち素子
配列方向にも拡散してしまう。
ウ素（Ｂ）などのアクセプタを強くドープすることによ
って形成される。現状のイオン注入技術では、たとえば
４００ ｋＶ程度の加速エネルギーでホウ素を打ち込ん
でも、たかだか１μｍ程度の深さにしかホウ素を注入す
ることができない。イオン注入後、熱拡散処理を行なっ
ても、熱拡散は等方向であるので、注入されたホウ素は
縦方向すなわち深さ方向のみならず横方向すなわち素子
配列方向にも拡散してしまう。
したがって、ダート領域の寸法は、この熱拡散による広
がシを見込んでイオン注入を行なうように設計しなけれ
ばならないが、熱拡散は制御性が劣るので、多数の素子
に対して寸法精度の高いＳＩＴを製造することは非常に
困難である。
がシを見込んでイオン注入を行なうように設計しなけれ
ばならないが、熱拡散は制御性が劣るので、多数の素子
に対して寸法精度の高いＳＩＴを製造することは非常に
困難である。
本発明はこのような従来技術の欠点を解消し、特定の不
純物領域を深さ方向に深く形成できる、したがって横方
向の寸法精度が高い縦形ＳＩＴの製造方法を提供する゛
ことを°目的とする。
純物領域を深さ方向に深く形成できる、したがって横方
向の寸法精度が高い縦形ＳＩＴの製造方法を提供する゛
ことを°目的とする。
本発明によれば、チャネル領域を含む半導体層にケ゛−
ト領域が形成されたＳＩＴの製造方法は、ダート領域を
形成する不純物元素を半導体層の表面より注入する注入
工程と、ケ８−ト領域に不純物元素よシ軽い元素を、そ
の濃度が半導体層の深さ方向に複数の分布を示すように
半導体層の表面から打ち込む打込み工程と、これらの注
入工程および打込み工程を施した半導体層を比較的低い
温度でアニールするアニール工程とを含み、これによっ
てケ゛−ト領域が半導体層に形成される。
ト領域が形成されたＳＩＴの製造方法は、ダート領域を
形成する不純物元素を半導体層の表面より注入する注入
工程と、ケ８−ト領域に不純物元素よシ軽い元素を、そ
の濃度が半導体層の深さ方向に複数の分布を示すように
半導体層の表面から打ち込む打込み工程と、これらの注
入工程および打込み工程を施した半導体層を比較的低い
温度でアニールするアニール工程とを含み、これによっ
てケ゛−ト領域が半導体層に形成される。
次に添付図面を参照して本発明による縦形ＳＩＴの製造
方法を詳細に説明する。
方法を詳細に説明する。
第１図は縦形ＳＩＴの１つの単位を示す。このＳＩＴは
、ケゞ−ト領域がコントロールグー） （ＣＧ）とシー
ルディンググー）（ＳＧ）に分離していないいわゆる非
分割デート型ＳＩＴである。
、ケゞ−ト領域がコントロールグー） （ＣＧ）とシー
ルディンググー）（ＳＧ）に分離していないいわゆる非
分割デート型ＳＩＴである。
基本的には非分割ケ゛−ト型ＳＩＴは、ｎ＋ｓｊ基板１
０の一方の主表面上にエピタキシャル成長させたｎ−（
し）形または真性（ｉ）の層１２の表面付近にｎ領域１
４およびｐ 領域２０を形成し、前者がドレーン領域に
、後者がケ９−ト領域となる。基板１０の他方の主表面
には電極層５２が形成され、これはソース電極となる。
０の一方の主表面上にエピタキシャル成長させたｎ−（
し）形または真性（ｉ）の層１２の表面付近にｎ領域１
４およびｐ 領域２０を形成し、前者がドレーン領域に
、後者がケ９−ト領域となる。基板１０の他方の主表面
には電極層５２が形成され、これはソース電極となる。
エピタキシャル層１２の表面にはＳ １０２ 膜２４が
形成され、ドレーン領域１４の上は開口を通してドレー
ン電極３６が、ダート領域２０の上は開口を通してダー
ト電極７がそれぞれ形成されている。
形成され、ドレーン領域１４の上は開口を通してドレー
ン電極３６が、ダート領域２０の上は開口を通してダー
ト電極７がそれぞれ形成されている。
このような構造によシ、ソース１４とドレーンｌＯとの
間でチャネル領域１２中に形成されるチャネルは、ゲー
ト２０の拡散電位によって形成される空乏層によってピ
ンチオフされ、ソース−ドレーン電流Ｉ Ｄｓ ハソー
スードレーン間電圧ｖＤ８に対して非飽和特性を示すノ
ーマリオフのスイッチング素子として機能する。なお、
この例ではｎ 領域１４がドレーン、ｎ 基板１０がソ
ースであるが、ｎ 領域１４をソース、討幕板１０をド
レーンとしてもよい。
間でチャネル領域１２中に形成されるチャネルは、ゲー
ト２０の拡散電位によって形成される空乏層によってピ
ンチオフされ、ソース−ドレーン電流Ｉ Ｄｓ ハソー
スードレーン間電圧ｖＤ８に対して非飽和特性を示すノ
ーマリオフのスイッチング素子として機能する。なお、
この例ではｎ 領域１４がドレーン、ｎ 基板１０がソ
ースであるが、ｎ 領域１４をソース、討幕板１０をド
レーンとしてもよい。
第２図はコントロールゲートとシールディングゲートが
分離されたいわゆる分割ケ゛−ト型ＳＩＴを示す。これ
は、第１図のケ９−ト領域２００代りに２つのケゝ−ト
領域１６および１８が設けられ、前者はキャリアの蓄積
および読出しを行なうコントロールゲート、後者は他の
ＳＩＴ単位との分離および基準電位を与えるためのシー
ルディングゲートである。なお、以下の各図において第
１図と同様の構成要素は同じ参照符号で示す。なお分割
ケゝ−ト型ＳＩＴにおいてもソースおよびドレーンは互
いに入替え可能である。
分離されたいわゆる分割ケ゛−ト型ＳＩＴを示す。これ
は、第１図のケ９−ト領域２００代りに２つのケゝ−ト
領域１６および１８が設けられ、前者はキャリアの蓄積
および読出しを行なうコントロールゲート、後者は他の
ＳＩＴ単位との分離および基準電位を与えるためのシー
ルディングゲートである。なお、以下の各図において第
１図と同様の構成要素は同じ参照符号で示す。なお分割
ケゝ−ト型ＳＩＴにおいてもソースおよびドレーンは互
いに入替え可能である。
第３図は第２図の分割ダート型ＳＩＴの他の例を示し、
ドレーン（またはソース）領域１４がシールディングゲ
ート１８に近く設けられ、コントロールゲート領域１６
の空乏層の広がシを大きくすることによってキャリアを
多く蓄積するようにしたものである。また、シールディ
ンスケ９−ト領域１８はコントロールゲート領域１６よ
シ深く形成され、素子分離効果が改善されている。
ドレーン（またはソース）領域１４がシールディングゲ
ート１８に近く設けられ、コントロールゲート領域１６
の空乏層の広がシを大きくすることによってキャリアを
多く蓄積するようにしたものである。また、シールディ
ンスケ９−ト領域１８はコントロールゲート領域１６よ
シ深く形成され、素子分離効果が改善されている。
第１図〜第３図は、ゲートが素子の表面付近に配設され
たいわゆる表面ダート型ＳＩＴの例を示していたが、第
４図には、ダートがｎ−エピタキシャル層の比較的深い
部分に埋設されているいわゆる埋込みダート型ＳＩＴを
示す。
たいわゆる表面ダート型ＳＩＴの例を示していたが、第
４図には、ダートがｎ−エピタキシャル層の比較的深い
部分に埋設されているいわゆる埋込みダート型ＳＩＴを
示す。
第４図に示す構体９２は、２つのｎ−エピタキシャル層
１２ａおよび１２ｂを有し、これらは同じ元素のアクセ
プタを同じ不純物濃度で含む。
１２ａおよび１２ｂを有し、これらは同じ元素のアクセ
プタを同じ不純物濃度で含む。
両ｎ一層１２ａと１２ｂの境界付近に両層にまたがる形
でｐ＋領域２１が網目状に形成され埋込みダートをなし
ている。埋込みゲート２１はダート電極６０によって外
部の回路と電気的に接続することができる。
でｐ＋領域２１が網目状に形成され埋込みダートをなし
ている。埋込みゲート２１はダート電極６０によって外
部の回路と電気的に接続することができる。
ｎ−エピタキシャル層１２ｂの表面付近には層領域１４
が形成され、これはソースとなる。このソース１４は８
１０２層２４の開口を通してソース電極３６に接続され
ている。寿お、この埋込みダート型ＳＩＴの場合もソー
ス１４およびドレーン１０は相互に電気的に入替え可能
である。
が形成され、これはソースとなる。このソース１４は８
１０２層２４の開口を通してソース電極３６に接続され
ている。寿お、この埋込みダート型ＳＩＴの場合もソー
ス１４およびドレーン１０は相互に電気的に入替え可能
である。
次に第５Ａ図〜第５Ｍ図を参照して本発明によるＳＩＴ
の製造方法を表面ゲート型ＳＩＴに適用した具体例を説
明する。これらの図は１単位のＳＩＴの部分を示す断面
図であり、各部の寸法関係は工程を理解し易くするため
に誇張されておシ、現実のデバイスと比例していない。
の製造方法を表面ゲート型ＳＩＴに適用した具体例を説
明する。これらの図は１単位のＳＩＴの部分を示す断面
図であり、各部の寸法関係は工程を理解し易くするため
に誇張されておシ、現実のデバイスと比例していない。
まず、たとえば１０ ｔ−Ｉｎ 程度にｓｂを高ドープ
しだｎ Ｓｔ基板１０の一方の主面上にｎ″″層１２
をエピタキシャル成長させ、その上に８１０２層２４を
形成したものを準備する。ｎ一層１２は、たとえばＡｓ
をドープしてキャリア濃度を１０１２〜１０ ｃＩｎ
程度にした厚さ５〜１０μｍの層である。
しだｎ Ｓｔ基板１０の一方の主面上にｎ″″層１２
をエピタキシャル成長させ、その上に８１０２層２４を
形成したものを準備する。ｎ一層１２は、たとえばＡｓ
をドープしてキャリア濃度を１０１２〜１０ ｃＩｎ
程度にした厚さ５〜１０μｍの層である。
ｎ”″層１２の上のＳ ｔ Ｏ２層２４は、デート領域
１６および１８または２０に対応する部分２６をウェッ
トエツチングにより部分的に除去し、薄くしておく。＋
”一層領域１６と１８の間、または２０相互の間の隔間
距離は３〜１０μｍである。
１６および１８または２０に対応する部分２６をウェッ
トエツチングにより部分的に除去し、薄くしておく。＋
”一層領域１６と１８の間、または２０相互の間の隔間
距離は３〜１０μｍである。
次に、ゲート領域１６および１８または２゜に相当する
部分にアクセプタとしての不純物、たとえばＢ 、 ｋ
ｔまだはＧａなどの第■族元素を、薄い５ｉ０２層の部
分２６を通してｎ一層１２にドープする（第５Ａ図）。
部分にアクセプタとしての不純物、たとえばＢ 、 ｋ
ｔまだはＧａなどの第■族元素を、薄い５ｉ０２層の部
分２６を通してｎ一層１２にドープする（第５Ａ図）。
これは第５Ａ図でｐ＋領域２８として示されている。ド
ープの方法は、イオン注入または熱拡散が有利である。
ープの方法は、イオン注入または熱拡散が有利である。
たとえばＢ＋またはＢ イオンの注入の場合、加速エネ
＃キーｉｆ：１０〜４００ ｋＶである。まだ、ドーズ
量は１０１２〜１０１５ｃｍ−２である。イオン注入の
後、注入された不純物原子を結晶格子位置に安定させる
ため、低い温度、たとえば約７００℃程度で活性化アニ
ールを行なってもよい。
＃キーｉｆ：１０〜４００ ｋＶである。まだ、ドーズ
量は１０１２〜１０１５ｃｍ−２である。イオン注入の
後、注入された不純物原子を結晶格子位置に安定させる
ため、低い温度、たとえば約７００℃程度で活性化アニ
ールを行なってもよい。
次に、同じくケゝ−ト領域１６および１８または２０に
相当する部分に、注入された不純物、たとえばＢ１より
軽い元素をイオン注入する（第５Ｂ図）。これらの軽元
素にはＨまたはＨｅが用いられる。肋イオンの注入の場
合、加速工軽元素の打込みは、打込み後の濃度プロファ
イルが所望のケゝ一層領域深さとなるように行なう。好
ましくは軽元素イオンの打込み深さくＸ）を変えて複数
回打込みを行なう。複数回の打込みのうちの１回、たと
えば打込み深さの浅い打込みは、濃度プロファイルのピ
ークのＸｊ力方向おける位置が不純物ドープ工程におい
てドープされたドーパントの濃度プロファイルのピーク
の位置と実質的に一致させることが望ましい。
相当する部分に、注入された不純物、たとえばＢ１より
軽い元素をイオン注入する（第５Ｂ図）。これらの軽元
素にはＨまたはＨｅが用いられる。肋イオンの注入の場
合、加速工軽元素の打込みは、打込み後の濃度プロファ
イルが所望のケゝ一層領域深さとなるように行なう。好
ましくは軽元素イオンの打込み深さくＸ）を変えて複数
回打込みを行なう。複数回の打込みのうちの１回、たと
えば打込み深さの浅い打込みは、濃度プロファイルのピ
ークのＸｊ力方向おける位置が不純物ドープ工程におい
てドープされたドーパントの濃度プロファイルのピーク
の位置と実質的に一致させることが望ましい。
また、複数回の打込みについて、打込みイオンの濃度は
各回ともほぼ一致した方が有利である。
各回ともほぼ一致した方が有利である。
打込みの深さは、打ち込むイオンの加速エネルギーおよ
び（まだは）打ち込むイオンの種類を変えることによっ
て制御する。
び（まだは）打ち込むイオンの種類を変えることによっ
て制御する。
たとえば第６Ａ図に濃度プロファイルを示すように、３
段階の打込み深さでＨ＋イオンを注入する。これを点線
１００ ａ ｐ １００ ｂおよび１００ｃで示す。打
込み順序に制約はない。また、濃度のピークがほぼ一致
する方が有利である。３段階の打込みのうち点線１００
ａで示す浅いプロファイル１００ａは、この例では、前
工程で注入した不純物イオン（たとえばＢ）のプロファ
イル１０２と濃度ピークのＸＪ力方向位置がほぼ一致し
ている。
段階の打込み深さでＨ＋イオンを注入する。これを点線
１００ ａ ｐ １００ ｂおよび１００ｃで示す。打
込み順序に制約はない。また、濃度のピークがほぼ一致
する方が有利である。３段階の打込みのうち点線１００
ａで示す浅いプロファイル１００ａは、この例では、前
工程で注入した不純物イオン（たとえばＢ）のプロファ
イル１０２と濃度ピークのＸＪ力方向位置がほぼ一致し
ている。
第５Ｂ図では、軽元素イオン流３０によって打ち込まれ
た軽元素イオンは模式的にＸ印３２で示されているが、
実際には第６Ａ図に示すプロファイルを有する。
た軽元素イオンは模式的にＸ印３２で示されているが、
実際には第６Ａ図に示すプロファイルを有する。
次に、軽元素を打ち込んだ構体全体を低温で７ニールす
ると、ドーパントはＸｊ力方向深く熱拡散し、第６Ｂ図
に示すプロファイル１０４のように分散する。この状態
を模式的に第５Ｃ図に示す。これらのｐ 領域が、たと
えば分割ゲート型５ＩＴ（第２図）ではコントロールゲ
ート１６およびシールディングケゝ−ト１８となる。
ると、ドーパントはＸｊ力方向深く熱拡散し、第６Ｂ図
に示すプロファイル１０４のように分散する。この状態
を模式的に第５Ｃ図に示す。これらのｐ 領域が、たと
えば分割ゲート型５ＩＴ（第２図）ではコントロールゲ
ート１６およびシールディングケゝ−ト１８となる。
非分割ダート型ＳＩＴ （第１図）の場合も同様であり
、このようにして形成されたｐ＋領領域ゲート２０にな
る。
、このようにして形成されたｐ＋領領域ゲート２０にな
る。
アニールの温度は５００〜１．２００℃の比較的低い温
度であシ、好ましくは７００〜９００℃である。高い温
度では格子欠陥の再配列が生ずるので低い温度が望まし
い。アニール時間は３０分ないし１時間である。前述の
ように、ケゝ−ト領域間の離間距離が３〜１０μｍの場
合、このようにして形成されるｐ 領域の深さは０５〜
５．０μｍであり、好ましくは１〜３μｍ１最適には約
２．５μｍである。
度であシ、好ましくは７００〜９００℃である。高い温
度では格子欠陥の再配列が生ずるので低い温度が望まし
い。アニール時間は３０分ないし１時間である。前述の
ように、ケゝ−ト領域間の離間距離が３〜１０μｍの場
合、このようにして形成されるｐ 領域の深さは０５〜
５．０μｍであり、好ましくは１〜３μｍ１最適には約
２．５μｍである。
軽元素イオンが打ち込まれると母体のれ一層１２の結晶
格子中に欠陥まだは空位が多数形成されるが、前述のよ
うな比較的低い温度でアニールすると、これらの格子欠
陥が拡散によって移送され、その際、前の工程でドープ
されたＢなどの不純物元素を伴って移動する。また、■
またはＨｅなどの打ち込まれた軽元素はこの温度では構
体表面から雰囲気中に消散する。したがって不純物元素
は格子欠陥の分布している方向に異方性をもって拡散し
、深さ方向（Ｘ、）にのみ深いｐ 領域が形成される。
格子中に欠陥まだは空位が多数形成されるが、前述のよ
うな比較的低い温度でアニールすると、これらの格子欠
陥が拡散によって移送され、その際、前の工程でドープ
されたＢなどの不純物元素を伴って移動する。また、■
またはＨｅなどの打ち込まれた軽元素はこの温度では構
体表面から雰囲気中に消散する。したがって不純物元素
は格子欠陥の分布している方向に異方性をもって拡散し
、深さ方向（Ｘ、）にのみ深いｐ 領域が形成される。
たとえば（１１１）面のエピタキシャル層では＜１１１
＞方向に多く不純物元素が拡散し、〈１１０〉方向には
はとんど拡散しない。
＞方向に多く不純物元素が拡散し、〈１１０〉方向には
はとんど拡散しない。
換言すれば、本発明によるこのような異方性拡散は、ド
ープする不純物元素より軽い元素をイオン打込みによっ
て目的とする不純物ドープ深さに近い深さまで複数段階
、打ち込み、次にアニールすることによって浅い位置に
ドープされた不純物元素を深さ方向にのみ熱拡散させる
ものである。これによって、通常のイオン打込みまたは
熱拡散技術では深く注入できない不純物元素も所望の深
さまで深さ方向に異方性をもって分布させることができ
る。
ープする不純物元素より軽い元素をイオン打込みによっ
て目的とする不純物ドープ深さに近い深さまで複数段階
、打ち込み、次にアニールすることによって浅い位置に
ドープされた不純物元素を深さ方向にのみ熱拡散させる
ものである。これによって、通常のイオン打込みまたは
熱拡散技術では深く注入できない不純物元素も所望の深
さまで深さ方向に異方性をもって分布させることができ
る。
なお、不純物元素の注入ののち軽元素を打ち込む例を説
明したが、この順序は逆でもよく、軽元素を打ち込んで
から不純物元素を注入し、アニールを行なってもよい。
明したが、この順序は逆でもよく、軽元素を打ち込んで
から不純物元素を注入し、アニールを行なってもよい。
また、複数回の軽元素イオン打込みの合間に、またはこ
れと並行して不純物イオンの注入を行なってもよい。さ
らに、軽元素打込みのマスクとしてＳｉＯ２を使用して
いるが、この代りに８１３Ｎ４などの他のシリコン化合
物でもよく、ポリイミドなどのネガまたはポジ型フォト
レジストを用いてもよい。
れと並行して不純物イオンの注入を行なってもよい。さ
らに、軽元素打込みのマスクとしてＳｉＯ２を使用して
いるが、この代りに８１３Ｎ４などの他のシリコン化合
物でもよく、ポリイミドなどのネガまたはポジ型フォト
レジストを用いてもよい。
例
たとえば第７図に示すように、コントロールケ” −ト
１６とシールディングケゝ−ト１８の間の離間距離Ｗ１
＋Ｗ２＋Ｗ３が４μｍで、ＷｌおよびＷが１μｍ１Ｗ２
が２μｍの１画素のセルの場合、加速電圧２００ ｋＶ
で５×１０ 確 のドーズ量でＢ＋＋をイオン注入し、
次に加速電圧を４０ｋＶ。
１６とシールディングケゝ−ト１８の間の離間距離Ｗ１
＋Ｗ２＋Ｗ３が４μｍで、ＷｌおよびＷが１μｍ１Ｗ２
が２μｍの１画素のセルの場合、加速電圧２００ ｋＶ
で５×１０ 確 のドーズ量でＢ＋＋をイオン注入し、
次に加速電圧を４０ｋＶ。
１、００ ｋＶおよび２００ ｋＶの３段階に分けてそ
れぞれ１． Ｘ １０１５ｃｍ−２のドーズ量でＨ＋を
イオン注入し、後に約７００℃で約１時間アニールした
。これによってＢのアクセプタ濃度１０”ｃｍ−’のｐ
＋領域１６および１８が深さ約２．５μｍに深さ方向に
形成された。
れぞれ１． Ｘ １０１５ｃｍ−２のドーズ量でＨ＋を
イオン注入し、後に約７００℃で約１時間アニールした
。これによってＢのアクセプタ濃度１０”ｃｍ−’のｐ
＋領域１６および１８が深さ約２．５μｍに深さ方向に
形成された。
ところでこのように低温アニールされた構体９２は次に
、ソース（ｔたはドレーン）領域１４の形成工程に移さ
れる（第５Ｄ図）。ここではウェットエツチングによっ
てソース領域１４に対応するＳ ｉ Ｏ２を除去し、た
とえばＡｓを拡散してｎ 領域１４がｎ一層１２に形成
される。
、ソース（ｔたはドレーン）領域１４の形成工程に移さ
れる（第５Ｄ図）。ここではウェットエツチングによっ
てソース領域１４に対応するＳ ｉ Ｏ２を除去し、た
とえばＡｓを拡散してｎ 領域１４がｎ一層１２に形成
される。
々お第５Ｄ図以降は図の複雑化を避けるため第５Ａ図〜
第５Ｃ図とは縦方向すなわち深さ方向の寸法が異々って
図示されている。
第５Ｃ図とは縦方向すなわち深さ方向の寸法が異々って
図示されている。
次に全体の表面にドーゾト多結晶シリコン（ＤＯＰＯ８
）層３４をＣＶＤ （化学気相成長）法によって形成し
く第５Ｅ図）、ソース領域１４に対応する部分のＤＯＰ
Ｏ８を残して他をプラズマエツチングで選択的に除去し
、ソース電極３６を形成する（第５Ｆ図）。
）層３４をＣＶＤ （化学気相成長）法によって形成し
く第５Ｅ図）、ソース領域１４に対応する部分のＤＯＰ
Ｏ８を残して他をプラズマエツチングで選択的に除去し
、ソース電極３６を形成する（第５Ｆ図）。
次にとの構体９２の表面にＰＳＧ （ＩＪンケイ酸ガラ
ス）層３８をＣＶＤ法で形成しく第５Ｇ図）、コントロ
ールゲート領域１６に対応する部分をその下のＳｉＯ２
層２４とともにウェットエツチングで選択的に除去し、
層間絶縁層３８を形成する（第５Ｈ図）。
ス）層３８をＣＶＤ法で形成しく第５Ｇ図）、コントロ
ールゲート領域１６に対応する部分をその下のＳｉＯ２
層２４とともにウェットエツチングで選択的に除去し、
層間絶縁層３８を形成する（第５Ｈ図）。
そこで構体９２表面にＤＯＰＯ８層４１をＣＶＤ法によ
って被着させる（第５１図）。次に、コントロールダー
ト領域１６に対応するＤＯＰＯ８の部分を残して他をプ
ラズマエツチングで選択的に除去し、コントロールゲー
ト電極７を形成する（第５Ｊ図）。
って被着させる（第５１図）。次に、コントロールダー
ト領域１６に対応するＤＯＰＯ８の部分を残して他をプ
ラズマエツチングで選択的に除去し、コントロールゲー
ト電極７を形成する（第５Ｊ図）。
シールディングゲ−ト電極１８に対応するＰＳＧおよび
ＳｉＯ２の部分４８はプラズマエツチングで選択的に除
去する（第５に図）。
ＳｉＯ２の部分４８はプラズマエツチングで選択的に除
去する（第５に図）。
次にこの上に電子ビームスノＥツタリングおよび抵抗加
熱によって１１層５０を蒸着しく第５Ｌ図）、シールデ
ィングゲート領域１８に対応する部分を除いて他をエツ
チングによって選択的に除去し、シールディングゲート
電極５４を形成する（第５Ｍ図）。また、基板１０の他
方の主面にはｋｌ膜５２を蒸着してドレーン（Ｄ）電極
を形成する。このようにして分割ケート型ＳＩＴ （た
とえば第２図）が完成する。非分割ダート型ＳＩＴ （
第１図）の場合も、コントロールゲ−ト電極１６および
シールディングゲ−ト電極１８の代りに単一のダート領
域２０が形成される以外は同様の工程で製造される。
熱によって１１層５０を蒸着しく第５Ｌ図）、シールデ
ィングゲート領域１８に対応する部分を除いて他をエツ
チングによって選択的に除去し、シールディングゲート
電極５４を形成する（第５Ｍ図）。また、基板１０の他
方の主面にはｋｌ膜５２を蒸着してドレーン（Ｄ）電極
を形成する。このようにして分割ケート型ＳＩＴ （た
とえば第２図）が完成する。非分割ダート型ＳＩＴ （
第１図）の場合も、コントロールゲ−ト電極１６および
シールディングゲ−ト電極１８の代りに単一のダート領
域２０が形成される以外は同様の工程で製造される。
なお、第５Ｍ図に示したＳＩＴは単一チップ上に多数２
次元に配列されてＸＹアレイを構成してもよい。この例
では、ｒ−ト電極７とソース電極３６は絶縁層３８で層
間分離されているので、両電極７および３６間でＸＹア
ドレス指定が可能なスイッチングマトリクスとして実現
される。
次元に配列されてＸＹアレイを構成してもよい。この例
では、ｒ−ト電極７とソース電極３６は絶縁層３８で層
間分離されているので、両電極７および３６間でＸＹア
ドレス指定が可能なスイッチングマトリクスとして実現
される。
次に第８Ａ図〜第８Ｈ図を参照して本発明によるＳＩＴ
の製造方法を埋込みケ゛−ト型ＳＩＴに適用した具体例
を説明する。製造工程としては第８Ａ図から第８Ｃ図ま
では第５Ａ図から第５Ｃ図について説明したのと同じで
あるが、不純物元素を拡散させた領域２１が第５Ｃ図の
コントロールダート領域１６およびシールディングダー
ト領域１８の代りに埋込みケ゛−ト領域として使用され
る点、ならびに、第５Ａ図〜第５Ｃ図では完成したデバ
イスの中に存在することとなる８１０２層２４の代シに
、第８Ａ図〜第８Ｃ図では後に除去されることと々る５
ｉ０２層２５が用いられている点で両工程は若干相違す
る。
の製造方法を埋込みケ゛−ト型ＳＩＴに適用した具体例
を説明する。製造工程としては第８Ａ図から第８Ｃ図ま
では第５Ａ図から第５Ｃ図について説明したのと同じで
あるが、不純物元素を拡散させた領域２１が第５Ｃ図の
コントロールダート領域１６およびシールディングダー
ト領域１８の代りに埋込みケ゛−ト領域として使用され
る点、ならびに、第５Ａ図〜第５Ｃ図では完成したデバ
イスの中に存在することとなる８１０２層２４の代シに
、第８Ａ図〜第８Ｃ図では後に除去されることと々る５
ｉ０２層２５が用いられている点で両工程は若干相違す
る。
次に構体表面の５１０２層２５を除去したのち、ｎ一層
１２ａと同じｎ−エピタキシャル層１２ｂをその上にエ
ピタキシャル成長させ、加熱する（第８Ｄ図）。なおそ
の際、適宜の工程を付加してダート電極６０（第４図）
を形成する。
１２ａと同じｎ−エピタキシャル層１２ｂをその上にエ
ピタキシャル成長させ、加熱する（第８Ｄ図）。なおそ
の際、適宜の工程を付加してダート電極６０（第４図）
を形成する。
ｎ一層１２ｂの表面にＳｉＯ□層２４全２４させ、ケ９
−ト領域２１の間に相当する部分６２をエツチングによ
り除去する（第８Ｆ図）。次にこの５ｉ０２層２４をマ
スクとして、たとえばＡｓなどのアクセプタ不純物を開
口６２からｎ″″層１２ｂにドープさせたのち加熱して
ソース領域１４を形成する（第８Ｆ図）。
−ト領域２１の間に相当する部分６２をエツチングによ
り除去する（第８Ｆ図）。次にこの５ｉ０２層２４をマ
スクとして、たとえばＡｓなどのアクセプタ不純物を開
口６２からｎ″″層１２ｂにドープさせたのち加熱して
ソース領域１４を形成する（第８Ｆ図）。
その後、開口６２を通してソース電極３６を形成しく第
８Ｇ図）、基板１０の他方の主面にＡＡを蒸着してドレ
ーン電極５２を形成することによシ、埋込みダート型Ｓ
ＩＴを集積回路として完成させる（第８Ｈ図）。
８Ｇ図）、基板１０の他方の主面にＡＡを蒸着してドレ
ーン電極５２を形成することによシ、埋込みダート型Ｓ
ＩＴを集積回路として完成させる（第８Ｈ図）。
本発明によれば、ドープする不純物元素よシ軽い元素を
異なる複数の打込み深さにイオン注入し、アニールする
ことによって深さ方向に異方性をもって不純物の熱拡散
を行なうことができる。これによって、ダート領域を縦
方向すなわち構体の厚み方向に深く形成した縦形ＳＩＴ
を製造することができる。また、デバイス設計に際して
横方向の熱拡散をあらかじめ見込んでダート間間隔を設
定する必要がなく、均一な素子が提供される。
異なる複数の打込み深さにイオン注入し、アニールする
ことによって深さ方向に異方性をもって不純物の熱拡散
を行なうことができる。これによって、ダート領域を縦
方向すなわち構体の厚み方向に深く形成した縦形ＳＩＴ
を製造することができる。また、デバイス設計に際して
横方向の熱拡散をあらかじめ見込んでダート間間隔を設
定する必要がなく、均一な素子が提供される。
本発明はこのような特徴を有するので、とくに深く形成
すべき領域、たとえばシールディングダート領域に有利
に適用される。これを深く形成することによって前述の
ように素子間分離が良好なＳＩＴが提供される。したが
って本発明による深い領域形成工程はコントロールダー
ト領域のみに適用してもよい。
すべき領域、たとえばシールディングダート領域に有利
に適用される。これを深く形成することによって前述の
ように素子間分離が良好なＳＩＴが提供される。したが
って本発明による深い領域形成工程はコントロールダー
ト領域のみに適用してもよい。
第１図は非分割ゲート型ＳＩＴの構造を例として概念的
に示す断面図、 第２図および第３図は分割ダート型ＳＩＴの構造を例と
して概念的に示す断面図、 第４図は埋込みダート型ＳＩＴの構造を例として概念的
に示す断面図、 第５八図ないし第５Ｍ図は本発明によるＳＩＴの製造方
法を表面ゲート型ＳＩＴに適用した工程例を段階的に示
す説明断面図、 第６Ａ図および第６Ｂ図は本発明による深い不純物領域
の形成工程の説明に用いる打込みイオン濃度プロファイ
ルの例を示すグラフ、第７図は本発明によって形成され
た深い不純物領域の例を示す断面図、 第８Ａ図ないし第８Ｈ図は本発明による製造方法を埋込
みダート型ＳＩＴに適用した工程例を段階的に示す説明
断面図である。 主要部分の符号の説明 １０・・・一基板 １２・・・ｎ−エピタキシャル層 １４・・・ソース（ドレーン）領域 １６・・・コントロールダート領域 １８・・・シールディングダート領域 ２０・・・ダート領域 ２１・・・埋込みｒ−） 第５Ａ図 第５Ｂ図 第５０図 第５Ｆ図 第５６図 第５Ｄ図 第５Ｅ図 第５工図 第５Ｊ図 第８Ａ図 第６Ａ図 第７図 第８Ｂ図 第８Ｃ図 第８Ｄ図 第８Ｅ図
に示す断面図、 第２図および第３図は分割ダート型ＳＩＴの構造を例と
して概念的に示す断面図、 第４図は埋込みダート型ＳＩＴの構造を例として概念的
に示す断面図、 第５八図ないし第５Ｍ図は本発明によるＳＩＴの製造方
法を表面ゲート型ＳＩＴに適用した工程例を段階的に示
す説明断面図、 第６Ａ図および第６Ｂ図は本発明による深い不純物領域
の形成工程の説明に用いる打込みイオン濃度プロファイ
ルの例を示すグラフ、第７図は本発明によって形成され
た深い不純物領域の例を示す断面図、 第８Ａ図ないし第８Ｈ図は本発明による製造方法を埋込
みダート型ＳＩＴに適用した工程例を段階的に示す説明
断面図である。 主要部分の符号の説明 １０・・・一基板 １２・・・ｎ−エピタキシャル層 １４・・・ソース（ドレーン）領域 １６・・・コントロールダート領域 １８・・・シールディングダート領域 ２０・・・ダート領域 ２１・・・埋込みｒ−） 第５Ａ図 第５Ｂ図 第５０図 第５Ｆ図 第５６図 第５Ｄ図 第５Ｅ図 第５工図 第５Ｊ図 第８Ａ図 第６Ａ図 第７図 第８Ｂ図 第８Ｃ図 第８Ｄ図 第８Ｅ図
Claims (1)
- 【特許請求の範囲】 １ チャネル領域を含む半導体層にダート領域が形成さ
れたＳＩＴ （静電誘導トランジスタ）の製造方法にお
いて、該方法は、 ダート領域を形成する不純物元素を前記半導体層の表面
より注入する注入工程と、 該ダート領域に前記不純物元素より軽い元素を、該軽い
元素の濃度が該半導体層の深さ方向に複数の分布を示す
ように該半導体層の表面から打ち込む打込み工程と、 前記注入工程および打込み工程を施した半導体層を比較
的低い温度でアニールするアニール工程とを含み、これ
によって前記ケゝ−ト領域が該半導体層に形成されるこ
とを特徴とする静電誘導トランジスタの製造方法。 ２、特許請求の範囲第１項記載の方法において、前記注
入工程は前記打込み工程に先行することを特徴とする製
造方法。 ３ 特許請求の範囲第１項記載の方法において、前記打
込み工程は前記注入工程に先行することを特徴とする製
造方法。 ４ 特許請求の範囲第１項記載の方法において、前記注
入工程は、不純物元素を注入したのち該半導体層を比較
的低い温度で加熱する段階を含むことを特徴とする製造
方法。 ５、特許請求の範囲第１項記載の方法において、前記半
導体層は半導体基板上に形成された比較的低い不純物濃
度のエピタキシャル成長層であり、前記不純物元素はＢ
、 ＡｔおよびＧａからなる群から選択された少なく
とも１つの元素を含むことを特徴とする製造方法。 ６ 特許請求の範囲第５項記載の方法において、前記軽
い元素はＨおよびＨｅのうち少なくとも一方を含むこと
を特徴とする製造方法。 ７、特許請求の範囲第５項記載の方法において、前記比
較的低い温度は５００℃ないし１、、２００℃の範囲の
温度であることを特徴とする製造方法。 ８． 特許請求の範囲第６項記載の方法において、前記
複数の分布は３つの分布を含むことを特徴とする製造方
法。 ９、特許請求の範囲第１項記載の方法において、前記Ｓ
ＩＴは表面ゲート型ＳＩＴを含むことを特徴とする製造
方法。 １０ 特許請求の範囲第１項記載の方法において、前
記ＳＩＴは埋込みゲート型ＳＩＴを含むことを特徴とす
る製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218930A JPS59108366A (ja) | 1982-12-14 | 1982-12-14 | 静電誘導トランジスタの製造方法 |
| US06/561,443 US4596605A (en) | 1982-12-14 | 1983-12-14 | Fabrication process of static induction transistor and solid-state image sensor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218930A JPS59108366A (ja) | 1982-12-14 | 1982-12-14 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59108366A true JPS59108366A (ja) | 1984-06-22 |
| JPH0441513B2 JPH0441513B2 (ja) | 1992-07-08 |
Family
ID=16727544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218930A Granted JPS59108366A (ja) | 1982-12-14 | 1982-12-14 | 静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931405A (en) * | 1988-02-08 | 1990-06-05 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device and suppressing the generation of bulk microdefects near the substrate surface layer |
| JP2021005710A (ja) * | 2013-11-04 | 2021-01-14 | アヴォジー，インコーポレイテッド | ミスカット基板を用いた高パワーの窒化ガリウムエレクトロニクス |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495572A (ja) * | 1972-05-04 | 1974-01-18 | ||
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-
1982
- 1982-12-14 JP JP57218930A patent/JPS59108366A/ja active Granted
Patent Citations (5)
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|---|---|---|---|---|
| US4931405A (en) * | 1988-02-08 | 1990-06-05 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device and suppressing the generation of bulk microdefects near the substrate surface layer |
| JP2021005710A (ja) * | 2013-11-04 | 2021-01-14 | アヴォジー，インコーポレイテッド | ミスカット基板を用いた高パワーの窒化ガリウムエレクトロニクス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441513B2 (ja) | 1992-07-08 |
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