JPH0441513B2 - - Google Patents
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- JPH0441513B2 JPH0441513B2 JP57218930A JP21893082A JPH0441513B2 JP H0441513 B2 JPH0441513 B2 JP H0441513B2 JP 57218930 A JP57218930 A JP 57218930A JP 21893082 A JP21893082 A JP 21893082A JP H0441513 B2 JPH0441513 B2 JP H0441513B2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66416—Static induction transistors [SIT]
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/112—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
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- H01L31/1126—Devices with PN homojunction gate the device being a field-effect phototransistor
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Description
【発明の詳細な説明】
本発明は静電誘導トランジスタ（SIT）の製造
方法、とくに、ソースおよびドレーンが基板の相
対する２つの主面にそれぞれ配置されている縦形
SITの製造方法に関するものである。
方法、とくに、ソースおよびドレーンが基板の相
対する２つの主面にそれぞれ配置されている縦形
SITの製造方法に関するものである。
SITの広義の接合型電界効果トランジスタ
（FET）の一種であるが、チヤネル領域が形成さ
れる材料の不純物密度が低い点で通常の接合型
FETと異なる。そのため、バイアスの印加され
ていない通常状態でも空乏層が形成されてチヤネ
ルがピンチオフし、ノーマリオフ状態をとる。ま
た、ソース・ドレーン間電圧（VDS）に対してソ
ース・ドレーン電流（IDS）が非飽和特性を示す
特徴がある。
（FET）の一種であるが、チヤネル領域が形成さ
れる材料の不純物密度が低い点で通常の接合型
FETと異なる。そのため、バイアスの印加され
ていない通常状態でも空乏層が形成されてチヤネ
ルがピンチオフし、ノーマリオフ状態をとる。ま
た、ソース・ドレーン間電圧（VDS）に対してソ
ース・ドレーン電流（IDS）が非飽和特性を示す
特徴がある。
チヤネル領域中にはゲート領域およびチヤネル
領域の拡散電位差によつて空乏層が形成され、チ
ヤネルをピンチオフさせるが、このピンチオフ点
はいわゆる「真のゲート」である。真のゲート付
近の電位分布を見ると、真のゲートを底とするい
わゆる「電位の井戸」が形成され、この電位分布
の形状やレベルは拡散電位差に大きく依存する。
したがつて、チヤネルを十分にピンチオフさせる
ためには、すなわちゲートによるチヤネルの制御
性を良好にするためには、チヤネル領域において
空乏層が厚み方向に深く形成されていることが必
要であり、チヤネル領域においてゲート領域がソ
ース領域と比較して相対的に深く形成されている
ことが有利である。
領域の拡散電位差によつて空乏層が形成され、チ
ヤネルをピンチオフさせるが、このピンチオフ点
はいわゆる「真のゲート」である。真のゲート付
近の電位分布を見ると、真のゲートを底とするい
わゆる「電位の井戸」が形成され、この電位分布
の形状やレベルは拡散電位差に大きく依存する。
したがつて、チヤネルを十分にピンチオフさせる
ためには、すなわちゲートによるチヤネルの制御
性を良好にするためには、チヤネル領域において
空乏層が厚み方向に深く形成されていることが必
要であり、チヤネル領域においてゲート領域がソ
ース領域と比較して相対的に深く形成されている
ことが有利である。
SITを集積回路として実現する場合、各素子間
のバラツキが少ない方が望ましい。たとえば１つ
のチツプ上における各素子の配列方向において機
械的寸法のバラツキをできるだけ少なくし、均一
な幅のチヤネルが形成されることが望ましい。
のバラツキが少ない方が望ましい。たとえば１つ
のチツプ上における各素子の配列方向において機
械的寸法のバラツキをできるだけ少なくし、均一
な幅のチヤネルが形成されることが望ましい。
ゲート領域は、たとえばn-（ν）の領域に対し
てホウ素（Ｂ）などのアクセプタを強くドープす
ることによつて形成される。現状のイオン注入技
術では、たとえば400kV程度の加速エネルギーで
ホウ素を打ち込んでも、たかだか1μm程度の深さ
にしかホウ素を注入することができない。イオン
注入後、熱拡散処理を行なつても、熱拡散は等方
的であるので、注入されたホウ素は縦方向すなわ
ち深さ方向のみならず横方向すなわち素子配列方
向にも拡散してしまう。したがつて、ゲート領域
の寸法は、この熱拡散による広がりを見込んでイ
オン注入を行なうように設計しなければならない
が、熱拡散は制御性が劣るので、多数の素子に対
して寸法精度の高いSITを製造することは非常に
困難である。
てホウ素（Ｂ）などのアクセプタを強くドープす
ることによつて形成される。現状のイオン注入技
術では、たとえば400kV程度の加速エネルギーで
ホウ素を打ち込んでも、たかだか1μm程度の深さ
にしかホウ素を注入することができない。イオン
注入後、熱拡散処理を行なつても、熱拡散は等方
的であるので、注入されたホウ素は縦方向すなわ
ち深さ方向のみならず横方向すなわち素子配列方
向にも拡散してしまう。したがつて、ゲート領域
の寸法は、この熱拡散による広がりを見込んでイ
オン注入を行なうように設計しなければならない
が、熱拡散は制御性が劣るので、多数の素子に対
して寸法精度の高いSITを製造することは非常に
困難である。
本発明はこのような従来技術の欠点を解消し、
特定の不純物領域を深さ方向に深く形成できる、
したがつて横方向の寸法精度が高い縦形SITの製
造方法を提供することを目的とする。
特定の不純物領域を深さ方向に深く形成できる、
したがつて横方向の寸法精度が高い縦形SITの製
造方法を提供することを目的とする。
本発明によれば、チヤネル領域を含む半導体層
にゲート領域が形成されたSITの製造方法は、ゲ
ート領域を形成する不純物元素を半導体層の表面
より注入する注入工程と、ゲート領域に不純物元
素より軽い元素を、その濃度が半導体層の深さ方
向に複数の分布を示すように半導体層の表面から
打ち込む打込み工程と、これらの注入工程および
打込み工程を施した半導体層を比較的低い温度で
アニールするアニール工程とを含み、これによつ
てゲート領域が半導体層に形成される。
にゲート領域が形成されたSITの製造方法は、ゲ
ート領域を形成する不純物元素を半導体層の表面
より注入する注入工程と、ゲート領域に不純物元
素より軽い元素を、その濃度が半導体層の深さ方
向に複数の分布を示すように半導体層の表面から
打ち込む打込み工程と、これらの注入工程および
打込み工程を施した半導体層を比較的低い温度で
アニールするアニール工程とを含み、これによつ
てゲート領域が半導体層に形成される。
次に添付図面を参照して本発明による縦形SIT
の製造方法を詳細に説明する。
の製造方法を詳細に説明する。
第１図は縦形SITの１つの単位を示す。この
SITは、ゲート領域がコントロールゲート（CG）
とシールデイングゲート（SG）に分離していな
いいわゆる非分割ゲート型SITである。
SITは、ゲート領域がコントロールゲート（CG）
とシールデイングゲート（SG）に分離していな
いいわゆる非分割ゲート型SITである。
基本的には非分割ゲート型SITは、n+Si基板１
０の一方の主表面上にエピタキシヤル成長させた
n-（ν）形または真性（ｉ）の層１２の表面付近
にn+領域１４およびp+領域２０を形成し、前者
がドレーン領域に、後者がゲート領域となる。基
板１０の他方の主表面には電極層５２が形成さ
れ、これはソース電極となる。
０の一方の主表面上にエピタキシヤル成長させた
n-（ν）形または真性（ｉ）の層１２の表面付近
にn+領域１４およびp+領域２０を形成し、前者
がドレーン領域に、後者がゲート領域となる。基
板１０の他方の主表面には電極層５２が形成さ
れ、これはソース電極となる。
エピタキシヤル層１２の表面にはSiO2膜２４
が形成され、ドレーン領域１４の上は開口を通し
てドレーン電極３６が、ゲート領域２０の上は開
口を通してゲート電極７がそれぞれ形成されてい
る。
が形成され、ドレーン領域１４の上は開口を通し
てドレーン電極３６が、ゲート領域２０の上は開
口を通してゲート電極７がそれぞれ形成されてい
る。
このような構造により、ソース１４とドレーン
１０との間でチヤネル領域１２中に形成されるチ
ヤネルは、ゲート２０の拡散電位によつて形成さ
れる空乏層によつてピンチオフされ、ソース・ド
レーン電流IDSはソース・ドレーン間電圧VDSに対
して非飽和特性を示すノーマリオフのスイツチン
グ素子として機能する。なお、この例ではn+領
域１４がドレーン、n+基板１０がソースである
が、n+領域１４をソース、n+基板１０をドレー
ンとしてもよい。
１０との間でチヤネル領域１２中に形成されるチ
ヤネルは、ゲート２０の拡散電位によつて形成さ
れる空乏層によつてピンチオフされ、ソース・ド
レーン電流IDSはソース・ドレーン間電圧VDSに対
して非飽和特性を示すノーマリオフのスイツチン
グ素子として機能する。なお、この例ではn+領
域１４がドレーン、n+基板１０がソースである
が、n+領域１４をソース、n+基板１０をドレー
ンとしてもよい。
第２図はコントロールゲートとシールデイング
ゲートが分離されたいわゆる分割ゲート型SITを
示す。これは、第１図のゲート領域２０の代りに
２つのゲート領域１６および１８が設けられ、前
者はキヤリアの蓄積および読出しを行なうコント
ロールゲート、後者は他のSIT単位との分離およ
び基準電位を与えるためのシールデイングゲート
である。なお、以下の各図において第１図と同様
の構成要素は同じ参照符号で示す。なお分割ゲー
ト型SITにおいてもソースおよびドレーンは互い
に入替え可能である。
ゲートが分離されたいわゆる分割ゲート型SITを
示す。これは、第１図のゲート領域２０の代りに
２つのゲート領域１６および１８が設けられ、前
者はキヤリアの蓄積および読出しを行なうコント
ロールゲート、後者は他のSIT単位との分離およ
び基準電位を与えるためのシールデイングゲート
である。なお、以下の各図において第１図と同様
の構成要素は同じ参照符号で示す。なお分割ゲー
ト型SITにおいてもソースおよびドレーンは互い
に入替え可能である。
第３図は第２図の分割ゲート型SITの他の例を
示し、ドレーン（またはソース）領域１４がシー
ルデイングゲート１８に近く設けられ、コントロ
ールゲート領域１６の空乏層の広がりを大きくす
ることによつてキヤリアを多く蓄積するようにし
たものである。また、シールデイングゲート領域
１８はコントロールゲート領域１６より深く形成
され、素子分離効果が改善されている。
示し、ドレーン（またはソース）領域１４がシー
ルデイングゲート１８に近く設けられ、コントロ
ールゲート領域１６の空乏層の広がりを大きくす
ることによつてキヤリアを多く蓄積するようにし
たものである。また、シールデイングゲート領域
１８はコントロールゲート領域１６より深く形成
され、素子分離効果が改善されている。
第１図〜第３図は、ゲートが素子の表面付近に
配設されたいわゆる表面ゲート型SITの例を示し
ていたが、第４図には、ゲートがn-エピタキシ
ヤル層の比較的深い部分に埋設されているいわゆ
る埋込みゲート型SITを示す。
配設されたいわゆる表面ゲート型SITの例を示し
ていたが、第４図には、ゲートがn-エピタキシ
ヤル層の比較的深い部分に埋設されているいわゆ
る埋込みゲート型SITを示す。
第４図に示す溝体９２は、２つのn-エピタキ
シヤル層１２ａおよび１２ｂを有し、これらは同
じ元素のアクセプタを同じ不純物濃度で含む。両
n-層１２ａと１２ｂの境界付近に両層にまたが
る形でp+領域２１が網目状に形成され埋込みゲ
ートをなしている。埋込みゲート２１はゲート電
極６０によつて外部の回路と電気的に接続するこ
とができる。
シヤル層１２ａおよび１２ｂを有し、これらは同
じ元素のアクセプタを同じ不純物濃度で含む。両
n-層１２ａと１２ｂの境界付近に両層にまたが
る形でp+領域２１が網目状に形成され埋込みゲ
ートをなしている。埋込みゲート２１はゲート電
極６０によつて外部の回路と電気的に接続するこ
とができる。
n-エピタキシヤル層１２ｂの表面付近にはn+
領域１４が形成され、これはソースとなる。この
ソース１４はSiO2層２４の開口を通してソース
電極３６に接続されている。なお、この埋込みゲ
ート型SITの場合もソース１４およびドレーン１
０は相互に電気的に入替え可能である。
領域１４が形成され、これはソースとなる。この
ソース１４はSiO2層２４の開口を通してソース
電極３６に接続されている。なお、この埋込みゲ
ート型SITの場合もソース１４およびドレーン１
０は相互に電気的に入替え可能である。
次に第５Ａ図〜第５Ｍ図を参照して本発明によ
るSITの製造方法を表面ゲート型SITに適用した
具体例を説明する。これらの図は１単位のSITの
部分を示す断面図であり、各部の寸法法関係は工
程を理解し易くするために誇張されており、現実
のデバイスと比例していない。
るSITの製造方法を表面ゲート型SITに適用した
具体例を説明する。これらの図は１単位のSITの
部分を示す断面図であり、各部の寸法法関係は工
程を理解し易くするために誇張されており、現実
のデバイスと比例していない。
まず、たとえば1018cm-3程度にSbを高ドープし
たn+Si基板１０の一方の主面上にn-層１２をエ
ピタキシヤル成長させ、その上にSiO2層２４を
形成したものを準備する。n-層１２は、たとえ
ばAsをドープしてキヤリア濃度を1012〜1015cm-3
程度にした厚さ５〜10μmの層である。
たn+Si基板１０の一方の主面上にn-層１２をエ
ピタキシヤル成長させ、その上にSiO2層２４を
形成したものを準備する。n-層１２は、たとえ
ばAsをドープしてキヤリア濃度を1012〜1015cm-3
程度にした厚さ５〜10μmの層である。
n-層１２の上のSiO2層２４は、ゲート領域１
９および１８または２０に対応する部分２６をウ
エツトエツチングにより部分的に除去し、薄くし
ておく。ゲート領域１６と１８の間、または２０
相互の間の隔間距離は３〜10μmである。
９および１８または２０に対応する部分２６をウ
エツトエツチングにより部分的に除去し、薄くし
ておく。ゲート領域１６と１８の間、または２０
相互の間の隔間距離は３〜10μmである。
次に、ゲート領域１６および１８または２０に
相当する部分にアクセプタとしての不純物、たと
えばＢ，AlまたはGaなどの第族元素を、薄い
SiO2層の部分２６を通してn-層１２にドープす
る（第５Ａ図）。これは第５Ａ図でp+領域２８と
して示されている。ドープの方法は、イオン注入
または熱拡散が有利である。たとえばB+または
B++イオンの注入の場合、加速エネルギーは10〜
400kVである。また、ドーズ量は1012〜1015cm-2
である。イオン注入の後、注入された不純物原子
を結晶格子位置に安定させるため、低い温度、た
とえば約700℃程度で活性化アニールを行なう。
相当する部分にアクセプタとしての不純物、たと
えばＢ，AlまたはGaなどの第族元素を、薄い
SiO2層の部分２６を通してn-層１２にドープす
る（第５Ａ図）。これは第５Ａ図でp+領域２８と
して示されている。ドープの方法は、イオン注入
または熱拡散が有利である。たとえばB+または
B++イオンの注入の場合、加速エネルギーは10〜
400kVである。また、ドーズ量は1012〜1015cm-2
である。イオン注入の後、注入された不純物原子
を結晶格子位置に安定させるため、低い温度、た
とえば約700℃程度で活性化アニールを行なう。
次に、同じくゲート領域１６および１８または
２０に相当する部分に、注入された不純物、たと
えばＢ、より軽い元素をイオン注入する（第５Ｂ
図）。これらの軽元素にはＨまたはHeが用いられ
る。H+イオンの注入の場合、加速エネルギーは
10〜200kV、ドーズ量は1014〜1017cm-2である。
その際、常温から700℃程度の温度条件下で行な
うとよい。
２０に相当する部分に、注入された不純物、たと
えばＢ、より軽い元素をイオン注入する（第５Ｂ
図）。これらの軽元素にはＨまたはHeが用いられ
る。H+イオンの注入の場合、加速エネルギーは
10〜200kV、ドーズ量は1014〜1017cm-2である。
その際、常温から700℃程度の温度条件下で行な
うとよい。
軽元素の打込みは、打込み後の濃度プロフアイ
ルが所望のゲート領域深さとなるように、軽元素
イオンの打込み深さ（xj）を変えて複数回打込み
を行なう。複数回の打込みのうちの打込み深さの
最も浅い打込みは、濃度プロフアイルのピークの
xjの方向における位置が不純物ドープ工程におい
てドープされたドーパントの濃度プロフアイルの
ピークの位置と実質的に一致させる。また、複数
回の打込みについて、打込みイオンの濃度は各回
ともほぼ一致した方が有利である。打込みの深さ
は、打ち込むイオンの加速エネルギーおよび（ま
たは）打ち込むイオンの種類を変えることによつ
て制御する。
ルが所望のゲート領域深さとなるように、軽元素
イオンの打込み深さ（xj）を変えて複数回打込み
を行なう。複数回の打込みのうちの打込み深さの
最も浅い打込みは、濃度プロフアイルのピークの
xjの方向における位置が不純物ドープ工程におい
てドープされたドーパントの濃度プロフアイルの
ピークの位置と実質的に一致させる。また、複数
回の打込みについて、打込みイオンの濃度は各回
ともほぼ一致した方が有利である。打込みの深さ
は、打ち込むイオンの加速エネルギーおよび（ま
たは）打ち込むイオンの種類を変えることによつ
て制御する。
たとえば第６Ａ図に濃度プロフアイルを示すよ
うに、３段階の打込み深さでH+イオンを注入す
る。これを点線１００ａ，１００ｂおよび１００
ｃで示す。打込み順序に制約はない。また、濃度
のピークがほぼ一致する方が有利である。３段階
の打込みのうち点線１００ａで示すプロフアイル
１００ａは、この例では、前工程で注入した不純
物イオン（たとえばＢ）のプロフアイル１０２と
濃度ピークのxj方向の位置がほぼ一致している。
うに、３段階の打込み深さでH+イオンを注入す
る。これを点線１００ａ，１００ｂおよび１００
ｃで示す。打込み順序に制約はない。また、濃度
のピークがほぼ一致する方が有利である。３段階
の打込みのうち点線１００ａで示すプロフアイル
１００ａは、この例では、前工程で注入した不純
物イオン（たとえばＢ）のプロフアイル１０２と
濃度ピークのxj方向の位置がほぼ一致している。
第５Ｂ図では、軽元素イオン流３０によつて打
ち込まれた軽元素イオンは模式的にＸ印３２で示
されているが、実際には第６Ａ図に示すプロフア
イルを有する。
ち込まれた軽元素イオンは模式的にＸ印３２で示
されているが、実際には第６Ａ図に示すプロフア
イルを有する。
次に、軽元素を打ち込んだ構体全体を低温でア
ニールすると、ドーパントはxj方向に深く熱拡散
し、第６Ｂ図に示すプロフアイル１０４のように
分散する。この状態を模式的に第５Ｃ図に示す。
これらのp+領域が、たとえば分割ゲート型SIT
（第２図）ではコントロールゲート１６およびシ
ールデイングゲート１８となる。非分割ゲート型
SIT（第１図）の場合も同様であり、このように
して形成されたp+領域がゲート２０になる。
ニールすると、ドーパントはxj方向に深く熱拡散
し、第６Ｂ図に示すプロフアイル１０４のように
分散する。この状態を模式的に第５Ｃ図に示す。
これらのp+領域が、たとえば分割ゲート型SIT
（第２図）ではコントロールゲート１６およびシ
ールデイングゲート１８となる。非分割ゲート型
SIT（第１図）の場合も同様であり、このように
して形成されたp+領域がゲート２０になる。
アニールの温度は500〜1200℃の比較的低い温
度であり、好ましくは700〜900℃である。1000℃
以上の高い温度では格子欠陥の再配列が生ずるの
で900℃以下の低い温度が要求される。アニール
時間は30分ないし１時間である。前述のように、
ゲート領域間の離間距離が３〜10μmの場合、こ
のようにして形成されるp+領域の深さは0.5〜
5.0μmであり、好ましくは１〜3μm、最適には約
2.5μmである。
度であり、好ましくは700〜900℃である。1000℃
以上の高い温度では格子欠陥の再配列が生ずるの
で900℃以下の低い温度が要求される。アニール
時間は30分ないし１時間である。前述のように、
ゲート領域間の離間距離が３〜10μmの場合、こ
のようにして形成されるp+領域の深さは0.5〜
5.0μmであり、好ましくは１〜3μm、最適には約
2.5μmである。
軽元素イオンが打ち込まれると母体のn-層１
２の結晶格子中に欠陥または空位が多数形成され
るが、前述のような比較的低い温度でアニールす
ると、これらの格子欠陥が拡散によつて移送さ
れ、その際、前の工程でドープされたＢなどの不
純物元素を伴つて移動する。また、ＨまたはHe
などの打ち込まれた軽元素はこの温度では構体表
面から雰囲気中に消散する。したがつて不純物元
素は格子欠陥の分布している方向に異方性をもつ
て拡散し、深さ方向（xj）にのみ深いp+領域が形
成される。たとえば１１１面のエピタキシヤル層
では＜１１１＞方向に多く不純物元素が拡散し、
＜１１０＞方向にはほとんど拡散しない。
２の結晶格子中に欠陥または空位が多数形成され
るが、前述のような比較的低い温度でアニールす
ると、これらの格子欠陥が拡散によつて移送さ
れ、その際、前の工程でドープされたＢなどの不
純物元素を伴つて移動する。また、ＨまたはHe
などの打ち込まれた軽元素はこの温度では構体表
面から雰囲気中に消散する。したがつて不純物元
素は格子欠陥の分布している方向に異方性をもつ
て拡散し、深さ方向（xj）にのみ深いp+領域が形
成される。たとえば１１１面のエピタキシヤル層
では＜１１１＞方向に多く不純物元素が拡散し、
＜１１０＞方向にはほとんど拡散しない。
換言すれば、本発明によるこのような異方性拡
散は、ドープする不純物元素より軽い元素をイオ
ン打込みによつて目的とする不純物ドープ深さに
近い深さまで複数段階、打ち込み、次にアニール
することによつて浅い位置にドープされた不純物
元素を深さ方向にのみ熱拡散させるものである。
これによつて、通常のイオン打込みまたは熱拡散
技術では深く注入できない不純物元素も所望の深
さまで深さ方向に異方性をもつて分布させること
ができる。
散は、ドープする不純物元素より軽い元素をイオ
ン打込みによつて目的とする不純物ドープ深さに
近い深さまで複数段階、打ち込み、次にアニール
することによつて浅い位置にドープされた不純物
元素を深さ方向にのみ熱拡散させるものである。
これによつて、通常のイオン打込みまたは熱拡散
技術では深く注入できない不純物元素も所望の深
さまで深さ方向に異方性をもつて分布させること
ができる。
なお、不純物元素の注入ののち軽元素を打ち込
む例を説明したが、この順序は逆でもよく、軽元
素を打ち込んでから不純物元素を注入し、アニー
ルを行なつてもよい。また、複数回の軽元素イオ
ン打込みの合間に、またはこれと平行して不純物
イオンの注入を行なつてもよい。さらに、軽元素
打込みのマスクとしてSiO2を使用しているが、
この代りにSi3N4などの他のシリコン化合物でも
よく、ポリイミドなどのネガまたはポジ型フオト
レジストを用いてもよい。
む例を説明したが、この順序は逆でもよく、軽元
素を打ち込んでから不純物元素を注入し、アニー
ルを行なつてもよい。また、複数回の軽元素イオ
ン打込みの合間に、またはこれと平行して不純物
イオンの注入を行なつてもよい。さらに、軽元素
打込みのマスクとしてSiO2を使用しているが、
この代りにSi3N4などの他のシリコン化合物でも
よく、ポリイミドなどのネガまたはポジ型フオト
レジストを用いてもよい。
例
たとえば第７図に示すように、コントロールゲ
ート１６とシールデイングゲート１８の間の離間
距離W1＋W2＋W3が4μmで、W1およびW3が
1μm、W2が2μmの１画素のセルの場合、加速電
圧200kVで５×1013cm-2のドーズ量でB++をイオ
ン注入し、加速電圧を40kV、100kVおよび
200kVの３段階に分けてそれぞれ１×1015cm-2の
ドーズ量でH+をイオン注入し、後に約700℃で約
１時間アニールした。これによつてＢのアクセプ
タ濃度1017cm-3のp+領域１６および１８が深さ約
2.5μmに深さ方向に形成された。
ート１６とシールデイングゲート１８の間の離間
距離W1＋W2＋W3が4μmで、W1およびW3が
1μm、W2が2μmの１画素のセルの場合、加速電
圧200kVで５×1013cm-2のドーズ量でB++をイオ
ン注入し、加速電圧を40kV、100kVおよび
200kVの３段階に分けてそれぞれ１×1015cm-2の
ドーズ量でH+をイオン注入し、後に約700℃で約
１時間アニールした。これによつてＢのアクセプ
タ濃度1017cm-3のp+領域１６および１８が深さ約
2.5μmに深さ方向に形成された。
ところでこのように低温アニールされた構体９
２は次に、ソース（またはドレーン）領域１４の
形成工程に移される（第５Ｄ図）。ここではウエ
ツトエツチングによつてソース領域１４に対応す
るSiO2を除去し、たとえばAsを拡散してn+領域
１４がn-層１２に形成される。なお第５Ｄ図以
降は図の複雑化を避けるため第５Ａ図〜第５Ｃ図
とは縦方向すなわち深さ方向の寸法が異なつて図
示されている。
２は次に、ソース（またはドレーン）領域１４の
形成工程に移される（第５Ｄ図）。ここではウエ
ツトエツチングによつてソース領域１４に対応す
るSiO2を除去し、たとえばAsを拡散してn+領域
１４がn-層１２に形成される。なお第５Ｄ図以
降は図の複雑化を避けるため第５Ａ図〜第５Ｃ図
とは縦方向すなわち深さ方向の寸法が異なつて図
示されている。
次に全体の表面にドープト多結晶シリコン
（DOPOS）層３４をCVD（化学気相成長）法によ
つて形成し（第５Ｅ図）、ソース領域１４に対応
する部分のDOPOSを残して他をプラズマエツチ
ングで選択的に除去し、ソース電極３６を形成す
る（第５Ｆ図）。
（DOPOS）層３４をCVD（化学気相成長）法によ
つて形成し（第５Ｅ図）、ソース領域１４に対応
する部分のDOPOSを残して他をプラズマエツチ
ングで選択的に除去し、ソース電極３６を形成す
る（第５Ｆ図）。
次にこの構体９２の表面にPSG（リンケイ酸ガ
ラス）層３８をCVD法で形成し（第５Ｇ図）、コ
ントロールゲート領域１６に対応する部分をその
下のSiO2層２４とともにウエツトエツチングで
選択的に除去し、層間絶縁層３８を形成する（第
５Ｈ図）。
ラス）層３８をCVD法で形成し（第５Ｇ図）、コ
ントロールゲート領域１６に対応する部分をその
下のSiO2層２４とともにウエツトエツチングで
選択的に除去し、層間絶縁層３８を形成する（第
５Ｈ図）。
そこで構体９２表面にDOPOS層４１をCVD法
によつて被着させる（第５Ｉ図）。次に、コント
ロールゲート領域１６に対応するDOPOSの部分
を残して他をプラズマエツチングで選択的に除去
し、コントロールゲート電極７を形成する（第５
Ｊ図）。
によつて被着させる（第５Ｉ図）。次に、コント
ロールゲート領域１６に対応するDOPOSの部分
を残して他をプラズマエツチングで選択的に除去
し、コントロールゲート電極７を形成する（第５
Ｊ図）。
シールデイングゲート領域１８に対応する
PSGおよびSiO2の部分４８はプラズマエツチン
グで選択的に除去する（第５Ｋ図）。
PSGおよびSiO2の部分４８はプラズマエツチン
グで選択的に除去する（第５Ｋ図）。
次にこの上に電子ビームスパツタリングおよび
抵抗加熱によつてAl層５０を蒸着し（第５Ｌ
図）、シールデイングゲート領域１８に対応する
部分を除いて他をエツチングによつて選択的に除
去し、シールデイングゲート電極５４を形成する
（第５Ｍ図）。また、基板10の他方の主面にはAl
膜５２を蒸着してドレーン（Ｄ）電極を形成す
る。このようにして分割ゲート型SIT（たとえば
第２図）が完成する。非分割ゲート型SIT（第１
図）の場合も、コントールゲート領域１６および
シールデイングゲート領域１８の代りに単一のゲ
ート領域２０が形成される以外は同様の工程で製
造される。
抵抗加熱によつてAl層５０を蒸着し（第５Ｌ
図）、シールデイングゲート領域１８に対応する
部分を除いて他をエツチングによつて選択的に除
去し、シールデイングゲート電極５４を形成する
（第５Ｍ図）。また、基板10の他方の主面にはAl
膜５２を蒸着してドレーン（Ｄ）電極を形成す
る。このようにして分割ゲート型SIT（たとえば
第２図）が完成する。非分割ゲート型SIT（第１
図）の場合も、コントールゲート領域１６および
シールデイングゲート領域１８の代りに単一のゲ
ート領域２０が形成される以外は同様の工程で製
造される。
なお、第５Ｍ図に示したSITは単一チツプ上に
多数２次元に配列されてXYアレイを構成しても
よい。この例では、ゲート電極７とソース電極３
６は絶縁層３８で層間分離されているので、両電
極７および３６間でXYアドレス指定が可能なス
イツチングマトリクスとして実現される。
多数２次元に配列されてXYアレイを構成しても
よい。この例では、ゲート電極７とソース電極３
６は絶縁層３８で層間分離されているので、両電
極７および３６間でXYアドレス指定が可能なス
イツチングマトリクスとして実現される。
次に第８Ａ図〜第８Ｈ図を参照して本発明によ
るSITの製造方法を埋込みゲート型SITに適用し
た具体例を説明する。製造工程としては第８Ａ図
から第８Ｃ図までは第５Ａ図から第５Ｃ図につい
て説明したのと同じであるが、不純物元素を拡散
させた領域２１が第５Ｃ図のコントールゲート領
域１６およびシールデイングゲート領域１８の代
りに埋込みゲート領域として使用される点、なら
びに、第５Ａ図〜第５Ｃ図では完成したデバイス
の中に存在することとなるSiO2層２４の代りに、
第８Ａ図〜第８Ｃ図では後に除去されることとな
るSiO2層２５が用いられている点で両工程は若
干相違する。
るSITの製造方法を埋込みゲート型SITに適用し
た具体例を説明する。製造工程としては第８Ａ図
から第８Ｃ図までは第５Ａ図から第５Ｃ図につい
て説明したのと同じであるが、不純物元素を拡散
させた領域２１が第５Ｃ図のコントールゲート領
域１６およびシールデイングゲート領域１８の代
りに埋込みゲート領域として使用される点、なら
びに、第５Ａ図〜第５Ｃ図では完成したデバイス
の中に存在することとなるSiO2層２４の代りに、
第８Ａ図〜第８Ｃ図では後に除去されることとな
るSiO2層２５が用いられている点で両工程は若
干相違する。
次に構体表面のSiO2層２５を除去したのち、
n-層１２ａと同じn-エピタキシヤル層１２ｂを
その上にエピタキシヤル成長させ、加熱する（第
８Ｄ図）。なおその際、適宜の工程を付加してゲ
ート電極６０（第４図）を形成する。
n-層１２ａと同じn-エピタキシヤル層１２ｂを
その上にエピタキシヤル成長させ、加熱する（第
８Ｄ図）。なおその際、適宜の工程を付加してゲ
ート電極６０（第４図）を形成する。
n-層１２ｂの表面にSiO2層２４を被着させ、
ゲート領域２１の間に相当する部分６２をエツチ
ングにより除去する（第８Ｆ図）。次にこのSiO2
層２４をマスクとして、たとえばAsなどのアク
セプタ不純物を開口６２からn-層１２ｂのドー
プさせたのち加熱してソース領域１４を形成する
（第８Ｆ図）。
ゲート領域２１の間に相当する部分６２をエツチ
ングにより除去する（第８Ｆ図）。次にこのSiO2
層２４をマスクとして、たとえばAsなどのアク
セプタ不純物を開口６２からn-層１２ｂのドー
プさせたのち加熱してソース領域１４を形成する
（第８Ｆ図）。
その後、開口６２を通してソース電極３６を形
成し（第８Ｇ図）、基板１０の他方の主面にAlを
蒸着してドレーン電極５２を形成することによ
り、埋込みゲート型SITを集積回路として完成さ
せる（第８Ｈ図）。
成し（第８Ｇ図）、基板１０の他方の主面にAlを
蒸着してドレーン電極５２を形成することによ
り、埋込みゲート型SITを集積回路として完成さ
せる（第８Ｈ図）。
本発明によれば、ドープする不純物元素より軽
い元素を異なる複数の打込み深さにイオン注入
し、アニールすることによつて深さ方向に異方性
をもつて不純物の熱拡散を行なうことができる。
これによつて、ゲート領域を縦方向すなわち構体
の厚み方向に深く形成した縦形SITを製造するこ
とができる。また、デバイス設計に際して横方向
の熱拡散をあらかじめ見込んでゲート間間隔を設
定する必要がなく、均一な素子が提供される。
い元素を異なる複数の打込み深さにイオン注入
し、アニールすることによつて深さ方向に異方性
をもつて不純物の熱拡散を行なうことができる。
これによつて、ゲート領域を縦方向すなわち構体
の厚み方向に深く形成した縦形SITを製造するこ
とができる。また、デバイス設計に際して横方向
の熱拡散をあらかじめ見込んでゲート間間隔を設
定する必要がなく、均一な素子が提供される。
本発明はこのような特徴を有するので、特に深
く形成すべき領域、たとえばシールデイングゲー
ト領域に有利に適用される。これを深く形成する
ことよつて前述のように素子間分離が良好なSIT
が提供される。したがつて本発明による深い領域
形成工程はコントロールゲート領域のみに適用し
てもよい。
く形成すべき領域、たとえばシールデイングゲー
ト領域に有利に適用される。これを深く形成する
ことよつて前述のように素子間分離が良好なSIT
が提供される。したがつて本発明による深い領域
形成工程はコントロールゲート領域のみに適用し
てもよい。
第１図は非分割ゲート型SITの構造を例として
概念的に示す断面図、第２図および第３図は分割
ゲート型SITの構造を例として概念的に示す断面
図、第４図は埋込みゲート型SITの構造を例とし
て概念的に示す断面図、第５Ａ図ないし第５Ｍ図
は本発明によるSITの製造方法を表面ゲート型
SITに適用した工程例を段階的に示す説明断面
図、第６Ａ図および第６Ｂ図は本発明による深い
不純物領域の形成工程の説明に用いる打込みイオ
ン濃度プロフアイルの例を示すグラフ、第７図は
本発明によつて形成された深い不純物領域の例を
示す断面図、第８Ａ図ないし第８Ｈ図は本発明に
よる製造方法を埋込みゲート型SITに適用した工
程例を段階的に示す説明断面図である。 １０……n+基板、１２……n-エピタキシヤル
層、１４……ソース（ドレーン）領域、１６……
コントロールゲート領域、１８……シールデイン
グゲート領域、２０……ゲート領域、２１……埋
込みゲート、３２……軽元素イオン。
概念的に示す断面図、第２図および第３図は分割
ゲート型SITの構造を例として概念的に示す断面
図、第４図は埋込みゲート型SITの構造を例とし
て概念的に示す断面図、第５Ａ図ないし第５Ｍ図
は本発明によるSITの製造方法を表面ゲート型
SITに適用した工程例を段階的に示す説明断面
図、第６Ａ図および第６Ｂ図は本発明による深い
不純物領域の形成工程の説明に用いる打込みイオ
ン濃度プロフアイルの例を示すグラフ、第７図は
本発明によつて形成された深い不純物領域の例を
示す断面図、第８Ａ図ないし第８Ｈ図は本発明に
よる製造方法を埋込みゲート型SITに適用した工
程例を段階的に示す説明断面図である。 １０……n+基板、１２……n-エピタキシヤル
層、１４……ソース（ドレーン）領域、１６……
コントロールゲート領域、１８……シールデイン
グゲート領域、２０……ゲート領域、２１……埋
込みゲート、３２……軽元素イオン。
Claims (1)
- 【特許請求の範囲】 １ チヤネル領域を含む半導体層にゲート領域が
形成されたSIT（静電誘導トランジスタ）の製造
方法において、該方法は、 ゲート領域を形成する活性不純物元素イオンを
前記半導体層の表面より注入する注入工程と、 該ゲート領域に前記不純物元素より軽い不活性
元素イオンを、該軽い不活性元素イオンの濃度が
該半導体層の深さ方向に複数の分布を示すように
異なる打込み深さで複数回打ち込み、該複数回の
打込みのうち最も浅い打込みの分布のピークが前
記活性不純物元素イオンの分布のピークと実質的
に一致し、該複数回の打込みのそれぞれのドーズ
量は前記活性不純物元素イオンの打込みのドーズ
量より多く、かつ基本的に該深さ方向にのみ格子
欠陥が生ずるように該半導体層の表面から打ち込
む打込み工程と、 前記注入工程および打込み工程を施した半導体
層を900℃以下の比較的低い温度でアニールして
前記注入された活性不純物元素イオンを前記深さ
方向に異方性をもつて拡散させるアニール工程と
を含み、これによつて前記ゲート領域が該半導体
層の表面から前記深さ方向に深く該深さ方向に垂
直な横方向には浅い異方性をもつて形成されるこ
とを特徴とする静電誘導トランジスタの製造方
法。 ２ 特許請求の範囲第１項記載の方法において、
前記注入工程は前記打込み工程に先行することを
特徴とする製造方法。 ３ 特許請求の範囲第１項記載の方法において、
前記打込み工程は前記注入工程に先行することを
特徴とする製造方法。 ４ 特許請求の範囲第１項記載の方法において、
前記注入工程は、不純物元素を注入したのち該半
導体層を比較的低い温度で加熱する段階を含むこ
とを特徴とする製造方法。 ５ 特許請求の範囲第１項記載の方法において、
前記半導体層は半導体基板上に形成された比較的
低い不純物濃度のエピタキシヤル成長層であり、
前記不純物元素は、Ｂ、AlおよびGaからなる群
から選択された少なくとも１つの元素を含むこと
を特徴とする製造方法。 ６ 特許請求の範囲第５項記載の方法において、
前記軽い元素はＨおよびHeのうち少なくとも一
方を含むことを特徴とする製造方法。 ７ 特許請求の範囲第５項記載の方法において、
前記比較的低い温度は500℃ないし900℃の範囲の
温度であることを特徴とする製造方法。 ８ 特許請求の範囲第６項記載の方法において、
前記複数の分布は３つの分布を含むことを特徴と
する製造方法。 ９ 特許請求の範囲第１項記載の方法において、
前記SITは表面ゲート型SITを含むことを特徴と
する製造方法。 １０ 特許請求の範囲第１項記載の方法におい
て、前記SITは埋込みゲート型SITを含むことを
特徴とする製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218930A JPS59108366A (ja) | 1982-12-14 | 1982-12-14 | 静電誘導トランジスタの製造方法 |
| US06/561,443 US4596605A (en) | 1982-12-14 | 1983-12-14 | Fabrication process of static induction transistor and solid-state image sensor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218930A JPS59108366A (ja) | 1982-12-14 | 1982-12-14 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59108366A JPS59108366A (ja) | 1984-06-22 |
| JPH0441513B2 true JPH0441513B2 (ja) | 1992-07-08 |
Family
ID=16727544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218930A Granted JPS59108366A (ja) | 1982-12-14 | 1982-12-14 | 静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108366A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666945B2 (ja) * | 1988-02-08 | 1997-10-22 | 株式会社東芝 | 半導体装置の製造方法 |
| US9368582B2 (en) * | 2013-11-04 | 2016-06-14 | Avogy, Inc. | High power gallium nitride electronics using miscut substrates |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495572A (ja) * | 1972-05-04 | 1974-01-18 | ||
| JPS50139669A (ja) * | 1974-04-24 | 1975-11-08 | ||
| JPS5329988A (en) * | 1976-08-31 | 1978-03-20 | Kureha Chem Ind Co Ltd | Cultivation of basidiomycetes |
| JPS53118982A (en) * | 1977-03-28 | 1978-10-17 | Seiko Instr & Electronics Ltd | Electrostatic induction transistor logic element |
| JPS55128823A (en) * | 1979-03-28 | 1980-10-06 | Hitachi Ltd | Semiconductor device and manufacture thereof |
-
1982
- 1982-12-14 JP JP57218930A patent/JPS59108366A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495572A (ja) * | 1972-05-04 | 1974-01-18 | ||
| JPS50139669A (ja) * | 1974-04-24 | 1975-11-08 | ||
| JPS5329988A (en) * | 1976-08-31 | 1978-03-20 | Kureha Chem Ind Co Ltd | Cultivation of basidiomycetes |
| JPS53118982A (en) * | 1977-03-28 | 1978-10-17 | Seiko Instr & Electronics Ltd | Electrostatic induction transistor logic element |
| JPS55128823A (en) * | 1979-03-28 | 1980-10-06 | Hitachi Ltd | Semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59108366A (ja) | 1984-06-22 |
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